JPH04307958A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH04307958A JPH04307958A JP7275091A JP7275091A JPH04307958A JP H04307958 A JPH04307958 A JP H04307958A JP 7275091 A JP7275091 A JP 7275091A JP 7275091 A JP7275091 A JP 7275091A JP H04307958 A JPH04307958 A JP H04307958A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000010408 film Substances 0.000 claims description 39
- 239000011229 interlayer Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 13
- 239000011521 glass Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 11
- 239000010409 thin film Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、微細で、かつアスペクト比の高
いパターンを多用する、加工寸法０．８μｍ以下の半導
体集積回路の製造工程における層間絶縁膜の信頼性向上
とパターン断面形状の改善に適用して有効な技術に関す
るものである。
製造技術に関し、特に、微細で、かつアスペクト比の高
いパターンを多用する、加工寸法０．８μｍ以下の半導
体集積回路の製造工程における層間絶縁膜の信頼性向上
とパターン断面形状の改善に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】４メガビット（Ｍｂｉｔ）ＤＲＡＭや１
６メガビットＤＲＡＭなど、加工寸法が０．８〜０．５
μｍの半導体集積回路の製造工程では、層間絶縁膜の平
坦化技術や、微細で、かつアスペクト比の高いパターン
の加工技術が必須となっている。上記層間絶縁膜の平坦
化技術については、株式会社プレスジャーナル、平成元
年１０月２０日発行の「月刊セミコンダクターワールド
、１９８９年１１月号」Ｐ７３〜Ｐ９３などにおいて論
じられている。
６メガビットＤＲＡＭなど、加工寸法が０．８〜０．５
μｍの半導体集積回路の製造工程では、層間絶縁膜の平
坦化技術や、微細で、かつアスペクト比の高いパターン
の加工技術が必須となっている。上記層間絶縁膜の平坦
化技術については、株式会社プレスジャーナル、平成元
年１０月２０日発行の「月刊セミコンダクターワールド
、１９８９年１１月号」Ｐ７３〜Ｐ９３などにおいて論
じられている。
【０００３】
【発明が解決しようとする課題】ところで、加工寸法が
０．８μｍ以下の半導体集積回路の製造工程では、パタ
ーンが密な領域と疎な領域とが混在しているような箇所
において、マイクロローディング効果の影響が無視でき
ないものとなってきた。マイクロローディング効果とは
、パターン密度の差によって同一加工時間でエッチング
の深さに差が生じる現象である。
０．８μｍ以下の半導体集積回路の製造工程では、パタ
ーンが密な領域と疎な領域とが混在しているような箇所
において、マイクロローディング効果の影響が無視でき
ないものとなってきた。マイクロローディング効果とは
、パターン密度の差によって同一加工時間でエッチング
の深さに差が生じる現象である。
【０００４】一例として、アルミニウム（Ａｌ）系合金
に対するエッチング深さのパターン寸法依存性を図４に
示す。本図から明らかなように、パターン寸法が０．５
μｍの場合と１．２μｍの場合とでは、エッチング深さ
に約１５％もの差が生ずる。
に対するエッチング深さのパターン寸法依存性を図４に
示す。本図から明らかなように、パターン寸法が０．５
μｍの場合と１．２μｍの場合とでは、エッチング深さ
に約１５％もの差が生ずる。
【０００５】そのため、図５に示すように、パターンが
密な領域（Ａ）に形成されるパターン１０ａのエッチン
グ速度を基準にしてエッチング時間を設定すると、パタ
ーンが疎な領域（Ｂ）に隣接して形成されるパターン１
０ｂはエッチング速度が大きくなるために過剰にエッチ
ングされてしまい、加工断面形状不良が発生する。
密な領域（Ａ）に形成されるパターン１０ａのエッチン
グ速度を基準にしてエッチング時間を設定すると、パタ
ーンが疎な領域（Ｂ）に隣接して形成されるパターン１
０ｂはエッチング速度が大きくなるために過剰にエッチ
ングされてしまい、加工断面形状不良が発生する。
【０００６】他方、図６に示すように、パターンが疎な
領域（Ｂ）に隣接して形成されるパターン１０ｂのエッ
チング速度を基準にしてエッチング時間を設定すると、
逆にパターンが密な領域（Ａ）に形成されるパターン１
０ａのエッチング量が不足し、加工断面形状不良が発生
する。
領域（Ｂ）に隣接して形成されるパターン１０ｂのエッ
チング速度を基準にしてエッチング時間を設定すると、
逆にパターンが密な領域（Ａ）に形成されるパターン１
０ａのエッチング量が不足し、加工断面形状不良が発生
する。
【０００７】また、パターンが密な領域と疎な領域との
境界領域では、パターン加工後の工程で堆積される平坦
化用の層間絶縁膜に不均一な膜応力が発生し、膜中にク
ラックが発生するという問題がある。
境界領域では、パターン加工後の工程で堆積される平坦
化用の層間絶縁膜に不均一な膜応力が発生し、膜中にク
ラックが発生するという問題がある。
【０００８】すなわち、図７に示すように、パターン１
０が密な領域（Ａ）と疎な領域（Ｂ）とが混在する場合
、パターン形成後の工程で層間絶縁膜１１を堆積すると
、下地となる加工済みのパターン１０の密度を反映して
、領域によって層間絶縁膜の膜厚に大きな差が生じ、特
にパターン１０が疎な領域（Ｂ）の中央部で膜厚が薄く
なる。その結果、パターン１０が密な領域（Ａ）と疎な
領域（Ｂ）との境界部分では、層間絶縁膜１１の膜厚の
急激な変化によって膜応力が集中し、熱処理工程で膜中
にクラックが発生する。この問題は、特に層間膜として
スピンオングラス（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ；ＳＯ
Ｇ）を採用した場合に顕著である。
０が密な領域（Ａ）と疎な領域（Ｂ）とが混在する場合
、パターン形成後の工程で層間絶縁膜１１を堆積すると
、下地となる加工済みのパターン１０の密度を反映して
、領域によって層間絶縁膜の膜厚に大きな差が生じ、特
にパターン１０が疎な領域（Ｂ）の中央部で膜厚が薄く
なる。その結果、パターン１０が密な領域（Ａ）と疎な
領域（Ｂ）との境界部分では、層間絶縁膜１１の膜厚の
急激な変化によって膜応力が集中し、熱処理工程で膜中
にクラックが発生する。この問題は、特に層間膜として
スピンオングラス（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ；ＳＯ
Ｇ）を採用した場合に顕著である。
【０００９】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、パターンが密な領域と疎
な領域との境界部における層間絶縁膜のクラック発生を
抑制することのできる技術を提供することにある。
れたものであり、その目的は、パターンが密な領域と疎
な領域との境界部における層間絶縁膜のクラック発生を
抑制することのできる技術を提供することにある。
【００１０】本発明の他の目的は、パターンが密な領域
と疎な領域とが混在する箇所におけるマイクロローディ
ング効果の影響を抑制することのできる技術を提供する
ことにある。
と疎な領域とが混在する箇所におけるマイクロローディ
ング効果の影響を抑制することのできる技術を提供する
ことにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本発明による半導体集積
回路装置の製造方法は、半導体基板上に堆積した薄膜を
エッチングにより加工して所定のパターンを形成する際
、パターンが疎な領域にダミーパターンを配置し、前記
ダミーパターンとこれに隣接するパターンとの間隔をパ
ターンが密な領域に形成されるパターン同士の間隔と略
等しくするものである。
回路装置の製造方法は、半導体基板上に堆積した薄膜を
エッチングにより加工して所定のパターンを形成する際
、パターンが疎な領域にダミーパターンを配置し、前記
ダミーパターンとこれに隣接するパターンとの間隔をパ
ターンが密な領域に形成されるパターン同士の間隔と略
等しくするものである。
【００１３】また、前記パターンおよびダミーパターン
を形成した後、それらの上にＳＯＧなどの層間絶縁膜を
堆積するものである。
を形成した後、それらの上にＳＯＧなどの層間絶縁膜を
堆積するものである。
【００１４】
【作用】上記した手段によれば、パターンが疎な領域に
ダミーパターンを配置し、ダミーパターンとこれに隣接
するパターンとの間隔をパターンが密な領域に形成され
るパターン同士の間隔と略等しくすることにより、パタ
ーンが疎な領域が実質的に無くなり、全てのパターン（
ダミーパターンを含む）同士の間隔が略等しくなるため
、マイクロローディング効果の影響を抑制することがで
きる。
ダミーパターンを配置し、ダミーパターンとこれに隣接
するパターンとの間隔をパターンが密な領域に形成され
るパターン同士の間隔と略等しくすることにより、パタ
ーンが疎な領域が実質的に無くなり、全てのパターン（
ダミーパターンを含む）同士の間隔が略等しくなるため
、マイクロローディング効果の影響を抑制することがで
きる。
【００１５】また、これにより、パターン（ダミーパタ
ーンを含む）上に堆積される層間絶縁膜の膜厚が基板上
の全面で平坦化されるため、膜中のクラック発生を抑制
することができる。
ーンを含む）上に堆積される層間絶縁膜の膜厚が基板上
の全面で平坦化されるため、膜中のクラック発生を抑制
することができる。
【００１６】
【実施例】本実施例は、配線のパターン加工に対して本
発明によるダミーパターンを利用した例である。図１お
よび図２に示すように、シリコン単結晶からなる半導体
基板１の主面上には、酸化珪素膜２が形成されており、
この酸化珪素膜２上の領域（Ａ）には、例えばアルミニ
ウム系合金からなる複数本の配線３が等間隔でパターン
形成されている。また、この領域（Ａ）に囲まれた、配
線３の存在しない領域（Ｂ）には、矩形のダミーパター
ン４がパターン形成されている。
発明によるダミーパターンを利用した例である。図１お
よび図２に示すように、シリコン単結晶からなる半導体
基板１の主面上には、酸化珪素膜２が形成されており、
この酸化珪素膜２上の領域（Ａ）には、例えばアルミニ
ウム系合金からなる複数本の配線３が等間隔でパターン
形成されている。また、この領域（Ａ）に囲まれた、配
線３の存在しない領域（Ｂ）には、矩形のダミーパター
ン４がパターン形成されている。
【００１７】上記配線３の加工寸法（Ｌ１）は、０．５
μｍであり、配線３，３同士の間隔（Ｓ１）は、０．５
μｍである。また、ダミーパターン４の幅（Ｌ２）は、
５．０μｍであり、ダミーパターン４とこれに隣接する
配線３との間隔（Ｓ２）は、配線３，３同士の間隔（Ｓ
１）と同じ０．５μｍである。さらに、配線３の高さ（
Ｈ１）は、１．０μｍであり、従って、そのアスペクト
比（Ｈ１／Ｓ１）は、２．０である。
μｍであり、配線３，３同士の間隔（Ｓ１）は、０．５
μｍである。また、ダミーパターン４の幅（Ｌ２）は、
５．０μｍであり、ダミーパターン４とこれに隣接する
配線３との間隔（Ｓ２）は、配線３，３同士の間隔（Ｓ
１）と同じ０．５μｍである。さらに、配線３の高さ（
Ｈ１）は、１．０μｍであり、従って、そのアスペクト
比（Ｈ１／Ｓ１）は、２．０である。
【００１８】上記配線３およびダミーパターン４は、ま
ず、スパッタリング法によって酸化珪素膜２上にアルミ
ニウム系合金の薄膜を厚さ１．２０±０．５μｍ程度堆
積し、この薄膜上にフォトレジストのマスクを形成した
後、塩素系ガスを用いたドライエッチングでこの薄膜を
加工することにより、同時に形成したものである。
ず、スパッタリング法によって酸化珪素膜２上にアルミ
ニウム系合金の薄膜を厚さ１．２０±０．５μｍ程度堆
積し、この薄膜上にフォトレジストのマスクを形成した
後、塩素系ガスを用いたドライエッチングでこの薄膜を
加工することにより、同時に形成したものである。
【００１９】このとき、基板面内における配線３の高さ
（Ｈ１）のバラツキは、１．０±０．０１μｍであった
。これに対し、領域（Ｂ）にダミーパターン４を設けず
、配線３のみを形成した場合、基板面内における配線３
の高さ（Ｈ１）のバラツキは、１．０±０．１２μｍで
あった。従って、領域（Ｂ）にダミーパターン４を設け
たことにより、基板面内における配線３の高さ（Ｈ１）
のバラツキを１／１２に低減することができた。
（Ｈ１）のバラツキは、１．０±０．０１μｍであった
。これに対し、領域（Ｂ）にダミーパターン４を設けず
、配線３のみを形成した場合、基板面内における配線３
の高さ（Ｈ１）のバラツキは、１．０±０．１２μｍで
あった。従って、領域（Ｂ）にダミーパターン４を設け
たことにより、基板面内における配線３の高さ（Ｈ１）
のバラツキを１／１２に低減することができた。
【００２０】次に、図３に示すように、上記配線３およ
びダミーパターン４の上に、スピンオングラスからなる
平坦化用の層間絶縁膜５を堆積した。このスピンオング
ラスは、最大膜厚１．２μｍを目標として基板１上にス
ピン塗布し、４００℃の窒素雰囲気中で１０分間ベーク
した。このとき、基板面内におけるスピンオングラスの
膜厚（Ｈ２）は、１．１±０．１μｍと高精度で平坦化
を実現することができた。また、スピンオングラス膜中
のクラック発生率は、０．１％であった。
びダミーパターン４の上に、スピンオングラスからなる
平坦化用の層間絶縁膜５を堆積した。このスピンオング
ラスは、最大膜厚１．２μｍを目標として基板１上にス
ピン塗布し、４００℃の窒素雰囲気中で１０分間ベーク
した。このとき、基板面内におけるスピンオングラスの
膜厚（Ｈ２）は、１．１±０．１μｍと高精度で平坦化
を実現することができた。また、スピンオングラス膜中
のクラック発生率は、０．１％であった。
【００２１】これに対し、領域（Ｂ）にダミーパターン
４を設けず、配線３のみを形成した後、その上にスピン
オングラスからなる層間絶縁膜５を堆積した場合、基板
面内におけるスピンオングラスの膜厚（Ｈ２）は、配線
３を等間隔でパターン形成した領域（Ａ）で１．１±０
．１μｍ、配線３の存在しない領域（Ｂ）で０．２±０
．０５μｍであった。また、ウエハ単位で３％の割合で
、領域（Ａ）と領域（Ｂ）との境界部のスピンオングラ
ス膜中にクラックが発生した。従って、領域（Ｂ）にダ
ミーパターン４を設けたことにより、スピンオングラス
のクラック発生率を１／３０に低減することができた。
４を設けず、配線３のみを形成した後、その上にスピン
オングラスからなる層間絶縁膜５を堆積した場合、基板
面内におけるスピンオングラスの膜厚（Ｈ２）は、配線
３を等間隔でパターン形成した領域（Ａ）で１．１±０
．１μｍ、配線３の存在しない領域（Ｂ）で０．２±０
．０５μｍであった。また、ウエハ単位で３％の割合で
、領域（Ａ）と領域（Ｂ）との境界部のスピンオングラ
ス膜中にクラックが発生した。従って、領域（Ｂ）にダ
ミーパターン４を設けたことにより、スピンオングラス
のクラック発生率を１／３０に低減することができた。
【００２２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２３】すなわち、酸化珪素膜上に形成するパター
ンは、アルミニウム系合金からなる配線に限定されるも
のではなく、例えば多結晶シリコンや高融点金属（Ｗ、
Ｍｏ、Ｔｉなど）からなるパターンでもよい。
ンは、アルミニウム系合金からなる配線に限定されるも
のではなく、例えば多結晶シリコンや高融点金属（Ｗ、
Ｍｏ、Ｔｉなど）からなるパターンでもよい。
【００２４】また、パターン上に堆積する平坦化用の層
間絶縁膜は、スピンオングラスに限定されるものではな
く、例えばＣＶＤ法で堆積される酸化珪素膜や窒化珪素
膜でもよい。
間絶縁膜は、スピンオングラスに限定されるものではな
く、例えばＣＶＤ法で堆積される酸化珪素膜や窒化珪素
膜でもよい。
【００２５】
【発明の効果】（１）．半導体基板上に堆積した薄膜を
エッチングにより加工して所定のパターンを形成する際
、パターンが疎な領域にダミーパターンを配置し、前記
ダミーパターンとこれに隣接するパターンとの間隔をパ
ターンが密な領域に形成されるパターン同士の間隔と略
等しくすることにより、マイクロローディング効果の影
響を抑制することができるので、微細なパターンの加工
精度が向上する。
エッチングにより加工して所定のパターンを形成する際
、パターンが疎な領域にダミーパターンを配置し、前記
ダミーパターンとこれに隣接するパターンとの間隔をパ
ターンが密な領域に形成されるパターン同士の間隔と略
等しくすることにより、マイクロローディング効果の影
響を抑制することができるので、微細なパターンの加工
精度が向上する。
【００２６】（２）．また、上記パターンおよびダミー
パターンを形成した後、それらの上に層間絶縁膜を堆積
することにより、膜中のクラック発生を抑制することが
できるので、層間絶縁膜の信頼性が向上する。
パターンを形成した後、それらの上に層間絶縁膜を堆積
することにより、膜中のクラック発生を抑制することが
できるので、層間絶縁膜の信頼性が向上する。
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す図２のＩ−Ｉ線における断面図である。
製造方法を示す図２のＩ−Ｉ線における断面図である。
【図２】この半導体集積回路装置の製造方法を示す半導
体基板の要部平面図である。
体基板の要部平面図である。
【図３】この半導体集積回路装置の製造方法を示す半導
体基板の要部平面図である。
体基板の要部平面図である。
【図４】エッチング深さのパターン寸法依存性を示すグ
ラフ図である。
ラフ図である。
【図５】従来技術である半導体集積回路装置の製造方法
を示す半導体基板の要部平面図である。
を示す半導体基板の要部平面図である。
【図６】従来技術である半導体集積回路装置の製造方法
を示す半導体基板の要部平面図である。
を示す半導体基板の要部平面図である。
【図７】従来技術である半導体集積回路装置の製造方法
を示す半導体基板の要部平面図である。
を示す半導体基板の要部平面図である。
１ 半導体基板
２ 酸化珪素膜
３ 配線
４ ダミーパターン
５ 層間絶縁膜
１０ パターン
１０ａ パターン
１０ｂ パターン
１１ 層間絶縁膜
Ｈ１ 高さ
Ｈ２ 膜厚
Ｌ１ 加工寸法
Ｌ２ 幅
Ｓ１ 間隔
Ｓ２ 間隔
Claims (5)
- 【請求項１】 半導体基板上に堆積した薄膜をエッチ
ングにより加工して所定のパターンを形成する際、パタ
ーンが疎な領域にダミーパターンを配置し、前記ダミー
パターンとこれに隣接するパターンとの間隔をパターン
が密な領域に形成されるパターン同士の間隔と略等しく
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 前記ダミーパターンを前記パターンと
同一の材料を用いて同一の工程で形成することを特徴と
する請求項１記載の半導体集積回路装置の製造方法。 - 【請求項３】 前記パターンは、配線であることを特
徴とする請求項１または２記載の半導体集積回路装置の
製造方法。 - 【請求項４】 前記パターンと前記ダミーパターンと
を形成した後、それらの上に層間絶縁膜を堆積すること
を特徴とする請求項１、２または３記載の半導体集積回
路装置の製造方法。 - 【請求項５】 前記層間絶縁膜は、スピンオングラス
であることを特徴とする請求項４記載の半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7275091A JPH04307958A (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7275091A JPH04307958A (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307958A true JPH04307958A (ja) | 1992-10-30 |
Family
ID=13498344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7275091A Pending JPH04307958A (ja) | 1991-04-05 | 1991-04-05 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307958A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926733A (en) * | 1996-04-26 | 1999-07-20 | Hyundai Electronics Industries Co., Ltd. | Metal layer patterns of a semiconductor device and a method for forming the same |
| US6884670B2 (en) | 1993-07-16 | 2005-04-26 | Fujitsu Limited | Dry etching with reduced damage to MOS device |
| US7858271B2 (en) | 2008-08-14 | 2010-12-28 | Tdk Corporation | Method of measuring dimension of pattern and method of forming pattern |
| JP2012253071A (ja) * | 2011-05-31 | 2012-12-20 | Elpida Memory Inc | 半導体装置および半導体装置設計方法 |
-
1991
- 1991-04-05 JP JP7275091A patent/JPH04307958A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6884670B2 (en) | 1993-07-16 | 2005-04-26 | Fujitsu Limited | Dry etching with reduced damage to MOS device |
| US5926733A (en) * | 1996-04-26 | 1999-07-20 | Hyundai Electronics Industries Co., Ltd. | Metal layer patterns of a semiconductor device and a method for forming the same |
| US7858271B2 (en) | 2008-08-14 | 2010-12-28 | Tdk Corporation | Method of measuring dimension of pattern and method of forming pattern |
| JP2012253071A (ja) * | 2011-05-31 | 2012-12-20 | Elpida Memory Inc | 半導体装置および半導体装置設計方法 |
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