JP2017108176A - 半導体装置、固体撮像装置、および撮像システム - Google Patents

Abstract

【課題】結合コンデンサが接続された、バッファ回路やアンプ回路の入力部の寄生容量に起因する信号ゲインの低下を低減する。
【解決手段】第１段アンプおよび第２段アンプと、第１電極および第２電極を備える結合コンデンサと、前記第１段アンプの出力端子および前記第１電極を接続する第１金属部材と、前記第２段アンプの入力端子および前記第２電極を接続する第２金属部材とを有し、前記第２電極から前記第２段アンプの入力端子への方向に対して垂直な断面において、前記第２金属部材の上下左右のそれぞれの方向のうちの少なくとも２つの方向に前記第１金属部材が配置された半導体装置を提供する。
【選択図】 図３

Description

本発明は半導体装置、固体撮像装置、および撮像システムに関し、特に固体撮像装置の出力回路に関する。

固体撮像装置の画素信号を読み出す技術として、特許文献１の図６に示されたように、初段のソースフォロア回路の出力信号が結合コンデンサを介してクランプされて後段のソースフォロア回路の入力に伝達されることが開示されている。

特開２００５−３０４０７７号公報

特許文献１の技術は、後段のソースフォロア回路は、入力部の寄生容量が大きいために、信号ゲインが低下するという課題がある。

本発明の目的は、信号ゲインの低下を抑制した半導体装置を提供することにある。

本発明に係る半導体装置は、第１段アンプおよび第２段アンプと、第１電極および第２電極を備える結合コンデンサと、前記第１段アンプの出力端子および前記第１電極を接続する第１金属部材と、前記第２段アンプの入力端子および前記第２電極を接続する第２金属部材とを有し、前記第２電極から前記第２段アンプの入力端子への方向に対して垂直な断面において、前記第２金属部材の上下左右のそれぞれの方向のうちの少なくとも２つの方向に前記第１金属部材が配置される。

本発明によれば、信号ゲインの低下を抑制した半導体装置を提供することができる。

第１実施形態に係る固体撮像装置の回路ブロック図 第１実施形態に係る出力回路の回路図 第１実施形態に係る出力回路のレイアウト平面図および断面図 第２実施形態に係る固体撮像装置の回路図 第２実施形態に係る固体撮像装置のタイミングチャート 第３実施形態に係る出力回路のレイアウト断面図 第４実施形態に係る出力回路のレイアウト断面図 第５実施形態に係る出力回路のレイアウト平面図 第６実施形態に係る出力回路の回路図 第８実施形態に係る固体撮像装置システムのブロック図

(第１実施形態)
図１は第１実施形態に係る半導体装置の一例としての固体撮像装置１００のブロック図である。個体撮像装置１００はＣＭＯＳエリアセンサであって、画素アレイ１０、垂直走査回路１１、タイミングジェネレータ（ＴＧ）１２、定電流回路１３、列信号線１４、増幅回路１５、信号蓄積部１６、水平走査回路１７、水平転送回路１８、出力回路１９、出力パッド２０を備える。画素アレイ１０は、行方向及び列方向に沿って２次元マトリクス状に配列された複数の画素（ＰＩＸ）１０１を備えている。図１においては、図面の簡略化のために４行４列の画素アレイ１０が示されているが、画素１０１の数は特に限定されるものではない。なお、本明細書において、行方向とは図面において横方向を示し、列方向とは図面において縦方向を示すものとする。一例では、行方向が撮像装置における水平方向に対応し、列方向が撮像装置における垂直方向に対応する。

画素１０１はフォトダイオード（光電変換部）、フローティングディフュージョン、転送トランジスタ、増幅トランジスタ、リセットトランジスタ、行選択トランジスタを含み得る。転送トランジスタはフォトダイオードに蓄積された電荷をフローティングディフュージョンに転送し、増幅トランジスタはフローティングディフュージョンにおける電位に応じた信号を出力する。リセットトランジスタはフローティングディフュージョンの電位をリセットする。行選択トランジスタは増幅トランジスタからの信号を垂直信号線に出力する。画素出力部は増幅トランジスタである。

画素アレイ１０の各行には、行方向に延在して信号線Ｌ（Ｌ１〜Ｌ４）が配置されており、信号線Ｌ１〜Ｌ４のそれぞれは図示されていない信号線ＴＸ、信号線ＲＥＳ、信号線ＳＥＬを含んでいる。信号線ＴＸは転送トランジスタを駆動し、信号線ＲＥＳはリセットトランジスタを駆動し、信号線ＳＥＬは行選択トランジスタを駆動する。これら信号線にＨレベルの信号が印加されると、対応するトランジスタが導通状態（オン状態）となる。また、Ｌレベルの信号が印加されると、対応するトランジスタが非導通状態（オフ状態）となる。

画素アレイ１０の各列には、列信号線１４がそれぞれ配置されている。列信号線１４は、列方向に並ぶ画素１０１のそれぞれの行選択トランジスタのソースに接続され、これら画素１０１に共通の信号線をなしている。それぞれの列信号線１４には、増幅トランジスタの負荷手段としての定電流源１３と、増幅回路１５とが接続され、増幅回路１５の出力端には電荷蓄積部１６が接続されている。電荷蓄積部１６はキャパシタ、トランジスタを備え、増幅回路１５によって増幅された信号を保持する。水平走査回路１７はシフトレジスタを含み、水平転送回路１８は複数のトランジスタを含む。水平転送回路はタイミングジェネレータ１２からの制御信号に基づき、水平転送回路１８のトランジスタを順次、オン状態にし、水平転送回路１８は電荷蓄積部１６の信号を水平信号線８に出力する。出力回路１９は出力回路として機能し、水平信号線８から輝度電圧表す信号を出力パッド２０を介して、チップ外（半導体装置外部）に出力する。

図２は、出力回路１９の回路図である。出力回路１９はソースフォロアＭＯＳトランジスタ（第１段アンプ）Ｍ１、ソースフォロアＭＯＳトランジスタ（第２段アンプ）Ｍ２、結合コンデンサＣｍ、負荷としての定電流源Ｉｆ１、Ｉｆ２、スイッチＳＣを備える。ＭＯＳトランジスタＭ１のゲートには水平信号線８が接続され、ドレインには電源電圧Ｖｄｄが接続され、ソースには定電流源Ｉｆ１が接続されている。ＭＯＳトランジスタＭ１はソースフォロアとして動作し、ソースの出力インピーダンスは低くなる。ＭＯＳトランジスタＭ１のソース電極には結合コンデンサＣｍの第１電極がノードＮ１を介して接続され、結合コンデンサＣｍの第２電極はノードＮ２を介してはスイッチＳＣおよびＭＯＳトランジスタＭ２のゲート電極に接続されている。ノードＮ１はＭＯＳトランジスタＭ１のソース電極と結合コンデンサＣｍの第１電極を接続する第１金属部材からなり、ノードＮ２はＭＯＳトランジスタＭ２のゲート電極と結合コンデンサＣｍの第２電極を接続する第２金属部材からなる。図２に示すように、結合コンデンサＣｍの２つの電極のいずれも、接地電圧などの固定電圧ノードに接続されていない。

スイッチＳＣの一端はノードＮ２に接続され、スイッチＳＣの他端は基準電圧Ｖｒｅｆ１に接続されている。クランプ時において、スイッチＳＣがオンとなることにより、結合コンデンサＣｍのノードＮ２は基準電圧Ｖｒｅｆ１に接続される。すなわち、結合コンデンサＣｍのノードＮ２はクランプ時に基準電圧（クランプ電圧）Ｖｒｅｆ１に接続されるが、クランプ時以外はフローティング状態である。例えば、基準電圧Ｖｒｅｆ１は第２段のＭＯＳトランジスタＭ２がソースフォロアとして動作するのに最適な電圧に設定されるのが望ましい。例えば、輝度信号が接地電圧ＧＮＤ若しくは電源電圧Ｖｄｄによってクリップされないように、基準電圧Ｖｒｅｆ１を設定することができる。このように、所定のクランプ電圧を結合コンデンサのノードＮ２に印加することにより、ＭＯＳトランジスタＭ２の動作点を調整可能である。

第２段のＭＯＳトランジスタＭ２のドレインには電源電圧Ｖｄｄが接続され、ソースには定電流源Ｉｆ２および出力パッド２０が接続されている。第１段のＭＯＳトランジスタＭ１と同様に、第２段のＭＯＳトランジスタＭ２はソースフォロアとして動作し、ソースにおける出力インピーダンスを低く抑えながら、信号を出力パッド２０に出力することができる。

図３（ａ）は、図２の出力回路のＣで示した領域のレイアウト平面図である。図３（ａ）において、結合コンデンサＣｍはポリシリコンからなる第２電極１３０と、アクティブ領域１３１において第２電極１３０に対向する第１電極を備える。また、ポリシリコン１３０は図３では示されていないＭＯＳトランジスタのゲート電極にもなる。コンタクト１３３は絶縁層を貫通する穴に埋め込まれた金属からなり、半導体中のアクティブ領域１３１と第１の金属配線層Ｍｔ１から形成された第１金属部材Ｎ１（１３４）を電気的に接続する。すなわち、第１金属部材Ｎ１（１３４）は第１段のＭＯＳトランジスタＭ１の出力端子および結合コンデンサＣｍの第１電極に接続されている。また、コンタクト１３２は絶縁層を貫通する穴に埋め込まれた金属からなり、ポリシリコン１３０と第１の金属配線層（Ｍｔ１）１３５を電気的に接続する。第１金属部材Ｎ１−１、Ｎ１−２、Ｎ１−３、第２金属部材Ｎ２は、結合コンデンサＣｍの電極から第２段ソースフォロアのＭＯＳトランジスタＭ２のゲート電極の方向（矢印Ａ）に延在している。

図３（ｂ）は、図３（ａ）の破線Ｃ−Ｃ’の領域の断面図であり、図３（ｃ）は図３（ａ）の破線Ｄ−Ｄ’の領域の断面図である。図３（ｂ）において、一例としての半導体基板１１０はｎ型シリコンであり、半導体基板１１０には電源電圧Ｖｄｄが印加される。半導体基板１１０上には、第１の金属配線層Ｍｔ１、第２の金属配線層Ｍｔ２、第３の金属配線層Ｍｔ３が、それぞれ絶縁層を挟んで順に形成されている。第１の金属配線層Ｍｔ１にはノードＮ１の一部を構成する第１金属部材Ｎ１−１が形成されている。第２の金属配線層Ｍｔ２にはノードＮ１の一部を構成する第１金属部材Ｎ１−２と、ノードＮ２を構成する第２金属部材Ｎ２が形成されている。第１金属部材Ｎ１−２、第２金属部材Ｎ２は平面視においてそれぞれ長方形をなし、第２金属部材Ｎ２は２つの第１金属部材Ｎ１−２の間に位置している。また、第３の金属配線層Ｍｔ３にはノードＮ１の一部を構成する第１金属部材Ｎ１−３が形成されている。

ビア１３７は第１の金属配線層Ｍｔ１と第２の金属配線層Ｍｔ２との間の絶縁層を貫通する金属からなり、第１金属部材Ｎ１−１と第１金属部材Ｎ１−２とを電気的に接続する。また、ビア１３８は第２の金属配線層Ｍｔ２と第３の金属配線層Ｍｔ３との間の絶縁層を貫通する金属からなり、第２金属部材Ｎ−２と第１金属部材Ｎ１−３とを電気的に接続する。本実施形態では、断面視において、第１金属部材Ｎ１−１、Ｎ１−２、Ｎ１−３は第２金属部材Ｎ２を囲んでいる。

図３（ａ）において、第１金属部材Ｎ１−１、Ｎ１−２、Ｎ１−３、第２金属部材Ｎ２は、結合コンデンサＣｍの電極から第２段ソースフォロアのＭＯＳトランジスタＭ２のゲートの方向（矢印Ａ）に延在している。また、図３（ｂ）において、第２金属部材Ｎ２は、金属部材Ｎ１−１、Ｎ１−２、１−３、ビア１３４、１３５によって囲まれている。つまり、ビア１３７、１３８のある断面（図３（ｂ））においては、ノードＮ２の金属部材Ｎ２の周囲３６０°は第1金属部材Ｎ１−１、Ｎ１−２、Ｎ１−３およびビア１３７、１３８に包囲されている。ビアが形成されていない断面Ｄ−Ｄ’（図３(ｃ)）においては、ノードＮ２の第２金属部材Ｎ２の上下左右の４方向に第１金属部材Ｎ１−１、Ｎ１−２、Ｎ１−３が配置されている。ここで、「上下」とは図３（ｂ）（ｃ）の第２金属部材Ｎ２に対する垂直の２方向をいい、「左右」とは同図の第２金属部材Ｎ２に対する水平の２方向をいうものとする。

ノードＮ２と電源電圧Ｖｄｄとの間、あるいはノードＮ２と回路の接地部との間の寄生容量をＣｐとすると、ノードＮ１からノードＮ２における信号ゲインは、結合容量Ｃｍと寄生容量Ｃｐとの容量分割により、Ｃｍ／（Ｃｍ＋Ｃｐ）に低下する。従って、寄生容量Ｃｐを小さくすることができれば、信号ゲインの低下を抑制することができる。本実施形態においては、第２金属部材（ノードＮ２）を第１金属部材（ノードＮ１）で囲むことにより、第２金属部材と電源電圧Ｖｄｄ若しくは接地部との間の寄生容量Ｃｐを小さくできる。また、第１金属部材Ｎ１と第２金属部材Ｎ２との寄生容量が大きくなるので、結合容量Ｃｍの面積を小さくしたとしても、結合容量Ｃｍの等価的な容量を変えないようにできる。

本実施形態においては、第２金属部材の上下左右の４方向には第１金属部材が配置されているため、寄生容量Ｃｐを最小限に低減することができる。特に、ビアが形成されている領域においては、第２金属部材は第１金属部材によって完全に包囲されているため、寄生容量Ｃｐの低減効果はより大きくなる。

本実施形態により、ノードＮ２の寄生容量Ｃｐを小さくできるので、信号ゲインの低下を抑制できる。実験結果によれば、本実施形態を適用する前の出力回路の電圧ゲインは０．９０であったが、本実施形態を適用することによって信号ゲインが０．９５となった。また、寄生容量Ｃｐが小さいので、信号の伝達時間を短く、即ち高速伝送が可能となる。

（第２実施形態）
図４は、第２実施形態に係る半導体装置の一例としての固体撮像装置の回路図である。固体撮像装置はＣＭＯＳエリアセンサであって、画素アレイ２、周辺回路部５を備えている。図示されていないが、固体撮像装置は制御信号を生成するタイミングジェネレータ、画素アレイ２の各行を走査する垂直走査回路を備える。画素アレイ２は行方向及び列方向に沿って２次元マトリクス状に配列された複数の画素単位３を備える。

画素単位３は２画素共有構造を有し、フォトダイオードＤ１、Ｄ２、第１行の転送トランジスタＭ１１、第２行の転送トランジスタＭ１２、リセットトランジスタＭ２１、増幅トランジスタＭ３１、選択トランジスタＭ４１、増幅トランジスタＭ３１の入力ノードＮＦを含み得る。入力ノードＮＦは、転送トランジスタＭ１１、Ｍ１２のドレイン、リセットトランジスタＭ２１のソース、増幅トランジスタＭ３１のゲートに接続されている。

２画素共有された画素単位３は、２個のフォトダイオードＤ１、Ｄ２、２個の転送トランジスタＭ１１、Ｍ１２が、１個のリセットトランジスタＭ２１、増幅トランジスタＭ３１、選択トランジスタＭ４１、入力ノードＮＦを共有している。図４では、画素アレイ２に２行２列分の画素しか示されていないが、実際には数千行数千列の画素があり得る。画素アレイ２の行数をＭ、列数をＮとすれば、２画素共有された画素単位３は行列状にＭ／２行Ｎ列並ぶことになる。

転送トランジスタＭ１１のゲートには制御信号φＴＸ１が接続され、制御信号φＴＸ１がハイレベルとなると、転送トランジスタＭ１１はフォトダイオードＤ１の電荷を入力ノードＮＦに転送する。同様に、転送トランジスタＭ１２のゲートには制御信号φＴＸ２が接続され、制御信号φＴＸ２２がハイレベルとなると、転送トランジスタＭ１１はフォトダイオードＤ２の電荷を入力ノードＮＦに転送する。増幅トランジスタＭ３１は入力ノードＮＦにおける電位に応じた信号を出力する。リセットトランジスタＭ２１のゲートには制御信号φＲＥＳ１が接続され、制御信号φＲＥＳ１がハイレベルとなると、リセットトランジスタＭ２１は入力ノードＮＦの電荷をリセットする。選択トランジスタＭ４１のゲートには制御信号φＳＥＬ１が接続され、制御信号φＳＥＬ１がハイレベルにはると、選択トランジスタＭ４１は増幅トランジスタＭ３１からの信号を列信号線６に出力する。

列読み出し回路９には、列電流源Ｉｂ、ゲインアンプＧＡ、入力コンデンサＣｉ、フィードバックコンデンサＣｆ、リセット電圧用コンデンサＣＮ１、輝度電圧用コンデンサＣＰ１、リセット電圧用コンデンサＣＮ２、輝度電圧用コンデンサＣＰ２、リセット電圧用アンプＡＮ、輝度電圧用アンプＡＰが含まれる。また、列読み出し回路９には、ＭＯＳトランジスタからなるスイッチＳＧ、ＳＮ１、ＳＰ１、ＳＢＮ、ＳＳＮ、ＳＢＰ、ＳＳＰ、ＳＮ２、ＳＰ２、ＳＮ３１、ＳＰ３１が含まれ、それぞれのスイッチは図示されていないタイミングジェネレータ、水平走査回路によって駆動される。

列電流源Ｉｂは、選択トランジスタＭ４１がオンとなった場合において、増幅トランジスタＭ３１の負荷となる。ゲインアンプＧＡは差動増幅器から構成され、非反転入力には基準電圧Ｖｒｅｆが印加され、反転入力には入力コンデンサＣｉを介して列信号線６が接続されている。フィードバック・コンデンサＣｆにはスイッチＳＧが並列に接続されており、スイッチＳＧがオンになると、ゲインアンプＧＡはボルテージフォロアとして動作する。スイッチＳＧがオフになると、ゲインアンプＧＡは（Ｃｉ／Ｃｆ）のゲインにて動作する。

リセット電圧用コンデンサＣＮ１はリセット時の信号を保持するためのコンデンサであり、ここで、リセット時とはフォトダイオードＤ１の電荷が転送される前の状態をいう。すなわち、リセット時の入力ノードＮＦに対応した信号が増幅トランジスタＭ３１、ゲインアンプＧＡを介してリセット電圧用コンデンサＣＮ１に書き込まれる。輝度電圧用コンデンサＣＰ１は輝度電圧を保持するためのコンデンサであり、フォトダイオードＤ１の電荷が転送された後の入力ノードＮＦに対応した信号が増幅トランジスタＭ３１、ゲインアンプＧＡを介して輝度電圧用コンデンサＣＰ１に書き込まれる。

リセット電圧用アンプＡＮは差動増幅器から構成されており、非反転入力にはクランプ電圧ＶＣＬＡＭＰが印加され、反転入力にはリセット電圧用コンデンサＣＮ１が接続されている。リセット電圧用アンプＡＮの出力はスイッチＳＮ２を介してリセット電圧用コンデンサＣＮ２に接続されている。リセット電圧用コンデンサＣＮ２はさらにスイッチＳＮ３１を介してリセット電圧用の水平信号線７に接続され、水平信号線７はリセット電圧用の出力回路ＢＲに接続されている。出力回路ＢＲは第１実施形態における出力回路１９と同様に構成され、２つのソースフォロアＭＯＳトランジスタ、定電流回路、クランプ用のスイッチを含む。出力回路ＢＲにはクランプ用のスイッチを駆動するための制御信号φＳＣが入力されている。出力回路ＢＲの出力端はチップ外出力のための出力パッド２０Ｎに接続され、出力パッド２０Ｎからリセット電圧をチップ外に出力する。また、輝度電圧用アンプＡＰ、輝度電圧用コンデンサＣＰ２、輝度電圧用の出力回路ＢＶも同様に構成され、出力パッド２０Ｐから輝度電圧がチップ外に出力される。チップ外において、図示されない相関二重サンプリング回路によって、ノイズ成分が除去された輝度電圧が生成される。

図５のタイミングチャートを使って、第２実施形態のＣＭＯＳエリアセンサの動作を説明する。まず、時刻ｔ０において、φＳＥＬ１がハイレベルとなりｎ型ＭＯＳの選択トランジスタＭ４１がオンとなり、画素部１の１行目と２行目が選択される。同時にφＳＧがハイレベルでスイッチＳＧがオンになり、ゲインアンプＧＡがボルテージフォロアとして動作し、基準電圧Ｖｒｅｆを出力する。また、φＳＮ１とφＳＰ１がハイレベルになることによって、基準電圧ＶｒｅｆがゲインアンプＧＡを介して、リセット電圧用コンデンサＣＮ１と輝度電圧用コンデンサＣＰ１に書き込まれる。

φＳＢＮ、φＳＢＰがローレベルでスイッチＳＢＮ、ＳＢＰがオフ、φＳＳＮ、φＳＳＰがハイレベルでスイッチＳＳＮ、ＳＳＰがオンとなる。これにより、リセット電圧用アンプＡＮと輝度電圧用アンプＡＰがサンプリングモードとなり、リセット電圧用コンデンサＣＮ１と輝度電圧用コンデンサＣＰ１は信号を書き込み可能な状態になる。

時刻ｔ１において、φＲＥＳ１がローレベルになり画素アレイ２のｎ型ＭＯＳリセットトランジスタＭ２１がオフとなり、入力ノードＮＦは浮遊状態になる。またφＳＮ１とφＳＰ１がローレベルでスイッチＳＮ１、ＳＰ１がオフとなり、リセット電圧用コンデンサＣＮ１と輝度電圧用コンデンサＣＰ１へのＶｒｅｆの書き込みが終わる。

時刻ｔ２において、φＳＧがローレベルでスイッチＳＧがオフとなり、ゲインアンプＧＡのゲインが（Ｃｉ／Ｃｆ）になる。時刻ｔ３において、φＳＮ１がハイレベルでスイッチＳＮ１がオンとなり、リセット時の画素アレイ２の入力ノードＮＦに対応した信号が、列電流源Ｉｂを負荷とした増幅トランジスタＭ３１を介して、リセット電圧用コンデンサＣＮ１に書き込まれ始める。すなわち、フォトダイオードＤ１の電荷が転送される前の状態の信号がリセット電圧用コンデンサＣＮ１に供給される。時刻ｔ４において、φＳＮ１がローレベルでスイッチＳＮ１がオフとなり、入力ノードＮＦのリセット電圧のリセット電圧用コンデンサＣＮ１への書き込みが終わる。

時刻ｔ５において、φＴＸ１がハイレベルで転送トランジスタＭ１１がオンとなり、フォトダイオードＤ１への光照射で蓄積された電子が入力ノードＮＦに転送される。すると、入力ノードＮＦの電位がフォトダイオードＤ１の蓄積電子量に応じて下がる。同時に、φＳＰ１がハイレベルでスイッチＳＰ１がオンとなり、入力ノードＮＦにおいて低下した電圧が、増幅トランジスタＭ３１を介して、輝度電圧用コンデンサＣＰ１に書き込まれ始める。時刻ｔ６において、φＴＸ１がローレベルとなり転送トランジスタＭ１がオフになり、フォトダイオードＤ１への光照射で蓄積された電子の入力ノードＮＦへの転送が終了する。

時刻ｔ７において、φＳＰ１がローレベルでスイッチＳＰ１がオフとなり、輝度電圧用コンデンサＣＰ１への輝度電圧の書き込みが終了する。時刻ｔ８において、φＳＢＮ、φＳＢＰがハイレベルでスイッチＳＢＮ、ＳＢＰがオンになり、φＳＳＮ、φＳＳＰがローレベルでスイッチＳＳＮ、ＳＳＰがオフとなる。すると、リセット電圧用アンプＡＮがリセット電圧用コンデンサＣＮ１の信号読み出しモードになり、輝度電圧用アンプＡＰが輝度電圧用コンデンサＣＰ１の信号読み出しモードになる。

時刻ｔ９において、φＳＮ２がハイレベルでスイッチＳＮ２がオンになり、リセット電圧用コンデンサＣＮ１に書き込まれたリセット電圧がリセット電圧用アンプＡＮにより第２リセット電圧用コンデンサＣＮ２に書き込まれ始める。またφＳＰ２がハイレベルでスイッチＳＰ２がオンになり、輝度電圧用コンデンサＣＰ１に書き込まれたフォトダイオードＤ１の輝度電圧が輝度電圧用アンプＡＰにより第２輝度電圧用コンデンサＣＰ２に書き込まれ始める。また、このときφＳＣもハイレベルとなり、出力回路ＢＲ、ＢＶのスイッチＳＣがオン状態となり、金属配線Ｎ２が基準電圧Ｖｒｅｆ１になる。基準電圧Ｖｒｅｆ１は、第２段ソースフォロアのＭＯＳトランジスタＭ２がソースフォロア動作するために最適なゲート電圧である。

時刻ｔ１０において、φＳＮ２とφＳＰ２がローレベルになり、第２リセット電圧用コンデンサＣＮ２と第２輝度電圧用コンデンサＣＰ２へのリセット電圧と輝度電圧の書き込みが終了する。またφＳＣもローレベルとなりスイッチＳＣがオフ状態になり、第２金属部材Ｎ２が浮遊状態になる。

時刻ｔ１１において、φＲＥＳ１がハイレベルで、画素アレイ２のｎＭＯＳリセットトランジスタＭ２１がオンになり、入力ノードＮＦは電源電圧ＶＤＤ近傍の電圧にリセットされる。同時にφＳＢＰがローレベルでスイッチＳＢＰがオフ、φＳＳＰがハイレベルでスイッチＳＳＰがオンになり、輝度電圧用アンプＡＰがサンプリングモードとなり、輝度電圧用コンデンサＣＰ１に信号が書き込める状態になる。

また、時刻ｔ１１において、φＳＮ３１とφＳＰ３１がハイレベルでスイッチＳＮ３１とＳＰ３１がオンになる。すると、第２リセット電圧用コンデンサＣＮ２と第２輝度電圧用コンデンサＣＰ２に蓄積された１行１列目のリセット電圧と輝度電圧が、それぞれリセット電圧用水平信号線７と輝度電圧用水平信号線８に読み出される。ここで、第２輝度電圧用コンデンサＣＰ２の容量値をＣ１、リセット電圧用水平信号線７と輝度電圧用水平信号線８の有する容量値をＣ２とした場合に、Ｃ１／（Ｃ１＋Ｃ２）で表されるような電圧ゲインで読みだされる。

出力回路ＢＲ、ＢＶは、１行１列目のリセット電圧と輝度電圧を、それぞれリセット電圧用の水平信号線７と輝度電圧用の水平信号線８を介して、チップ外に出力する。チップ外では、輝度電圧−リセット電圧の信号を生成し、相関２重サンプルリングした輝度電圧が得られる。

ここで、時刻ｔ０からｔ１１の時間は、１行分の輝度電圧とリセット電圧を読み出す１水平走査時間である。

時刻ｔ１２において、φＳＮ３２とφＳＰ３２がハイレベルでスイッチＳＮ３２、ＳＰ３２がオンになる。第２リセット電圧用コンデンサＣｎ２と第２輝度電圧用コンデンサＣＰ２に蓄積された１行２列目のリセット電圧と輝度電圧が、それぞれリセット電圧用水平信号線７と輝度電圧用水平信号線８に読み出される。そして、出力回路ＢＲ、ＢＶは、１行２列目のリセット電圧と輝度電圧を、それぞれリセット電圧用の水平信号線７と輝度電圧用の水平信号線８を介し、チップ外に出力する。

時刻ｔ１３において、１行目の最終列までの輝度電圧とリセット電圧のチップ出力が終わる。つまり、時刻ｔ１１からｔ１３までの時間が、画素アレイ２の１行目の輝度電圧とリセット電圧の出力期間になる。

ＣＭＯＳエリアセンサの出力回路ＢＲ、ＢＶは、周辺回路部５の列読み出し回路９に属さないため、出力パッド２０Ｎ、２０Ｐの近くの狭い領域に配置されることが多い。このため、第２段ソースフォロアのＭＯＳトランジスタＭ２は、ゲート電極を分割し、駆動力を増すようにレイアウトされる。すると、図３（ａ）の平面図のように第２金属部材Ｎ２が長くなり、第２金属部材Ｎ２と固定電圧ノードとの寄生容量Ｃｐが大きくなる。図３（ｂ）（ｃ）のように、第２金属部材Ｎ２を第１金属部材Ｎ１で囲むことにより、寄生容量Ｃｐを小さくすることができ、本発明による効果は特に固体撮像装置の出力回路において顕著である。

上述したように、本実施形態によれば、第２金属部材Ｎ２を第１金属部材Ｎ１で囲むことにより、第２金属部材Ｎ２の固定電圧ノードへの寄生容量Ｃｐが小さくなる。このため、第１金属部材Ｎ１から第２金属部材Ｎ２への信号ゲインの低下を抑制し、信号の高速伝送が可能となる。

（第３実施形態）
図６は、第３実施形態の出力回路のレイアウト断面図であり、図３の破線Ｃ−Ｃ’の領域の断面図に相当する。半導体基板１１０上には、第１の金属配線層Ｍｔ１、第２の金属配線層Ｍｔ２、第３の金属配線層Ｍｔ３が、それぞれ絶縁層を挟んで順に形成されている。第１の金属配線層Ｍｔ１にはＧＮＤ１６３が形成され、第２の金属配線層Ｍｔ２にはノードＮ１の一部を構成する第１金属部材Ｎ１−２が形成されている。第３の金属配線層Ｍｔ３にはノードＮ１の一部を構成する２つの第１金属部材Ｎ１−３と、ノードＮ２を構成する第２金属部材Ｎ２が形成されている。第１金属部材Ｎ１−２と第１金属部材Ｎ１−３とはビア１６１、１６２によって接続されている。これらの第１金属部材Ｎ１−２、Ｎ１−３、第２金属部材Ｎ２は平面視において、結合コンデンサＣｍの電極から第２段ソースフォロア回路Ｍ２の入力への方向に延在している。図６の断面視において、第２金属部材Ｎ２の下方には第１金属部材Ｎ１−２が位置し、両側には２つの第１金属部材Ｎ１−３が位置している。すなわち、第２金属部材Ｎ２は下方と左右の３方向から第１金属部材Ｎ１に囲まれている。

他の構成は、第１実施形態、第２実施形態の構成と同様である。すなわち、本実施形態に係る出力回路は固体撮像装置における出力回路、特にチップ外に信号を出力する回路に適用可能である。第３実施形態においても、第１、第２実施形態と同様に、第２金属部材Ｎ２の電源電圧や接地部への寄生容量Ｃｐが小さくなり、第１金属部材Ｎ１から第２金属部材Ｎ２へのゲインの低下を抑制し、信号の高速伝送が可能となる。

（第４実施形態）
図７は、第４実施形態の出力回路の断面図であり、図３の破線Ｃ−Ｃ’の領域の断面図に相当する。本実施形態においては、第１の金属配線層Ｍｔ１からなるＧＮＤ１７１、第２の金属配線層Ｍｔ２からなるＧＮＤ１７２および第１金属部材Ｎ１−２と、第３の金属配線層Ｍｔ３からなるＧＮＤ１７３、第１金属部材Ｎ１−３、第２金属部材Ｎ２とが形成されている。ＧＮＤ１７１、１７２、１７３はビア１７４、１７５によって接続され、第１金属部材Ｎ１−２、Ｎ１−３はビア１７６によって接続されている。

結合コンデンサＣｍの電極から第２段ソースフォロアＣＭＯＳトランジスタＭ２の入力の方向に垂直な断面において、第２金属部材Ｎ２の下方と右側方の２方向に第１金属部材Ｎ１が配置されている。第４実施においても、第１〜第３実施と同様に、第２金属部材Ｎ２の固定電圧ノードへの寄生容量Ｃｐが小さくなり、第１金属部材Ｎ１から第２金属部材Ｎ２へのゲインの低下を抑制し、信号の高速伝送が可能となる。

（第５実施形態）
第５実施形態においては、結合コンデンサＣｍがＭＩＭ（Metal Insulator Metal）コンデンサで構成されている。図８は第５実施形態の出力回路の平面レイアウト図である。結合コンデンサＣｍは、第１電極としてのＭＩＭ下部電極１８１、第２電極としてのＭＩＭ上部電極１８２を備える。ＭＩＭ下部電極は第３の金属配線層Ｍｔ３（１８３）を介して第１段ソースフォロアＭＯＳトランジスタＭ１のソース出力に接続され、ＭＩＭ上部電極１８２は第２段ソースフォロアＭＯＳトランジスタＭ２のゲート入力に接続される。図中、破線Ｃ−Ｃ’の領域の断面図、破線Ｄ−Ｄ’の部分の断面図は、それぞれ図３（ｂ）、（ｃ）で示される。第５実施形態で示すように、本発明の結合コンデンサＣｍはＭＩＭコンデンサにも適用することができる。

第５実施形態においても、第１〜第４実施形態と同様に、第２金属部材Ｎ２の固定電圧ノードへの寄生容量Ｃｐが小さくなり、第１金属部材Ｎ１から第２金属部材Ｎ２へのゲインの低下を抑制し、信号の高速伝送が可能となる。

（第６実施形態）
図９は第６実施形態に係る出力回路の回路図である。第５実施形態に係る出力回路は３段のソースフォロア回路を備えて構成されている。図９において、図２の出力回路１９と同一の構成は同一符号で表されている。出力回路は第１〜３段ソースフォロアのＭＯＳトランジスタＭ１〜Ｍ３、結合コンデンサＣｍ、Ｃｍ２、定電流源Ｉｆ１〜Ｉｆ３、スイッチＳＣ、ＳＣ１を備える。ノードＮ３は第２段ソースフォロアＭＯＳトランジスタＭ２の出力端子と結合コンデンサＣｍ２の第１電極を接続する第３金属部材からなる。ノードＮ４は第３段ソースフォロアＭＯＳトランジスタＭ３の入力端子と結合コンデンサＣｍ２の電極を接続する第４金属部材からなる。スイッチＳＣ２は基準電圧Ｖｒｅｆ１とノードＮ４を接続する。定電流源Ｉｆ３は第３段ソースフォロアＭＯＳトランジスタＭ３の負荷定電流源である。

図９の回路図の破線Ｃ付近の断面図は第１実施形態で説明した図２（ａ）と同じである。また、点線Ｃ’付近の断面図は、第１金属部材Ｎ１が第３金属部材Ｎ３、第２金属部材Ｎ２が第４金属部材Ｎ４にて表される点を除き、第１実施形態で説明した図３（ｂ）、（ｃ）の断面図と同じである。

第６実施形態で示すように、本発明は２段アンプのみでなく３段以上のアンプにも適用することができる。第６実施形態では、第１実施形態と同様に、第２金属部材Ｎ２の固定電圧ノードへの寄生容量Ｃｐが小さくなり、第１金属部材Ｎ１から第２金属部材Ｎ２へのゲインの低下を抑制し、信号の高速伝送が可能となる。

（第７実施形態）
第７実施形態は、本発明を入力部に結合コンデンサを使ったゲインアンプに適用する例である。その一例として図４のゲインアンプＧＡへの適応例を説明する。第２実施形態の出力回路図とそのレイアウトの符号を利用して説明する。

第１段アンプは画素アレイ２の増幅トランジスタＭ４１に相当し、第２段アンプは周辺回路部５のゲインアンプＧＡ、結合コンデンサは入力コンデンサＣｉにそれぞれ相当する。ノードＮ１は列信号線に接続された第１金属部材、ノードＮ２はゲインアンプＧＡの入力に接続された第２金属部材に相当する。つまり、第１金属部材Ｎ１は、第１段アンプＭ４１の出力端子と結合コンデンサＣｉの一方の電極を接続し、第２金属部材Ｎ２は、結合コンデンサＣｉの他方の電極と第２段アンプＧＡの入力端子を接続する。

本実施形態でも、第１〜第６実施形態と同様に、第２金属部材Ｎ２は第１金属部材Ｎ１によって囲まれている。このため、第２金属部材Ｎ２の固定電圧ノードへの寄生容量Ｃｐが小さくなり、第１金属部材Ｎ１から第２金属部材Ｎ２へのゲインの低下を抑制し、信号の高速伝送が可能となる。

（第８実施形態）
図１０は、本発明の第８実施形態による撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、固体撮像装置１００、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像システム８２０は、撮像装置１００及び映像信号処理部８３０を有する。撮像装置１００は、先の実施形態で説明した固体撮像装置が用いられる。撮像システムはデジタルカメラ、ビデオカメラ、スマートフォンの他、撮影機能を有する様々な装置を含み得る。

レンズ等の光学系である光学部８１０は、被写体からの光を固体撮像装置１００の、複数の画素が２次元状に配列された画素部１０に結像させ、被写体の像を形成する。固体撮像装置１００は、タイミング制御部８５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。固体撮像装置１００から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて固体撮像装置１００及び映像信号処理部８３０の駆動タイミングを制御する。

本実施形態においても、固体撮像装置１００の出力回路は寄生容量Ｃｐが小さくなるように構成されているため、信号ゲインの低下を抑えながら高速で信号を映像信号処理部８３０に出力することができる。

（他の実施形態）
本発明は、固体撮像装置、撮像システムに限定されることなく、第１段アンプの出力と第２段アンプの入力とが結合コンデンサによって接続された半導体装置に広く適用可能である。また、第１段アンプ、第２段アンプのソースフォロアＭＯＳトランジスタはｎ型、ｐ型を問わず、また、差動増幅器を用いたボルテージフォロアであっても良い。さらに、第１段アンプ、第２段アンプは電流増幅器に限定されず、電圧増幅器であっても良い。

また、第２金属部材の上下左右のうちの１方向に第１金属部材を配置した場合においても、寄生容量Ｃｐを低減する効果が得られる。例えば、図６において、第３の金属配線層Ｍｔ３における２つの第１金属部材Ｎ１−３をＧＮＤ層に置き換え、ビア１６１、１６２を削除し、第２金属部材の下方にのみ第１金属配線層Ｎ１−２を形成しても良い。

２、１０ 画素アレイ
５ 周辺回路部
１９ 出力回路
２０ 出力パッド
Ｃｍ 結合コンデンサ
Ｍ１ 第１段ソースフォロアＭＯＳトランジスタ
Ｍ２ 第２段ソースフォロアＭＯＳトランジスタ
ＢＲ リセット電圧用出力回路
ＢＶ 輝度電圧用出力回路
ＧＡ ゲインアンプ

Claims (1)

1. 第１段アンプおよび第２段アンプと、
   第１電極および第２電極を備える結合コンデンサと、
   前記第１段アンプの出力端子および前記第１電極を接続する第１金属部材と、
   前記第２段アンプの入力端子および前記第２電極を接続する第２金属部材とを有し、
   前記第２電極から前記第２段アンプの入力端子への方向に対して垂直な断面において、前記第２金属部材の上下左右のそれぞれの方向のうちの少なくとも２つの方向に前記第１金属部材が配置された半導体装置。

Images