KR20020082668A - 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 - Google Patents

2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 Download PDF

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Abstract

본 발명은 전자의 트랩효율을 향상시키고 집적도를 향상시킬 수 있는 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자와 그의 구동방법 및 제조방법에 관한 것이다.
본 발명의 EEPROM 소자는 서로 이웃하는 제1 및 제2채널영역을 구비한 제1도전형의 반도체 기판과; 서로 마주보도록 상기 제1 및 제2채널영역상에 각각 형성된, 제1 및 제2도전성 게이트와; 상기 제1 및 제2도전성 게이트하부 및 그들사이의 기판상에 각각 형성된 제1 및 제2절연막과; 상기 제1 및 제2도전성 게이트와 오버랩되어 상기 기판상에 형성되고, 그들사이의 기판의 공간에 상기 제1 및 제2채널영역을 한정하는 제2도전형의 제1 및 제2접합영역을 포함한다.

Description

2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자{Non-Volatile Memory Device with 2 transistors for 2-bit operation}
본 발명은 ONO 구조를 갖는 불휘발성 메모리소자에 관한 것으로서, 보다 구체적으로는 단위셀이 2개의 메모리셀로 구성되어 2비트동작을 하는 EEPROM 과 그의 구동방법 및 제조방법에 관한 것이다.
불휘발성 소자중 ONO 구조를 갖는 EEPROM 소자는 워드라인, 즉 게이트하부에 유전막으로 산화막 사이에 질화막(SiN)이 샌드위치된 ONO막을 형성하여, 상기 질화막에 전자를 트랩(trap) 또는 디트랩(detrap)하여 메모리셀에 데이터를 프로그램, 소거 및 독출하는 메모리소자이다.
ONO 구조를 갖는 EEPROM 소자에 있어서, 질화막에 전자를 트랩하는 방법으로는 F-N(Fowler-Nordheim) 터널링방법과 CHEI(chanel hot electron injection)방법이 있다. F-N 터널링방법은 전자를 트랩하는데 필요한 전류량은 적지만, 트랩하는데 소요되는 시간이 길은 단점이 있다. 한편, CHEI 방법은 트랩시간은 짧지만, 트랩에 필요한 전류량이 커서 한번에 트랩할 수 있는 셀의 수가 제한되는 단점이 있다.
CHEI 방법을 이용하여 질화막에 전자를 트랩하는 ONO 구조를 갖는 불휘발성 메모리소자가 미국특허제5,768,192호에 제시되었다. 도 1a 및 도 1b는 종래의 CHEI를 이용하여 데이터를 프로그램하는 ONO 구조의 EEPROM 셀의 단면구조를 도시한 것으로서, 하나의 단위셀에 대해서만 도시되어 있다.
도 1a 및 도 1b을 참조하면, 종래의 ONO 구조의 EEPROM(10)은 단위셀이 하나의 셀트랜지스터(CT11)로 구성되어, 게이트(30)가 워드라인(WL11)에 연결되고, 소오스/드레인용 접합영역(41), (42)이 1쌍의 비트라인(BL11), (BL12)에 각각 연결된 구조를 갖는다.
종래의 ONO 구조의 EEPROM 소자의 단면구조는, 제1도전형의 기판, 예를 들면 P형 기판(20)의 채널영역(43)상에 제1산화막(21), 질화막(22) 및 제2산화막(23)이 순차 적층된 ONO 구조의 전자 트래핑용 유전막(trapping dielectric) (25)이 형성된다.
상기 유전막(25)상에는 워드라인(WL11)에 연결되는 도전성 게이트(30)가 형성되고, 상기 도전성 게이트(30) 양측의 기판에는 상기 도전성 게이트(30)와 오버랩되어 소오스/드레인용 접합영역(41, 42)이 형성된다.
상기 유전막(25)중 상기 제1산화막(21)은 채널영역에 대한 전기적 아이솔레이션을 형성하는 층이고, 제2산화막(23)은 상기 워드라인(30)을 전기적으로 아이솔레이션시켜 주기위한 층이다. 제1 및 제2산화막(21), (23)사이에 샌드위치된 질화막(22)은 주입된 전자를 트랩하여 데이터를 보유(retention)하는 전자트랩층이다.
상기한 바와같은 종래의 EEPROM 소자는 게이트(30) 및 소오스/드레인 접합영역(41, 42)에 연결된 비트라인(BL11, BL12)에 프로그램하기 위한 소정의 전압을 인가하고, 채널층의 전자가 CHEI 방식으로 전자트랩층인 질화막(22)에 트랩되어 메모리셀에 데이터가 프로그램된다.
그러므로, 종래의 EEPROM소자는 CHEI방식을 사용하여 메모리셀에 데이터를 프로그램하기 때문에 데이터 프로그램에 필요한 전류의 량이 많아 한번에 프로그램할 수 있는 메모리셀의 수가 제한되는 문제점이 있었다.
또한, 데이터 소거시 전자 트랩층에 트랩된 전자의 과도한 디트랩(detrap)에 의한 디스터번스(disturbance)가 발생하여 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 전자의 트랩효율을 향상시키고 트랩전류를 감소시킬 수 있는 ONO 구조를 갖는 EEPROM 소자와 그의 구동방법 및 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 스플릿된 워드라인구조를 제공하여 CHEI 방식에 의한 전자트랩효과를 향상시킬 수 있는 ONO 구조를 갖는 EEPROM 소자와 그의 구동방법 및 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 ONO 유전막을 구비한 스플릿된 워드라인을 제공하여 1쌍의 비트라인사이에 2개의 메모리셀을 형성하여 집적도를 향상시킬 수 있는 EEPROM 소자와 그의 구동방법 및 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 또 다른 목적은 데이터 소거시 디스터번스를 방지하여 신뢰성을 향상시킬 수 있는 EEPROM 소자와 그의 구동방법 및 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 또 다른 목적은 1쌍의 비트라인사이에 2개의 셀 트랜지스터를 형성하여 각각의 셀트랜지스터의 선택 트랜지스터로 사용함으로써 디스터번스 내성(disturbance immunity)을 향상시킬 수 있는 ONO 구조를 갖는 EEPROM 소자와 그의 구동방법 및 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 또 다른 목적은 스플릿 워드라인을 셀프얼라인방법을 형성하여 디자인상의 셀사이즈를 축소시킬 수 있는 ONO 구조를 갖는 EEPROM 소자와 그의 구동방법 및 제조방법을 제공하는 데 그 목적이 있다.
도 1a 및 도 1b는 종래의 1-비트 1-트랜지스터를 갖는 EEPROM 소자의 단면구조 및 등가회로도,
도 2a 및 도 2b는 본 발명의 실시예에 따른 2-비트 동작의 2트랜지스터를 갖는 EEPROM 소자의 단면구조 및 등가회로도,
도 3a 및 도 3b는 본 발명의 EEPROM 소자에 있어서, 제1메모리셀에 데이터를 프로그램하는 동작을 설명하기 위한 도면,
도 4a 및 도 4b는 본 발명의 EEPROM 소자에 있어서, 제1메모리셀에 프로그램된 데이터의 소거동작을 설명하기 위한 도면,
도 5a 및 도 5b는 본 발명의 EEPROM 소자에 있어서, 제1메모리셀에 프로그램된 데이터의 독출동작을 설명하기 위한 도면,
도 6a 및 도 6b는 본 발명의 EEPROM 소자에 있어서, 제2메모리셀에 데이터를 프로그램하는 동작을 설명하기 위한 도면,
도 7a 및 도 7b는 본 발명의 EEPROM 소자에 있어서, 제2메모리셀에 프로그램된 데이터의 소거동작을 설명하기 위한 도면,
도 8a 및 도 8b는 본 발명의 EEPROM 소자에 있어서, 제2메모리셀에 프로그램된 데이터의 소거동작을 설명하기 위한 도면,
도 9a 내지 도 9g는 본 발명의 실시예에 따른 EEPROM 소자의 제조방법을 설명하기 위한 공정 단면도,
*도면의 주요부분에 대한 부호의 설명*
50 : 단위 셀 60, 100 : 반도체 기판
61, 63, 66, 68, 101, 103, 105, 131, 133 : 산화막
62, 67, 102, 104, 132 : 질화막 106, 133 : 폴리실리콘막
65, 70, 110, 130 : ONO막 71, 72, 111, 141 : 도전성 게이트
81, 82, 151, 152 : 접합영역 83, 84, 153, 154 : 채널영역
이와 같은 목적을 달성하기 위한 본 발명은 서로 이웃하는 제1 및 제2채널영역을 구비한 제1도전형의 반도체 기판과; 서로 마주보도록 상기 제1 및 제2채널영역상에 각각 형성된, 제1 및 제2도전성 게이트와; 상기 제1 및 제2도전성 게이트하부 및 그들사이의 기판상에 각각 형성된 제1 및 제2절연막과; 상기 제1 및 제2도전성 게이트와 오버랩되어 상기 기판상에 형성되고, 그들사이의 기판의 공간에 상기 제1 및 제2채널영역을 한정하는 제2도전형의 제1 및 제2접합영역을 포함하는 불휘발성 메모리소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 서로 이웃하는 제1 및 제2채널영역을 구비한 도전형의 반도체 기판과; 서로 마주보도록 상기 제1 및 제2채널영역상에 각각 형성된, 제1 및 제2도전성 게이트와; 상기 제1 및 제2도전성 게이트하부 및 그들사이의 기판상에 각각 형성된, 전자트랩층을 포함한 제1 및 제2유전막과; 상기 제1 및 제2도전성 게이트와 오버랩되어 상기 기판상에 형성되고, 그들사이의 기판의 공간에 상기 제1 및 제2채널영역을 한정하는 제2도전형의 제1 및 제2접합영역을 포함하며, 상기 제1 및 제2도전성 게이트중 하나가 선택 게이트로 작용할 때 나머지 하나는 콘트롤 게이트로 작용하여 제1 및 제2게이트가 서로 독립적으로 구동되며, 제1 및 제2채널영역중 상기 선택 게이트 하부의 채널영역에 발생된 전자를 상기 콘트롤 게이트에 인가된 전계에 의해 상기 제1 및 제2유전막중 상기 콘트롤 게이트하부의 유전막의 전자 트랩층으로 트랩시켜 줌으로써, 상기 제1 및 제2유전막에 각각 1비트씩의 데이터가 저장되는 불휘발성 메모리소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 1쌍의 비트라인 및 1쌍의 워드라인과; 상기 1쌍의 비트라인사이에 연결되는, 제1 및 제2메모리셀을 구비한 단위셀을 포함하며, 상기 제1메모리셀은 제1도전형의 반도체 기판의 제1채널영역상에 형성되어, 상기 1쌍의 워드라인중 하나에 연결된 제1도전성 게이트와; 상기 제1도전성 게이트하부 및 측벽에 형성된, 전자트랩층을 포함하는 제1유전막과; 상기 제1도전성 게이트와 오버랩되어 상기 기판에 형성되고, 상기 1쌍의 비트라인중 하나에 연결된 제2도전형의 제1접합영역을 구비하며, 상기 제2메모리셀은 상기 제1채널영역과 이웃한 상기 반도체 기판의 제2제널영역상에 상기 제1도전성게이트와 마주보도록 형성되어, 상기 1쌍의 워드라인중 나머지에 연결되는 제2도전성 게이트와; 상기 제2도전성 게이트하부 및 측벽에 형성된, 전자트랩층을 포함하는 제2유전막과; 상기 제2도전성 게이트와 오버랩되어 상기 기판에 형성되고, 상기 1쌍의 비트라인중 나머지에 연결된 제2도전형의 제2접합영역을 구비하는 불휘발성 메모리소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 1쌍의 비트라인 및 1쌍의 워드라인과; 상기 1쌍의 비트라인사이에 연결되는, 제1 및 제2메모리셀을 구비한 단위셀을 포함하며, 상기 제1메모리셀은 제1도전형의 반도체 기판의 제1채널영역상에 형성되어, 상기 1쌍의 워드라인중 하나에 연결된 제1도전성 게이트와; 상기 제1도전성 게이트하부 및 측벽에 형성된, 전자트랩층을 포함하는 제1유전막과; 상기 제1도전성 게이트와 오버랩되어 상기 기판에 형성되고, 상기 1쌍의 비트라인중 하나에 연결된 제2도전형의 제1접합영역을 구비하며, 상기 제2메모리셀은 상기 제1채널영역과 이웃한 상기 반도체 기판의 제2제널영역상에 상기 제1도전성게이트와 마주보도록 형성되어, 상기 1쌍의 워드라인중 나머지에 연결되는 제2도전성 게이트와; 상기 제2도전성 게이트하부 및 측벽에 형성된, 전자트랩층을 포함하는 제2유전막과; 상기 제2도전성 게이트와 오버랩되어 상기 기판에 형성되고, 상기 1쌍의 비트라인중 나머지에 연결된 제2도전형의 제2접합영역을 구비하며, 상기 제1 및 제2메모리셀중 하나가 데이터를 저장하기 위한 데이타셀로 작용하는 경우 나머지는 상기 셀을 선택하기 위한 선택셀로서 작용하여, 제1 및 제2메모리셀에 각각 1비트의 데이터를 저장하는 불휘발성 메모리소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 1쌍의 비트라인 및 1쌍의 워드라인과; 상기 1쌍의 비트라인사이에 연결되고, 각 게이트가 1쌍의 워드라인에 각각 연결되는 1쌍의 트랜지스터로 구성된 단위셀을 포함하며, 상기 1쌍의 트랜지스터는 각각 1비트씩 데이터를 저장하는 불휘발성 메모리소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 1쌍의 비트라인 및 1쌍의 워드라인과; 상기 1쌍의 비트라인사이에 연결되는, 2단자를 갖는 1쌍의 트랜지스터를 구비한 단위셀을 포함하며, 상기 1쌍의 트랜지스터의 일단자는 상기 1쌍의 워드라인에 각각 연결되고, 상기 1쌍의 트랜지스터의 타단자는 상기 1쌍의 비트라인에 각각 연결되는 불휘발성 메모리소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 1쌍의 비트라인 및 1쌍의 워드라인과; 상기 1쌍의 비트라인사이에 연결되는, 제1 및 제2메모리셀을 구비한 단위셀을 포함하며, 상기 단위셀의 제1 및 제2메모리셀은 상기 반도체 기판의 제1 및 제2채널영역에 형성되고, 제1 및 제2메모리셀은 각각 상기 채널영역상에 형성된, 전자트랩층을 구비한 도전성 게이트와, 상기 도전성 게이트와 오버랩되어 기판에 형성되고 상기 1쌍의 비트라인에 각각 연결된 제2도전형의 접합영역을 구비하며, 상기 제1 및 제2메모리셀중 하나가 데이터를 저장하기 위한 데이타셀로 작용하는 경우 나머지는 상기 셀을 선택하기 위한 선택셀로서 작용하여, 제1 및 제2메모리셀에 각각 1비트의 데이터를 저장하는 불휘발성 메모리소자에 있어서, 상기 단위셀의 제1 및 제2메모리셀중 선택셀의 비트라인 및 워드라인에 접지전압 및 저전압을 인가하는 단계와, 상기 데이터셀의 비트라인 및 워드라인에 각각 고전압을 인가하는 단계와; 상기 선택셀의 채널층에서 발생된 전자를 상기 데이터셀의 워드라인에 인가된 고전압에 의해 상기 데이터셀의 전자 트랩층으로 트랩시키는 단계를 포함하여, 상기 제1 및 제2메모리셀에 서로 독립적으로 1비트의 데이터를 각각 프로그램하는 불휘발성 메모리소자의 데이터 프로그래밍방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 1쌍의 비트라인 및 1쌍의 워드라인과; 상기 1쌍의 비트라인사이에 연결되는, 제1 및 제2메모리셀을 구비한 단위셀을 포함하며, 상기 단위셀의 제1 및 제2메모리셀은 상기 반도체 기판의 제1 및 제2채널영역에 형성되고, 제1 및 제2메모리셀은 각각 상기 채널영역상에 형성된, 전자트랩층을 구비한 도전성 게이트와, 상기 도전성 게이트와 오버랩되어 기판에 형성되고 상기 1쌍의 비트라인에 각각 연결된 제2도전형의 접합영역을 구비하며, 상기 제1 및 제2메모리셀중 하나가 데이터를 저장하기 위한 데이타셀로 작용하는 경우 나머지는 상기 셀을 선택하기 위한 선택셀로서 작용하여, 제1 및 제2메모리셀에 각각 1비트의 데이터를 저장하는 불휘발성 메모리소자에 있어서, 상기 단위셀의 제1 및 제2메모리셀중 선택셀의 비트라인 및 워드라인에 각각 저전압을 인가하는 단계와; 상기 선택셀의 비트라인 및 워드라인에 고전압 및 접지전압을 인가하는 단계와; 상기 선택셀의 채널영역에 발생한 홀을 상기 선택셀의 워드라인에 인가된 접지전압에 의해 상기 전자 주입층으로 주입하는 단계를 포함하여, 상기 제1 및 제2메모리셀에 각각 저장된 1비트의 데이터를 서로 독립적으로 소거하는 불휘발성 메모리소자의 데이터 소거방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 1쌍의 비트라인 및 1쌍의 워드라인과; 상기 1쌍의 비트라인사이에 연결되는, 제1 및 제2메모리셀을 구비한 단위셀을 포함하며, 상기 단위셀의 제1 및 제2메모리셀은 상기 반도체 기판의 제1 및 제2채널영역에 형성되고, 제1 및 제2메모리셀은 각각 상기 채널영역상에 형성된, 전자트랩층을 구비한 도전성 게이트와, 상기 도전성 게이트와 오버랩되어 기판에 형성되고 상기 1쌍의 비트라인에 각각 연결된 제2도전형의 접합영역을 구비하며, 상기 제1 및 제2메모리셀중 하나가 데이터를 저장하기 위한 데이타셀로 작용하는 경우 나머지는 상기 셀을 선택하기 위한 선택셀로서 작용하여, 제1 및 제2메모리셀에 각각 1비트의 데이터를 저장하는 불휘발성 메모리소자에 있어서, 상기 단위셀의 제1 및 제2메모리셀중 선택셀의 비트라인 및 워드라인에 독출전압 및 저전압을 인가하는 단계와; 상기 선택셀의 비트라인 및 워드라인에 접지전압 및 독출전압을 인가하는 단계와; 상기 데이터셀의 온, 오프에 따라 상기 선택셀에 저장된 데이터를 독출하는 단계를 포함하여, 상기 제1 및 제2메모리셀에 저장된 데이터를 서로 독립적으로 1비트씩 독출하는 불휘발성 메모리소자의 데이터 독출방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 제1도전형의 반도체 기판을 제공하는 단계와; 상기 반도체 기판의 소정부분을 노출시키는 윈도우를 구비한 절연막을 형성하는 단계와; 상기 윈도우내의 상기 절연막의 측벽에 제1유전막을 구비한 스페이서형태의 제1도전성 게이트를 형성하는 단계와; 상기 절연막을 제거하는 단계와; 상기 제1도전성 게이트의 측벽에 제1도전성 게이트와 서로 마주 보도록 제2유전막을 구비한 스페이서형태의 제2도전성 게이트를 형성하는 단계와; 상기 기판에 상기 제1 및 제2도전성 게이트와 각각 오버랩되도록 제2도전형의 접합영역을 형성하는 단계를 포함하는 불휘발성 메모리소자의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 2a는 본 발명의 실시예에 따른 스플릿 워드라인을 갖는 SONOS 구조의 EEPROM 소자의 단면 구조를 도시한 것이고, 도 2b는 도 2a의 스플릿 워드라인을 갖는 EEPROM 소자의 등가회로를 도시한 것이다. 도 2a 및 도 2b 는 EEPROM 소자에 있어서, 하나의 단위셀의 단면 구조 및 등가회로를 도시한 것이다.
도 2a 및 도 2b 를 참조하면, 본 발명의 실시예에 따른 EEPROM 소자는 반도체 기판(60)상에 1쌍의 비트라인(BL21, BL22)중 제1비트라인(BL21)이 연결되는 제1접합영역(81)과 제2비트라인(BL22)이 연결되는 제2접합영역(82)이 형성된다. 이때, 상기 반도체 기판(60)은 소정의 도전형, 예를 들면 P형 기판이고, 상기 제1 및 제2접합영역(81), (82)은 상기 반도체 기판(60)과 반대의 도전형, 예를 들면 N형 접합영역이다.
상기 제1 및 제2접합영역(81), (82)사이의 제1 및 제2채널영역(83), (84)상에는 제1 및 제2도전성 게이트(71), (72)가 각각 인접한 제1 및 제2접합영역(81), (82)과 오버랩되어 형성된다. 상기 제1 및 제2도전성 게이트(71), (72)는 각각 그의 하부에 형성된 ONO막(70), (65)을 구비하고, 서로 마주보도록 스페이서형태로 형성된다.
상기 ONO막(70), (65)중 상기 제1산화막(66), (61)은 채널영역(83), (84)에대한 전기적 아이솔레이션을 위한 층이고, 제2산화막(68), (63)은 상기 게이트(71), (72)을 전기적으로 아이솔레이션시켜 주기위한 층이다. 제1 및 제2산화막(66, 68), (61, 63)사이에 샌드위치된 질화막(670, (62)은 채널층(83), (84)으로부터 주입된 전자를 트랩하여 데이터를 보유(retention)하는 전자트랩층이다.
상기 ONO막(70), (65)은 제1 및 제2메모리셀(91, 92)의 유전막 및 절연막으로 작용하는데, ONO막(70), (65)중 게이트(71), (72)하부의 상기 기판의 채널(83), (84)상에 형성되는 부분은 각각 제1 및 제2메모리셀(91), (92)의 유전막으로 작용하고, 이웃하는 도전성 게이트(71), (72)사이에 형성된 부분은 스플릿된 도전성 게이트(71), (72)간의 절연을 위한 절연막을 작용한다.
상기 ONO막(70), (65)중 산화막(66), (61)은 기판과의 절연을 위한 것이고, 질화막(67), (62)은 전자를 트랩하여 데이터를 보유하기 위한 것이며, 산화막(68), (63)은 도전성 게이트(71), (72)와의 절연을 위한 것이다.
본 발명의 EEPROM소자는 CHEI방식에 의해 메모리셀에 데이터를 프로그램하므로, 상기 ONO막(70), (65)은 전자의 F-N 터널링이 발생하지 않을 정도의 두께, 예를 들면 200Å정도의 두께를 갖는 것이 바람직하다. 그리고, 각 제1산화막(61), (66), 질화막(62), (67) 및 산화막(63), (68)은 각각 80Å, 40Å, 80Å 정도의 두께를 갖는 것이 바람직하며, 제1 및 제2산화막은 동일한 두께로 형성하는 것이 바람직하다.
그러므로, 본 발명의 EEPROM 소자는 1쌍의 비트라인사이에 연결된 단위셀(50)이 2개의 메모리셀(91), (92)로 구성된다. 그리고, 상기 각메모리셀(91), (92)은 상기 제1 및 제2도전성 게이트(71), (72)가 스플릿된 1쌍의 워드라인(WL21), (WL22)에 각각 연결되고, 그의 하부에 각각 유전막을 구비하여, 각 메모리셀마다 1비트의 데이터를 저장함으로써 단위셀(50)은 2비트 동작을 하게 된다.
상기한 바와같은 구조를 갖는 본 발명의 EEPROM 소자에 있어서, 제1메모리셀(91)은 상기 반도체 기판(60)의 제1채널영역(83)상에 형성된, 전자트랩층(67)을 갖는 제1ONO막(70)을 구비한 스페이서형태의 제1도전성 게이트(71)와, 상기 제1도전성 게이트(71)와 오버랩되어 상기 기판(60)상에 형성된 소오스용 제1접합영역(91)으로 이루어진다.
한편, 제2메모리셀(92)은 상기 반도체 기판(60)의 제2채널영역(84)상에 상기 제1도전성 게이트(71)와 마주보도록 형성된, 전자 트랩층(62)을 갖는 제2ONO막(65)을 구비한 제2도전성 게이트(72)와 상기 제2도전성 게이트(72)와 오버랩되어 상기 기판(60)에 형성된 소오스용 제2접합영역(82)으로 이루어진다.
본 발명의 EEPROM 소자의 단위셀(50)은 각각의 채널영역(83), (84)상에 제1 및 제2도전성 게이트가 각각 분리 형성되어 2개의 메모리셀을 형성하므로, 각 채널영역(83), (84)은 제1 및 제2도전성 게이트(71), (72)사이의 제1 및 제2ONO막(65), (70)의 두께만큼 떨어져 형성된다.
도 2b를 참조하면, 본 발명의 EEPROM 소자의 단위셀(50)은 1쌍의 비트라인(BL21), (BL22)사이에 제1 및 제2메모리셀(91), (92)을 각각 구성하는 제1 및 제2트랜지스터(CT21, CT22)가 연결구성된다.
상기 제1 및 제2트랜지스터(CT21), (CT22)는 각각 2단자 트랜지스터로 구성되는데, 일단자인 게이트단자(71), (72)는 각각의 제1 및 제2워드라인(WL21), (WL22)에 연결되고, 타단자인 소오스단자(81, 82)는 각각 제1비트라인(BL21) 및 제2비트라인(BL22)에 연결된다.
도 2b에 도시된 바와같은 EEPROM 의 단위셀(50)에서는, 제1트랜지스터(CT21)가 데이터를 저장하기 위한 셀 트랜지스터로 작용하는 경우에는 제2트랜지스터(CT22)는 선택 트랜지스터로 작용한다. 이와 반대로, 제2트랜지스터(CT22)가 데이터를 저장하기 위한 셀 트랜지스터로 작용하는 경우에는 제1트랜지스터(CT21)는 선택 트랜지스터로 작용한다. 따라서, 단위셀(50)은 2개의 트랜지스터(CT21), (CT22)가 서로 독립적으로 각각 1비트의 데이터를 저장하므로, 2비트의 데이터를 저장하게 되는 것이다.
도 3a 내지 도 3b 내지 내지 도 8a 내지 도 8b는 상기한 바와같은 구조를 갖는 본 발명의 EEPROM 소자의 프로그램 및 소거 및 독출동작을 설명하기 위한 것이다.
본 발명의 EEPROM 소자는 1쌍의 비트라인(BL21), (BL22)사이에 2개의 메모리셀이 연결되어 하나의 단위셀(50)을 구성하므로, 각 단위셀은 각 메모리셀마다 1비트씩, 2비트의 데이터를 저장하게 된다.
먼저, 제1메모리셀(91)이 데이터셀로 작용하고 제2메모리셀(92)이 선택셀로서 작용할 때, 즉 제1트랜지스터(CT21)이 데이터를 저장하기 위한 셀 트랜지스터로 작용하고 제2트랜지스터(CT22)가 선택 트랜지스터로 작용하는 경우,제1메모리셀(91)에 있어서의 데이터의 프로그램 및 소거동작을 설명한다.
도 3a 및 도 3b는 제1메모리셀(91)을 구성하는 제1트랜지스터(CT21)에 데이터를 프로그램하는 동작을 설명하기 위한 도면이다.
제1메모리셀(91)에 데이터를 프로그램하는 경우에는, 제1트랜지스터(CT21)는 셀 트랜지스터로, 제2트랜지스터(CT22)는 선택 트랜지스터로 동작하므로, 제1도전성 게이트(71)는 콘트롤 게이트로, 제2도전성 게이트(72)는 선택 게이트로서 작용한다.
제1메모리셀(91)에 데이터를 프로그램하기 위해, 콘트롤 게이트인 제1도전성 게이트(71)에는 고전압(high voltage)을 인가하고, 선택 게이트인 제2도전성 게이트(72)에는 4 내지 5V의 저전압(low voltage)을 인가한다. 그리고, 제1접합영역(81)에 연결된 제1비트라인(BL21)에는 고전압을 인가하고, 제2접합영역(82)에 연결된 제2비트라인(BL22) 및 기판(60)에는 접지전압(GND)을 인가한다.
이때, 상기 제1도전성 게이트(71) 및 제1비트라인(BL21)에는 동일레벨의 고전압을 인가할 수도 있으나, 바람직하게는 프로그램 효율을 향상시키기 위하여, 제1도전성 게이트(71)에는 9 내지 12V의 고전압을 인가하고, 제1비트라인(BL21)에는 8 내지 10V의 고전압을 인가한다.
상기한 바와같은 바이어스 조건에 의해, 각 채널영역(83), (84)에는 반전층(85), (86)이 각각 형성된다. 제2접합영역(82)으로부터 전자가 제1접합영역(81)쪽으로 이동하는데, 이때 채널영역(84)으로 주입된 전자는핫전자(hot electron)이 되어 콘트롤 게이트(71)에 인가된 고전압에 의해 ONO막(70)의 질화막(67)에 트랩된다. 이때, 제2접합영역(82)은 소오스단자로서 작용한다.
따라서, CHEI(channel hot electron injection)방식으로 전자가 전자 트랩층인 질화막(67)에 축적되어 데이터가 프로그램된다. 이때, 제1메모리셀(91)에 데이터 프로그램시 제1메모리셀(91)의 프로그램 한계전압(Vth)은 3.5V로 높아진다.
도면상에는 도시되지 않았지만, 본 발명의 EEPROM 소자는 도 2b와 같은 구조를 갖는 단위셀이 매트릭스 형태로 형성되어, 동일 열에 연결된 단위셀은 스플릿된 1쌍의 동일 워드라인에 연결된다. 이러한 EEPROM 소자에서, 상기 선택된 단위셀(50)이 연결된 1쌍의 워드라인(WL21, WL22)을 제외한 모든 워드라인쌍은 접지되어있다.
도 4a 및 도 4b는 제1메모리셀(91)을 구성하는 제1트랜지스터(CT21)에 프로그램된 데이터를 소거하는 동작을 설명하기 위한 도면이다.
제1메모리셀(91)에 저장된 데이터를 소거하기 위해, 상기 제1도전성 게이트(71)는 접지(GND)시키고, 상기 제2도전성 게이트(72)에는 4 내지 5V의 저전압을 인가한다. 그리고, 제1접합영역(81)에는 8 내지 10V 의 고전압을 인가하고, 제2접합영역(82)에는 4 내지 5V의 저전압을 인가하고, 기판(60)은 접지(GND)시킨다.
상기한 바와같은 바이어스 조건에 의해, 제1접합영역(81)과 기판(60)간에 공핍층(86)이 형성되어 전자와 홀쌍이 발생되고, 공핍층(86)에 발생한 전자 e-는 제1접합영역(81)에 인가된 고전압에 의해 제1접합영역(81)을 통해 방출되고, 홀 h+은 채널영역(83)으로 주입되어 핫홀(hot hole)로 된다.
채널영역의 핫홀은 워드라인(WL21)의 접지바이어스에 의해 질화막(67)으로 트랩되어 질화막(67)에 축적되어 있던 전자와 재결합하게 된다. 따라서, 제1메모리셀(91)에 저장된 데이터는 밴드-밴드간 터널링(band to band tunneling)방식의 핫홀주입(hot holeinjection)을 이용하여 소거한다. 이때 제1메모리셀(91)의 소거한계전압(Vth)은 1.5V로 낮아진다.
상기 선택된 단위셀(50)과 동일한 열에 배열된 단위셀을 제외한 모든 단위셀의 제1 및 제2접합영역과 제1 및 제2도전성 게이트에는 모두 4 내지 5V의 저전압을 인가한다.
도 5a 및 도 5b는 제1메모리셀(91)을 구성하는 제1트랜지스터(CT21)에 프로그램된 데이터를 독출하는 동작을 설명하기 위한 도면이다.
제1메모리셀(91)에 프로그램된 데이터를 독출하는 경우에는, 제1접합영역(81)은 접지(GND)시키고, 제1도전성 게이트(71)에는 2 내지 3V의 전압을 인가한다. 그리고, 제2접합영역(82)은 독출전압으로서 2 내지 3V의 전압을 인가하고 제2도전성 게이트(72)에 4 내지 5V의 저전압을 인가한다.
이때, 독출전압은 제1메모리셀(91)의 최대한계전압인 3.5V 의 프로그램 한계전압과 최소한계전압 인 1.5V의 프로그램 소거전압사이의 레벨로서, 바람직하게는2 내지 3V의 값을 갖는다.
상기한 바와같은 바이어스 조건에 의해, 채널영역(83)을 통해 흐르는 전류에 의해 제1메모리셀에 데이터가 프로그램되었는가를 판독하게 된다.
즉, 제1메모리셀(91)에 데이터가 프로그램되어 있는 경우, 예를 들어 로직 "1"의 데이터가 저장되어 있는 경우에는, 프로그램 한계전압이 3.5V이므로, 상기 콘트롤 게이트(91)에 인가되는 상기 독출전압에 의해 제1메모리셀(91)은 턴오프되어 채널영역(83)을 통해 전류가 흐르지 않게 된다. 이로써, 데이터가 프로그램되었음을 감지하게 된다.
한편, 제1메모리셀(91)에 데이터가 프로그램되어 있지 않은 경우, 예를 들어 로직"0"의 데이터가 저장되어 있는 경우에는, 상기 제1메모리셀(91)의 한계전압은 프로그램시의 한계전압인 3.5V보다 낮은 값으로 되어, 제1메모리셀(91)은 턴온된다.
데이터 독출시 선택셀인 제2메모리셀(92)은 항상 턴온되어 있으므로, 채널영역(83), (84)을 통해 전류가 흐르게 되어 데이터가 프로그램되어 있지 않음을 감지하게 된다.
상기한 바와같이 데이터 프로그램시 로직"1"의 데이터를 저장할 수 도 있지만, 다른 예로서 메모리셀의 종류에 따라 데이터 프로그램시 로직 "0"의 데이터를 저장할 수도 있다.
도 6a 및 도 6b 내지 도 8a 내지 도 8b는 본 발명의 실시예에 따른 EEPROM소자에 있어서, 단위셀을 구성하는 2개의 트랜지스터중 제1트랜지스터는 선택 트랜지스터로 작용하고, 제2트랜지스터는 셀 트랜지스터로 작용하는 경우의 프로그램, 소거 및 독출하는 동작을 설명하기 위한 도면이다.
상기 제2트랜지스터가 셀 트랜지스터로 작용하여 제2메모리셀에 데이터를 프로그램, 소거 및 독출하는 동작은 상기 제1메모리셀에 데이타를 프로그램, 소거 및 독출동작시의 제1 및 제2메모리셀의 바이어스조건을 반대로 설정하여 수행하는 것으로서, 그 원리는 도 3a 및 도 3b 내지 도 5a 및 도 5b에서와 동일하다.
선택셀 BL21 BL22 WL21 WL22 기판
프로그램동작 제1메모리셀 8-10V GND 9-12V 4-5V GND
제2메모리셀 GND 8-10V 4-5V 9-12V GND
소거동작 제1메모리셀 8-10V 4-5V GND 4-5V GND
제2메모리셀 4-5V 8-10V 4-5V GND GND
독출동작 제1메모리셀 GND 2-3V 2-3V 4-5V GND
제2메모리셀 2-3V GND 4-5V 2-3V GND
(표 1)에는 제1메모리셀이 셀트랜지스터로 하고 제2메모리셀이 선택트랜지스터로 작용할 때 프로그램, 소거 및 독출동작시의 바이어스조건 및 제1메모리셀이 선택 트랜지스터로 제2메모리셀이 셀트랜지스터로 작용할 때 프로그램, 소거 및 독출동작시의 바이어스조건을 나타낸 것이다.
본 발명의 실시예에 따른 EEPROM 소자에서는, 1쌍의 비트라인에 연결되는 제1 및 제2접합영역사이의 제1 및 제2채널영역에 스플릿된 1쌍의 워드라인에 각각 연결된 제1 및 제2도전성 게이트가 각각 형성되고, 각 도전성 게이트하부에 ONO막의 유전막이 각각 형성되어 있으므로, 하나의 단위셀이 2개의 셀 트랜지스터로 구성되어 독립적으로 2비트의 데이터를 저장하게 된다. 그러므로, 집적도를 향상시킬수 있으며, CHEI 방식에 의한 전자 트랩효율을 향상시킬 수 있다.
도 9a 내지 도 9g는 본 발명의 실시예에 따른 EEPROM 소자의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 9a를 참조하면, 소정 도전형, 예를 들면 P형 반도체 기판(100)상에 패드산화막(101) 및 질화막(102)을 순차 형성한다. 상기 질화막(102) 및 패드산화막(101)을 통상의 사진식각방법으로 패터닝하여 기판의 소정부분이 노출되도록 윈도우(102a)를 형성한다.
도 9b를 참조하면, 상기 윈도우(102a)를 포함한 질화막(102)상에 산화막(103), 질화막(104) 및 산화막(105)을 순차 증착한 다음 상기 산화막(105)상에 폴리실리콘막(106)을 증착한다.
도 9c를 참조하면, 상기 폴리실리콘막(106) 및 산화막(105), 질화막(104) 및 산화막(103)을 에치백하여 상기 윈도우(102a)내의 질화막(102)의 측벽에 스페이서형태의 제1도전성 게이트(111) 및 산화막(103), 질화막(104) 및 산화막(105)으로된 ONO막(110)을 형성한다.
도 9d를 참조하면, 상기 질화막(102) 및 패드산화막(101)을 제거한다. 도 9e를 참조하면, 기판전면에 산화막(131), 질화막(132) 및 산화막(133)을 순차 증착한 다음 상기 산화막(133)상에 폴리실리콘막(134)을 증착한다.
도 9f를 참조하면, 상기 폴리실리콘막(134) 및 산화막(133), 질화막(132) 및 산화막(131)을 에치백하여 상기 제1도전성 게이트(111)의 측벽에 상기 제1도전성 게이트(111)와 마주보도록 스페이서형태의 제2도전성 게이트(141) 및 ONO막(130)을형성한다.
도 9g를 참조하면, 기판과 반대 도전형의 불순물, 예를 들면 N형 불순물을 노출된 기판으로 이온주입하여 제1도전성 게이트(111) 및 제2도전성 게이트(141)와 각각 오버랩되는 제1 및 제2접합영역(151), (152)을 형성하여 이를사이의 기판에 채널영역(153), (154)을 각각 형성한다. 이로써 본 발명의 2비트의 2트랜지스터를 갖는 EEPROM소자가 제조된다.
상기한 바와같은 본 발명의 EEPROM소자의 제조방법에 따르면, 제1 및 제2도전성 게이트(111) 및 (141)가 셀프얼라인형태로 형성되므로, 해상도에 의한 디자인룰에 제한되지 않으므로, 셀사이즈를 축소시킬 수 있는 이점이 있다.
상기한 바와같은 본 발명의 EEPROM 소자에 따르면, 1쌍의 비트라인사이에 2개의 메모리셀을 형성하여 2비트 데이터를 저장함으로써 집적도를 향상시킬 수 있으며, CHEI 방식에 의한 프로그램시 전자트랩효율을 향상시켜 트랩전류를 감소시킬 수 있는 이점이 있다. 또한, 하나의 셀이 2개의 메모리셀로 형성되어 데이터소거시 디스터번스 내성을 향상시켜 신뢰성을 향상시킬 수 있는 이점이 있다. 게다가, 제1 및 제2도전성 게이트를 셀프얼라인방식으로 스페이서형태로 형성하므로, 디자인룰에 제한되지 않고 셀사이즈를 축소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수있음을 이해할 수 있을 것이다.

Claims (32)

  1. 서로 이웃하는 제1 및 제2채널영역을 구비한 제1도전형의 반도체 기판과;
    서로 마주보도록 상기 제1 및 제2채널영역상에 각각 형성된, 제1 및 제2도전성 게이트와;
    상기 제1 및 제2도전성 게이트하부 및 그들사이의 기판상에 각각 형성된 제1 및 제2절연막과;
    상기 제1 및 제2도전성 게이트와 오버랩되어 상기 기판상에 형성되고, 그들사이의 기판의 공간에 상기 제1 및 제2채널영역을 한정하는 제2도전형의 제1 및 제2접합영역을 포함하는 것을 특징으로 하는 불휘발성 메모리소자.
  2. 제 1 항에 있어서, 상기 제1도전성 게이트는 콘트롤게이트로 작용하고 제2도전성 게이트는 선택 게이트로서 작용하는 것을 특징으로 하는 불휘발성 메모리소자.
  3. 제 1 항에 있어서, 상기 제1도전성 게이트는 선택 게이트로 작용하고 제2도전성 게이트는 콘트롤 게이트로서 작용하는 것을 특징으로 하는 불휘발성 메모리소자.
  4. 제 1 항에 있어서, 상기 제1 및 제2절연막은 산화막사이에 전자 트랩층으로질화막이 샌드위치된 ONO막으로 이루어지는 것을 특징으로 하는 불휘발성 메모리소자.
  5. 제 4 항에 있어서, 상기 제1 및 제2절연막을 위한 ONO막중 제1 및 제2도전전 게이트하부에 형성된 부분은 각각 전하트랩용 유전막으로 작용하고, 제1 및 제2도전성 게이트사이에 형성된 부분은 제1 및 제2도전성 게이트간의 절연막으로 작용하는 것을 특징으로 하는 불휘발성 메모리소자.
  6. 서로 이웃하는 제1 및 제2채널영역을 구비한 도전형의 반도체 기판과;
    서로 마주보도록 상기 제1 및 제2채널영역상에 각각 형성된, 제1 및 제2도전성 게이트와;
    상기 제1 및 제2도전성 게이트하부 및 그들사이의 기판상에 각각 형성된, 전자트랩층을 포함한 제1 및 제2유전막과;
    상기 제1 및 제2도전성 게이트와 오버랩되어 상기 기판상에 형성되고, 그들사이의 기판의 공간에 상기 제1 및 제2채널영역을 한정하는 제2도전형의 제1 및 제2접합영역을 포함하며,
    상기 제1 및 제2도전성 게이트중 하나가 선택 게이트로 작용할 때 나머지 하나는 콘트롤 게이트로 작용하여 제1 및 제2게이트가 서로 독립적으로 구동되며,
    제1 및 제2채널영역중 상기 선택 게이트 하부의 채널영역에 발생된 전자를 상기 콘트롤 게이트에 인가된 전계에 의해 상기 제1 및 제2유전막중 상기 콘트롤게이트하부의 유전막의 전자 트랩층으로 트랩시켜 줌으로써, 상기 제1 및 제2유전막에 각각 1비트씩의 데이터가 저장되는 것을 특징으로 하는 불휘발성 메모리소자.
  7. 1쌍의 비트라인 및 1쌍의 워드라인과;
    상기 1쌍의 비트라인사이에 연결되는, 제1 및 제2메모리셀을 구비한 단위셀을 포함하며,
    상기 제1메모리셀은 제1도전형의 반도체 기판의 제1채널영역상에 형성되어, 상기 1쌍의 워드라인중 하나에 연결된 제1도전성 게이트와; 상기 제1도전성 게이트하부 및 측벽에 형성된, 전자트랩층을 포함하는 제1유전막과; 상기 제1도전성 게이트와 오버랩되어 상기 기판에 형성되고, 상기 1쌍의 비트라인중 하나에 연결된 제2도전형의 제1접합영역을 구비하며,
    상기 제2메모리셀은 상기 제1채널영역과 이웃한 상기 반도체 기판의 제2제널영역상에 상기 제1도전성게이트와 마주보도록 형성되어, 상기 1쌍의 워드라인중 나머지에 연결되는 제2도전성 게이트와; 상기 제2도전성 게이트하부 및 측벽에 형성된, 전자트랩층을 포함하는 제2유전막과; 상기 제2도전성 게이트와 오버랩되어 상기 기판에 형성되고, 상기 1쌍의 비트라인중 나머지에 연결된 제2도전형의 제2접합영역을 구비하는 것을 특징으로 하는 불휘발성 메모리소자.
  8. 제 7 항에 있어서, 상기 제1 및 제2유전막은 각각 산화막사이에 전자트랩층인 질화막이 샌드위치된 ONO 막으로 이루어지는 것을 특징으로 하는 것을 특징으로하는 불휘발성 메모리소자.
  9. 1쌍의 비트라인 및 1쌍의 워드라인과;
    상기 1쌍의 비트라인사이에 연결되는, 제1 및 제2메모리셀을 구비한 단위셀을 포함하며,
    상기 제1메모리셀은 제1도전형의 반도체 기판의 제1채널영역상에 형성되어, 상기 1쌍의 워드라인중 하나에 연결된 제1도전성 게이트와; 상기 제1도전성 게이트하부 및 측벽에 형성된, 전자트랩층을 포함하는 제1유전막과; 상기 제1도전성 게이트와 오버랩되어 상기 기판에 형성되고, 상기 1쌍의 비트라인중 하나에 연결된 제2도전형의 제1접합영역을 구비하며,
    상기 제2메모리셀은 상기 제1채널영역과 이웃한 상기 반도체 기판의 제2제널영역상에 상기 제1도전성게이트와 마주보도록 형성되어, 상기 1쌍의 워드라인중 나머지에 연결되는 제2도전성 게이트와; 상기 제2도전성 게이트하부 및 측벽에 형성된, 전자트랩층을 포함하는 제2유전막과; 상기 제2도전성 게이트와 오버랩되어 상기 기판에 형성되고, 상기 1쌍의 비트라인중 나머지에 연결된 제2도전형의 제2접합영역을 구비하며,
    상기 제1 및 제2메모리셀중 하나가 데이터를 저장하기 위한 데이타셀로 작용하는 경우 나머지는 상기 셀을 선택하기 위한 선택셀로서 작용하여, 제1 및 제2메모리셀에 각각 1비트의 데이터를 저장하는 것을 특징으로 하는 불휘발성 메모리소자.
  10. 제 9 항에 있어서, 상기 1쌍의 비트라인중, 제1 및 제2접합영역중 상기 데이터셀의 접합영역에 연결된 비트라인에 제1고전압을 인가하고, 선택셀의 접합영역에 연결된 비트라인 및 기판을 접지시키며; 상기 1쌍의 워드라인중, 상기 제1 및 제2도전성 게이트중 선택셀의 도전성 게이트에 연결된 워드라인 및 데이터셀의 도전성 게이트에 연결된 워드라인에 각각 제2고전압 및 저전압을 인가하여, 상기 데이터셀에 데이터를 프로그램하는 것을 특징으로 하는 불휘발성 메모리소자.
  11. 제 10 항에 있어서, 상기 데이터셀의 접합영역에 연결된 비트라인에 제1고전압을 인가하고, 상기 선택셀의 접합영역에 연결된 비트라인 및 상기 선택셀의 도전성 게이트에 연결된 워드라인에 각각 저전압을 인가하며, 상기 데이터셀의 도전성 게이트에 연결된 워드라인 및 기판을 접지시켜, 상기 데이터셀에 프로그램된 데이터를 소거하는 것을 특징으로 하는 불휘발성 메모리소자.
  12. 제 11 항에 있어서, 상기 데이터셀의 접합영역에 연결된 비트라인 및 기판을 접지시키고, 상기 선택셀의 접합영역에 연결된 비트라인 및 상기 데이터셀의 도전성 게이트에 연결된 워드라인에 독출전압을 인가하며, 상기 선택셀의 도전성 게이트에 연결된 워드라인에 저전압을 인가하여, 상기 데이타셀에 프로그램된 데이터를 독출하는 것을 특징으로 하는 불휘발성 메모리소자.
  13. 제 12 항에 있어서, 상기 제1의 고전압은 8-10V 이고, 제2고전압은 9-12V이며, 상기 저전압은 4-5V이고, 상기 독출전압은 상기 데이터셀의 프로그램시의 한계전압과 소거시의 한계전압사이의 값을 갖는 것을 특징으로 하는 불휘발성 메모리소자.
  14. 제 13 항에 있어서, 상기 선택셀의 접합영역은 상기 데이터셀에 데이터 프로그램시 소오스 영역으로 작용하는 것을 특징으로 하는 불휘발성 메모리소자.
  15. 1쌍의 비트라인 및 1쌍의 워드라인과;
    상기 1쌍의 비트라인사이에 연결되고, 각 게이트가 1쌍의 워드라인에 각각 연결되는 1쌍의 트랜지스터로 구성된 단위셀을 포함하며,
    상기 1쌍의 트랜지스터는 각각 1비트씩 데이터를 저장하는 것을 특징으로 하는 불휘발성 메모리소자.
  16. 1쌍의 비트라인 및 1쌍의 워드라인과;
    상기 1쌍의 비트라인사이에 연결되는, 2단자를 갖는 1쌍의 트랜지스터를 구비한 단위셀을 포함하며,
    상기 1쌍의 트랜지스터의 일단자는 상기 1쌍의 워드라인에 각각 연결되고, 상기 1쌍의 트랜지스터의 타단자는 상기 1쌍의 비트라인에 각각 연결되는 것을 특징으로 하는 불휘발성 메모리소자.
  17. 제 16 항에 있어서, 상기 1쌍의 트랜지스터중 하나는 셀 트랜지스터로 작용할 때 나머지는 선택 트랜지스터로 작용하여, 1쌍의 트랜지스터가 각각 서로 독립적으로 1비트의 데이터를 저장하는 것을 특징으로 하는 불휘발성 메모리소자.
  18. 제 17 항에 있어서, 상기 단위셀의 한쌍의 트랜지스터중 하나를 선택하여 데이터를 프로그램시, 상기 1쌍의 비트라인 및 l쌍의 워드라인중 상기 선택된 트랜지스터에 연결된 비트라인과 워드라인에 각각 제1 및 제2고전압을 인가하고, 비선택된 트랜지스터에 연결된 비트라인 및 워드라인에 로우전압 및 접지전압을 각각 인가하는 것을 특징으로 하는 불휘발성 메모리소자.
  19. 제 18 항에 있어서, 상기 선택된 트랜지스터에 프로그램된 데이터를 소거시, 상기 선택된 트랜지스터의 비트라인 및 워드라인에 각각 제1고전압 및 저전압을 각각 인가하고, 상기 비선택된 트랜지스터의 비트라인 및 워드라인에 각각 저전압 및 접지전압을 인가하는 것을 특징으로 하는 불휘발성 메모리소자.
  20. 제 19 항에 있어서, 상기 선택된 트랜지스터에 프로그램된 데이터를 독출시, 상기 선택된 트랜지스터의 비트라인 및 워드라인에 각각 접지전압 및 독출전압을 각각 인가하고, 상기 비선택된 트랜지스터의 비트라인 및 워드라인에 각각 독출전압 및 저전압을 인가하는 것을 특징으로 하는 불휘발성 메모리소자.
  21. 제 20 항에 있어서, 상기 선택된 트랜지스터가 셀트랜지스터로 작용할 때 상기 비선택된 트랜지스터는 선택 트랜지스터로 작용하는 것을 특징으로 하는 불휘발성 메모리소자.
  22. 제 21 항에 있어서, 상기 제1의 고전압은 8-10V 이고, 제2고전압은 9-12V이며, 상기 저전압은 4-5V이고, 상기 독출전압은 상기 데이터셀의 프로그램시의 한계전압과 소거시의 한계전압사이의 값을 갖는 것을 특징으로 하는 불휘발성 메모리소자.
  23. 1쌍의 비트라인 및 1쌍의 워드라인과; 상기 1쌍의 비트라인사이에 연결되는, 제1 및 제2메모리셀을 구비한 단위셀을 포함하며,
    상기 단위셀의 제1 및 제2메모리셀은 상기 반도체 기판의 제1 및 제2채널영역에 형성되고, 제1 및 제2메모리셀은 각각 상기 채널영역상에 형성된, 전자트랩층을 구비한 도전성 게이트와, 상기 도전성 게이트와 오버랩되어 기판에 형성되고 상기 1쌍의 비트라인에 각각 연결된 제2도전형의 접합영역을 구비하며,
    상기 제1 및 제2메모리셀중 하나가 데이터를 저장하기 위한 데이타셀로 작용하는 경우 나머지는 상기 셀을 선택하기 위한 선택셀로서 작용하여, 제1 및 제2메모리셀에 각각 1비트의 데이터를 저장하는 불휘발성 메모리소자에 있어서,
    상기 단위셀의 제1 및 제2메모리셀중 선택셀의 비트라인 및 워드라인에 접지전압 및 저전압을 인가하는 단계와,
    상기 데이터셀의 비트라인 및 워드라인에 각각 고전압을 인가하는 단계와;
    상기 선택셀의 채널층에서 발생된 전자를 상기 데이터셀의 워드라인에 인가된 고전압에 의해 상기 데이터셀의 전자 트랩층으로 트랩시키는 단계를 포함하여, 상기 제1 및 제2메모리셀에 서로 독립적으로 1비트의 데이터를 각각 프로그램하는 것을 특징으로 하는 불휘발성 메모리소자의 데이터 프로그래밍방법.
  24. 1쌍의 비트라인 및 1쌍의 워드라인과; 상기 1쌍의 비트라인사이에 연결되는, 제1 및 제2메모리셀을 구비한 단위셀을 포함하며,
    상기 단위셀의 제1 및 제2메모리셀은 상기 반도체 기판의 제1 및 제2채널영역에 형성되고, 제1 및 제2메모리셀은 각각 상기 채널영역상에 형성된, 전자트랩층을 구비한 도전성 게이트와, 상기 도전성 게이트와 오버랩되어 기판에 형성되고 상기 1쌍의 비트라인에 각각 연결된 제2도전형의 접합영역을 구비하며,
    상기 제1 및 제2메모리셀중 하나가 데이터를 저장하기 위한 데이타셀로 작용하는 경우 나머지는 상기 셀을 선택하기 위한 선택셀로서 작용하여, 제1 및 제2메모리셀에 각각 1비트의 데이터를 저장하는 불휘발성 메모리소자에 있어서,
    상기 단위셀의 제1 및 제2메모리셀중 선택셀의 비트라인 및 워드라인에 각각 저전압을 인가하는 단계와;
    상기 선택셀의 비트라인 및 워드라인에 고전압 및 접지전압을 인가하는 단계와;
    상기 선택셀의 채널영역에 발생한 홀을 상기 선택셀의 워드라인에 인가된 접지전압에 의해 상기 전자 주입층으로 주입하는 단계를 포함하여,
    상기 제1 및 제2메모리셀에 각각 저장된 1비트의 데이터를 서로 독립적으로 소거하는 것을 특징으로 하는 불휘발성 메모리소자의 데이터 소거방법.
  25. 1쌍의 비트라인 및 1쌍의 워드라인과; 상기 1쌍의 비트라인사이에 연결되는, 제1 및 제2메모리셀을 구비한 단위셀을 포함하며,
    상기 단위셀의 제1 및 제2메모리셀은 상기 반도체 기판의 제1 및 제2채널영역에 형성되고, 제1 및 제2메모리셀은 각각 상기 채널영역상에 형성된, 전자트랩층을 구비한 도전성 게이트와, 상기 도전성 게이트와 오버랩되어 기판에 형성되고 상기 1쌍의 비트라인에 각각 연결된 제2도전형의 접합영역을 구비하며,
    상기 제1 및 제2메모리셀중 하나가 데이터를 저장하기 위한 데이타셀로 작용하는 경우 나머지는 상기 셀을 선택하기 위한 선택셀로서 작용하여, 제1 및 제2메모리셀에 각각 1비트의 데이터를 저장하는 불휘발성 메모리소자에 있어서,
    상기 단위셀의 제1 및 제2메모리셀중 선택셀의 비트라인 및 워드라인에 독출전압 및 저전압을 인가하는 단계와;
    상기 선택셀의 비트라인 및 워드라인에 접지전압 및 독출전압을 인가하는 단계와;
    상기 데이터셀의 온, 오프에 따라 상기 선택셀에 저장된 데이터를 독출하는 단계를 포함하여, 상기 제1 및 제2메모리셀에 저장된 데이터를 서로 독립적으로 1비트씩 독출하는 것을 특징으로 하는 불휘발성 메모리소자의 데이터 독출방법.
  26. 제1도전형의 반도체 기판을 제공하는 단계와;
    상기 반도체 기판의 소정부분을 노출시키는 윈도우를 구비한 절연막을 형성하는 단계와;
    상기 윈도우내의 상기 절연막의 측벽에 제1유전막을 구비한 스페이서형태의 제1도전성 게이트를 형성하는 단계와;
    상기 절연막을 제거하는 단계와;
    상기 제1도전성 게이트의 측벽에 제1도전성 게이트와 서로 마주 보도록 제2유전막을 구비한 스페이서형태의 제2도전성 게이트를 형성하는 단계와;
    상기 기판에 상기 제1 및 제2도전성 게이트와 각각 오버랩되도록 제2도전형의 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리소자.
  27. 제 26항에 있어서, 상기 절연막은 기판상에 형성된 패드 산화막과 질화막으로 이루어지는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
  28. 제 26항에 있어서, 상기 제1 및 제2유전막은 각각 산화막-질화막-산화막의 ONO막으로 이루어지는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
  29. 제 28항에 있어서, 상기 제1 및 제2유전막중 서로 마주보는 상기 제1 및 제2 도전성 게이트사이에 형성된 부분은 상기 제1 및 제2도전성 게이트를 절연시키는 역할을 하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
  30. 제 29항에 있어서, 상기 제1 및 제2도전성 게이트는 폴리실리콘막으로 이루어지는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
  31. 제 26항에 있어서, 상기 제1유전막을 포함한 제1도전성 게이트를 형성하는 방법은
    상기 윈도우를 포함한 절연막상에 제1산화막-질화막-제2산화막의 ONO막을 형성하는 단계와;
    상기 ONO막중 제2산화막상에 폴리실리콘막을 형성하는 단계와;
    상기 ONO막 및 폴리실리콘막을 에치백하여 상기 윈도우내의 측벽에 제1유전막 및 제1도전성 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
  32. 제 26 항에 있어서, 상기 제2유전막을 포함하는 제2도전성 게이트를 형성하는 방법은
    상기 제1도전성 게이트를 포함한 기판상에 제1산화막-질화막-제2산화막의 ONO막을 형성하는 단계와;
    상기 ONO막의 제2산화막상에 폴리실리콘막을 형성하는 단계와;
    상기 폴리실리콘막 및 ONO막을 에치백하여 상기 제1도전성 게이트의 측벽에 제2유전막 및 제2도전성 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리소자의 제조방법.
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