TWI528367B - 快閃記憶體裝置 - Google Patents

Description

快閃記憶體裝置

本發明是有關於一種快閃記憶體，且特別是有關於一種低操作電壓的快閃記憶體。

現在，記憶體可分類為易失性記憶體和非易失性記憶體。例如動態隨機存取記憶體(dynamic random access memory,DRAM)等易失性存儲器具有快速程式化和讀取的優點。然而，易失性記憶體只在電力施加到動態隨機存取記憶體時才操作。另一方面，儘管例如快閃記憶體等非易失性記憶體在程式化和讀取時緩慢操作，但快閃記憶體長時間可將資訊保留在內部，即使沒有電力施加到快閃記憶體也如此。

通常對於快閃記憶體的操作，當進行程式化或抹除時，需要特定電壓以用於將電荷注入到快閃記憶體的浮動閘極中或將電荷從快閃記憶體的浮動閘極引出。因此，通常需要電荷泵電路或電壓產生電路以用於操作快閃記憶體。因此，快閃記憶體電路的電壓產生電路在快閃記憶體的操作中有重要的作用。

本發明提供具有低操作電壓和低功率消耗的多種快閃記憶體裝置。

本發明的快閃記憶體裝置包含多個記憶胞區域。所述記憶胞區域中的每一者包含多個記憶胞、程式化控制電壓產生器和抹除控制電壓產生器。記憶胞中的每一者通過控制端點而接收程式化控制電壓，且通過抹除端點而接收抹除控制電壓。所述程式化控制電壓產生器包含預充電電壓傳輸器和升壓電容。所述預充電電壓傳輸器耦接到所述記憶胞區域中的所述記憶胞的所有所述控制端點。所述升壓電容耦接在所述記憶胞的所述控制端點與升壓電壓之間。所述預充電電壓傳輸器在第一時間週期期間根據預充電啟用信號而將所述預充電電壓施加到所述記憶胞的所述控制端點。所述升壓電壓在第二時間週期期間施加到所述升壓電容，且在所述記憶胞的所述控制端點處產生用於程式化的所述控制電壓。所述抹除控制電壓產生器包含抹除預充電電壓傳輸器和抹除升壓電容。所述抹除預充電電壓傳輸器耦接到所述記憶胞區域中的所述記憶胞的所有所述抹除端點。所述抹除升壓電容耦接在所述記憶胞的所述抹除端點與抹除升壓電壓之間。所述抹除預充電電壓傳輸器在第三時間週期期間根據抹除預充電啟用信號而將抹除預充電電壓施加到所述記憶胞的所述抹除端點。所述抹除升壓電壓在第四時間週期期間施加到所述抹除升壓電容，且在所述記憶胞的所述抹除端點處產生用於抹除的抹除控制電壓。

本發明提供另一快閃記憶體裝置。所述快閃記憶體裝置包含多個記憶胞區域。所述記憶胞區域中的每一者包含多個記憶胞、多個程式化控制電壓產生器和抹除控制電壓產生器。記憶胞中的每一者通過控制端點而接收程式化控制電壓，且通過抹除端而接收抹除控制電壓。所述程式化控制電壓產生器中的每一者包含預充電電壓傳輸器和升壓電容。所述預充電電壓傳輸器耦接到所述對應記憶胞的所述控制端點。所述預充電電壓傳輸器在第一時間週期期間根據預充電啟用信號而將所述預充電電壓施加到所述對應記憶胞的所述控制端點。所述升壓電容耦接在所述對應記憶胞的所述控制端點與升壓電壓之間。所述升壓電壓在第二時間週期期間施加到所述升壓電容，且在所述對應記憶胞的所述控制端點處產生用於程式化的所述程式化控制電壓。所述抹除控制電壓產生器包含抹除預充電電壓傳輸器和抹除升壓電容。所述抹除預充電電壓傳輸器耦接到所述記憶胞的所有所述抹除端點。所述抹除升壓電容耦接在所述記憶胞的所述抹除端點與抹除升壓電壓之間。所述抹除預充電電壓傳輸器在第三時間週期期間根據抹除預充電啟用信號而將抹除預充電電壓施加到所述記憶胞的所述抹除端點。所述抹除升壓電壓在第四時間週期期間施加到所述抹除升壓電容，且在所述記憶胞的所述抹除端點處產生用於抹除的抹除控制電壓。

基於上述，本發明提供一種快閃記憶體裝置。所述快閃記憶體裝置通過預充電電壓傳輸器而將外部的預充電電壓傳輸到 所述記憶胞的所述控制端點或抹除端點，且使由所述記憶胞的所述控制端點或抹除端點接收的所述預充電電壓升壓到用於操作所述快閃記憶體裝置的所述程式化控制電壓或抹除控制電壓。從所述裝置外部施加的預充電電壓將下降且所述裝置的外部供應預充電電壓的功率消耗將降低。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧快閃記憶體裝置

110、310‧‧‧程式化控制電壓產生器

120‧‧‧記憶胞

210‧‧‧程式化控制電壓產生器

201‧‧‧曲線

203‧‧‧曲線

205‧‧‧曲線

207‧‧‧曲線

211‧‧‧預充電電壓傳輸器

213‧‧‧預充電程式化開關

217‧‧‧曲線

220‧‧‧記憶胞

300‧‧‧快閃記憶體裝置

320‧‧‧記憶胞

330‧‧‧抹除控制電壓產生器

331‧‧‧抹除預充電電壓傳輸器

333‧‧‧抹除預充電開關

335‧‧‧抹除預充電開關

337‧‧‧抹除預充電開關

400‧‧‧快閃記憶體裝置

410‧‧‧程式化控制電壓產生器

420‧‧‧記憶胞

430‧‧‧抹除控制電壓產生器

500‧‧‧快閃記憶體裝置

501~50N‧‧‧記憶胞區域

511~51M‧‧‧記憶胞

520‧‧‧程式化控制電壓產生器

530‧‧‧抹除控制電壓產生器

600‧‧‧記憶胞區域

611~61N‧‧‧記憶胞

620‧‧‧程式化控制電壓產生器

630‧‧‧抹除控制電壓產生器

700‧‧‧記憶胞區域

711~71N‧‧‧記憶胞

721~72N‧‧‧程式化控制電壓產生器

730‧‧‧抹除控制電壓產生器

BL‧‧‧位元線

Cf‧‧‧閘極電容器

Cfe‧‧‧抹除閘極電晶體

CL‧‧‧控制端點

Cp‧‧‧升壓電容

Cpe‧‧‧抹除升壓電容

CTLS‧‧‧控制信號

CTLS1‧‧‧第一抹除控制信號

CTLS2‧‧‧第二抹除控制信號

EL‧‧‧抹除端點

M1‧‧‧電晶體

M2‧‧‧電晶體

M3‧‧‧電晶體

M4‧‧‧電晶體

MF‧‧‧單一多浮動閘極電晶體

MO‧‧‧操作電晶體

MS‧‧‧選擇電晶體

PREN‧‧‧預充電啟用信號

PRENE‧‧‧抹除預充電啟用信號

PRENE1‧‧‧第一抹除預充電啟用信號

PRENE2‧‧‧第二抹除預充電啟用信號

SL‧‧‧源極線

T1‧‧‧時間週期

T2‧‧‧時間週期

Vc‧‧‧程式化控制電壓

Vce‧‧‧抹除控制電壓

Vpr‧‧‧預充電電壓

Vpre‧‧‧抹除預充電電壓

Vpre1‧‧‧第一抹除預充電電壓

Vpre2‧‧‧第二抹除預充電電壓

Vpu‧‧‧升壓電壓

Vpue‧‧‧抹除升壓電壓

SG‧‧‧信號

WL‧‧‧字線信號

圖1繪示根據本發明的實施例的快閃記憶體裝置的示意圖。

圖2A繪示程式化控制電壓產生器210的示意圖。

圖2B繪示根據本發明的實施例的預充電電壓傳輸器211的實施方案的示意圖。

圖2C繪示根據本發明的實施例的施加波形。

圖3A繪示根據本發明的實施例的快閃記憶體裝置300的另一部分示意圖。

圖3B繪示根據本發明的實施例的抹除預充電電壓傳輸器331的示意圖。

圖3C繪示根據本發明的實施例的包含抹除預充電開關333的抹除預充電電壓傳輸器331的另一實施方案。

圖3D繪示根據本發明的實施例的抹除預充電電壓傳輸器331 的另一實施方案。

圖3E繪示根據本發明的實施例的包含抹除預充電開關335和337的抹除預充電電壓傳輸器331的另一示意圖。

圖4繪示根據本發明的實施例的快閃記憶體裝置400的另一示意圖。

圖5繪示根據本發明的實施例的快閃記憶體裝置500的又一示意圖。

圖6繪示根據本發明的實施例的記憶胞區域600的示意圖。

圖7繪示根據本發明的實施例的記憶胞區域700的另一示意圖。

現將詳細參考本發明的實施例，其實例在附圖中得以說明。只要可能，相同參考數字在圖式和描述中用以指相同或相似部分。

圖1繪示根據本發明的實施例的快閃記憶體裝置100的示意圖。請參看圖1。快閃記憶體裝置100包含多個記憶胞120和多個程式化控制電壓產生器110。記憶胞120按陣列佈置，且程式化控制電壓產生器110分別耦接到記憶胞120的控制端點CL。一般來說，快閃記憶體裝置100的記憶胞120包含電晶體MF，例如，堆疊閘極浮動閘極電晶體、單一多晶矽層浮動閘極電晶體或電介質存儲電晶體。記憶胞120中的每一者的兩端分別耦接到源極線SL和位元線BL。記憶胞120分別接收由程式化控制電壓產生器110產生的程式化控制電壓Vc以通過其控制端點CL而執行資料程式化 操作。

圖2A繪示程式化控制電壓產生器210的示意圖。在圖2A中，程式化控制電壓產生器210包含預充電電壓傳輸器211和升壓電容Cp。其中，預充電電壓傳輸器211耦接到對應記憶胞220的控制端點CL。關於預充電電壓傳輸器211的操作，首先，預充電啟用信號PREN在第一時間週期內施加到預充電電壓傳輸器211，且預充電電壓傳輸器211對應地接通。同時，預充電電壓Vpr通過接通的預充電電壓傳輸器211而施加到對應記憶胞220的控制端點CL。同時，程式化控制電壓Vc的值約等於預充電電壓Vpr的值。另一方面，升壓電容Cp耦接在對應記憶胞220的控制端點CL與升壓電壓Vpu之間。在第一時間週期之後，升壓電壓Vpu在第二時間週期期間施加到未耦接到預充電電壓傳輸器211的一端的升壓電容Cp的一端。因此，程式化控制電壓Vc在對應記憶胞220的控制端點CL處升壓。實際上，程式化控制電壓Vc的值約等於升壓電壓Vpu的值與預充電電壓Vpr的值的總和。

接著，請參看圖2B。圖2B繪示根據本發明的實施例的預充電電壓傳輸器211的實施方案的示意圖。在此實施例中，預充電電壓傳輸器211包含由電晶體M1建構的預充電程式化開關213。預充電程式化開關213具有第一端、第二端和控制端。預充電程式化開關213的第一端耦接到對應記憶胞220的控制端點CL，且預充電程式化開關213的第二端接收預充電電壓Vpr，且預充電程式化開關213的控制端接收預充電啟用信號PREN。

對於進一步解釋，請參看圖2B和圖2C。圖2C繪示根據本發明的實施例的施加波形。在此實施例中，施加波形描述多個程式化控制電壓 產生器210如何同時執行選擇性資料程式化和資料抹除操作。當對控制端點CL充電時，請參看圖2C中的曲線201、203、205和207。在時間週期T1期間，電晶體M1的第二端接收例如5伏的預充電電壓Vpr(曲線201)。此外，由電晶體M1的控制端接收的預充電啟用信號PREN偏壓到(例如)7.5伏(曲線203)且電晶體M1對應地接通。此時，升壓電壓Vpu的初始值為(例如)0伏(曲線205)且預充電電壓Vpr傳輸到對應記憶胞220的控制端點CL，且程式化控制電壓Vc的值等於預充電電壓Vpr的值(曲線207)。接著，在時間週期T2期間，升壓電壓Vpu偏壓到(例如)5伏(曲線205)且程式化控制電壓Vc升壓到(例如)9.5伏的值(曲線207)，其約等於預充電電壓Vpr與升壓電壓Vpu的總和。接著，記憶胞220可執行資料程式化操作。

根據本發明的另一實施例，當對控制端點CL放電時，請參看曲線203、205、211和217。在此實施例中，預充電啟用信號PREN和升壓電壓Vpu表現得與上述實施例的曲線203和205相同。此外，在時間週期T1期間，電晶體M1接收(例如)5伏的預充電電壓Vpr(曲線211)且程式化控制電壓Vc的值等於預充電電壓Vpr的值(曲線217)。在時間週期T2期間，預充電電壓Vpr向下驅動到(例如)0伏(曲線211)且程式化控制電壓Vc放電到(例如)0伏(曲線217)。接著，記憶胞120可執行資料抹除操作。

應注意，進入時間週期T2之前，預充電啟用信號PREN的電位可向下驅動少許到預充電電壓的值，例如，從7.5伏到5伏(曲線203)。此時，電晶體M1切斷，被視為二極體，且二極體反向偏壓在預充電電壓 Vpr與程式化控制電壓Vc之間。如此，當程式化控制電壓Vc在週期T2期間升壓時，預充電電壓Vpr不影響程式化控制電壓Vc的升壓。

圖3A繪示根據本發明的實施例的快閃記憶體裝置300的另一部分示意圖。請參看圖3A。除了關於程式化控制電壓產生器310的資料程式化操作之外，快閃記憶體裝置300還需要電壓產生電路來執行資料抹除操作。因此，在本實施例的快閃記憶體裝置300中，抹除端點EL耦接到抹除控制電壓產生器330，且抹除預充電電壓Vpre根據抹除預充電啟用信號PRENE而傳輸到記憶胞320的抹除端點EL。接著，用於抹除的抹除控制電壓Vce根據施加到抹除升壓電容Cpe的抹除升壓電壓Vpue而產生。其中，記憶胞320包含MF，例如，堆疊閘極浮動閘極電晶體、單一多晶矽層浮動閘極電晶體或電介質存儲電晶體。

圖3B繪示根據本發明的實施例的抹除預充電電壓傳輸器331的示意圖。請參看圖3B。抹除預充電電壓傳輸器331包含抹除預充電開關333。在此實施例中，抹除預充電開關333可為耦接在抹除預充電電壓Vpre與對應記憶胞320的抹除端點EL之間的電晶體M1，且電晶體M1根據抹除預充電啟用信號PRENE而接通。

圖3C繪示根據本發明的實施例的包含抹除預充電開關333的抹除預充電電壓傳輸器331的另一實施方案。請參看圖3C，抹除預充電開關333也可為串聯耦接在抹除預充電電壓Vpre與對應記憶胞320的抹除端點EL之間的兩個電晶體M1和M2，且電晶體M1和電晶體M2分別根據抹除預充電啟用信號PRENE和控制信號CTLS而啟用。

圖3D繪示根據本發明的實施例的抹除預充電電壓傳輸器331的 另一實施方案。請參看圖3D，抹除預充電電壓傳輸器331包含抹除預充電開關335和337。抹除預充電開關335和337可為分別耦接在第一抹除預充電電壓Vpre1與對應記憶胞320的抹除端點EL之間以及第二抹除預充電電壓Vpre2與對應記憶胞320的抹除端點EL之間的電晶體M1和M2。抹除預充電開關335和337分別通過將第一抹除預充電啟用信號PRENE1施加到電晶體M1或將第二抹除預充電啟用信號PRENE2施加到電晶體M2而操作。

圖3E繪示根據本發明的實施例的包含抹除預充電開關335和337的抹除預充電電壓傳輸器331的另一示意圖。請參看圖3E。抹除預充電開關335和337可分別通過兩個串聯耦接的電晶體來實施。抹除預充電開關335包含串聯耦接在第一抹除預充電電壓Vpre1與對應記憶胞320的抹除端點EL之間的電晶體M1和M3，且抹除預充電開關337包含串聯耦接在第二抹除預充電電壓Vpre2與對應記憶胞320的抹除端點EL之間的電晶體M2和M4。或者，電晶體M1和M3根據第一抹除預充電啟用信號PRENE1和第一抹除控制信號CTLS1而接通，或電晶體M2和M4根據第二抹除預充電啟用信號PRENE2和第二抹除控制信號CTLS2而接通。通過以上過程，抹除預充電開關335和抹除預充電開關337分別操作。

圖4繪示根據本發明的實施例的快閃記憶體裝置400的另一示意圖。請參看圖4。快閃記憶體裝置400包含多個程式化控制電壓產生器410、多個記憶胞420和多個抹除控制電壓產生器430。更具體地說，耦接在源極線SL與位元線BL之間的記憶胞420中的每一者包含單一多晶矽層浮動閘極電晶體MF、選擇電晶體MS、操作電晶體MO、閘極電容器Cf和抹除閘 極電晶體Cfe，選擇電晶體MS受控於信號SG而操作電晶體MO受控於字線信號WL。

在本實施例中，程式化控制電壓產生器410將程式化控制電壓Vc提供到閘極電容器Cf，且抹除控制電壓產生器430將抹除控制電壓Vce提供到抹除閘極電容器Cfe。程式化控制電壓產生器410可與圖2B中的程式化控制電壓產生器210相同。抹除控制電壓產生器430可與圖3B到圖3E中的抹除控制電壓產生器330中的一者相同。

另外，一般來說，一區塊的記憶胞可在被抹除的同時操作。因此，抹除預充電電壓傳輸器的數目可通過一個抹除預充電電壓傳輸器與多個記憶胞集成的設計而減少。

應注意，提供到控制端點CL的程式化控制電壓Vc在記憶胞420被程式化時具有較高電壓電位，且提供到控制端點CL的程式化控制電壓Vc在單元420被抹除時具有較低電壓電位。另一方面，提供到抹除端點EL的抹除控制電壓Vce在記憶胞420被程式化或抹除時具有較高電壓電位。也就是說，程式化控制電壓Vc和抹除控制電壓Vce可在記憶胞420被程式化的相同時間週期期間升壓。

參看圖5，圖5繪示根據本發明的實施例的快閃記憶體裝置500的又一示意圖。快閃記憶體裝置500包含多個記憶胞區域501到50N。記憶胞區域501到50N中的每一者包含多個記憶胞、程式化控制電壓產生器和抹除控制電壓產生器。舉例來說，記憶胞區域501包含記憶胞511到51M、程式化控制電壓產生器520和抹除控制電壓產生器530。

程式化控制電壓產生器520可由程式化控制電壓產生器210實 施。之前詳細描述了程式化控制電壓產生器210的操作，且此處不再重複描述。

此處應注意，同一記憶胞區域501中的所有記憶胞511到51M耦接到程式化控制電壓產生器520。當記憶胞511到51M中的一者被程式化時，記憶胞511到51M中的多個未選定的記憶胞受到抑制，且記憶胞511到51M中的選定記憶胞不受抑制。

抹除控制電壓產生器530可由抹除控制電壓產生器330實施。之前詳細描述了抹除控制電壓產生器330的操作，且此處不再重複描述。

同一記憶胞區域501中的所有記憶胞511到51M耦接到抹除控制電壓產生器530。也就是說，同一記憶胞區域501中的耦接到抹除控制電壓產生器530的所有記憶胞511到51M可同時被抹除。

參看圖6，圖6繪示根據本發明的實施例的記憶胞區域600的示意圖。記憶胞區域600包含多個記憶胞611到61N、程式化控制電壓產生器620和抹除控制電壓產生器630。程式化控制電壓產生器620和抹除控制電壓產生器630分別與程式化控制電壓產生器520和抹除控制電壓產生器530相同。記憶胞611到61N中的每一者可由圖4中的記憶胞420或圖1中的記憶胞120實施。

舉例來說，當記憶胞612到61N中的每一者被選定以用於程式化時，記憶胞611受到抑制。在此實施例中，記憶胞611的選擇閘極、選擇線、字線和位元線可接收與用於抑制記憶胞611的電壓(例如，3.3伏)相同的電壓。在另一實施例中，選擇閘極和選擇線可被施加一電壓(3.3伏或0伏)，且字線和位元線可被施加另一電壓(0伏或3.3伏)以用於抑制記憶 胞611。也就是說，記憶胞612到61N中的記憶胞可通過控制記憶胞的選擇閘極、選擇線、字線和位元線的電壓電位而受抑制或不受抑制以用於程式化。

參看圖7，圖7繪示根據本發明的實施例的記憶胞區域700的另一示意圖。記憶胞區域700包含多個記憶胞711到71N、多個程式化控制電壓產生器721到72N和抹除控制電壓產生器730。程式化控制電壓產生器721到72N分別耦接到記憶胞711到71N，且程式化控制電壓產生器721到72N分別將多個程式化控制電壓提供到記憶胞711到71N以用於程式化操作。也就是說，記憶胞711到71N中的每一者可被個別地程式化。當記憶胞711到71N中的每一者被程式化時，對應的程式化控制電壓產生器可將程式化控制電壓提供到被程式化的記憶胞。

綜上所述，本發明提供一種快閃記憶體裝置。從裝置外部施加的電壓根據快閃記憶體裝置的升壓操作而降低，以便減少裝置外部供應電壓時的功率消耗。此外，記憶胞可共用抹除控制電壓產生器和/或程式化控制電壓產生器，這導致快閃記憶體裝置的面積可減小。另外，提供多個輸入電壓的設計以擴大輸入電壓的範圍且快閃記憶體裝置適於在不同電壓下操作。

500‧‧‧快閃記憶體裝置

501~50N‧‧‧記憶胞區域

511~51M‧‧‧記憶胞

520‧‧‧程式化控制電壓產生器

530‧‧‧抹除控制電壓產生器

Claims (22)

1. 一種快閃記憶體裝置，包括：多個記憶胞區域，其中所述記憶胞區域中的每一者包括：多個記憶胞，其中所述記憶胞中的每一者通過控制端點接收程式化控制電壓，且通過抹除端點接收抹除控制電壓；程式化控制電壓產生器，耦接到所述記憶胞，其中所述程式化控制電壓產生器包括：預充電電壓傳輸器，耦接到所述記憶胞的所有所述控制端點，在第一時間週期期間根據預充電啟用信號而將預充電電壓提供到所述記憶胞的所述控制端點；以及升壓電容，耦接在所述記憶胞的所述控制端點與在第二時間週期期間施加到所述升壓電容的升壓電壓之間，在所述記憶胞的所述控制端點處產生所述程式化控制電壓；以及抹除控制電壓產生器，耦接到所述記憶胞，其中所述抹除控制電壓產生器包括：抹除預充電電壓傳輸器，耦接到所述記憶胞的所有所述抹除端點，在第三時間週期期間根據抹除預充電啟用信號而將抹除預充電電壓提供到所述記憶胞的所述抹除端點；以及抹除升壓電容，耦接在所述記憶胞的所述抹除端點與在第四時間週期期間施加到所述抹除升壓電容的抹除升壓電壓之間，產生用於抹除的所述抹除控制電壓。
2. 如申請專利範圍第1項所述的快閃記憶體裝置，其中所 述預充電電壓傳輸器包括：預充電程式化開關，耦接在所述預充電電壓與所述記憶胞的所述控制端點之間，所述預充電程式化開關根據所述預充電啟用信號而接通以用於將所述預充電電壓傳輸到所述控制端點。
3. 如申請專利範圍第2項所述的快閃記憶體裝置，其中所述預充電程式化開關包括：第一電晶體，具有第一端、第二端和控制端，其中所述第一電晶體的所述第一端和所述第二端分別耦接到所述對應記憶胞的所述控制端點和所述預充電電壓，且所述第一電晶體的所述控制端接收所述預充電啟用信號。
4. 如申請專利範圍第3項所述的快閃記憶體裝置，其中所述預充電程式化開關更包括：第二電晶體，耦接在所述第一電晶體耦接到所述對應記憶胞的所述控制端點的路徑上，具有第一端、第二端和控制端，其中所述第二電晶體的所述第一端耦接到所述對應記憶胞的所述控制端點，所述第二電晶體的所述第二端耦接到所述第一電晶體的所述第一端，且所述第二電晶體的所述控制端接收控制信號。
5. 如申請專利範圍第1項所述的快閃記憶體裝置，其中所述預充電電壓傳輸器包括：第一預充電程式化開關，耦接在第一預充電電壓與所述對應記憶胞的所述控制端點之間；以及第二預充電程式化開關，耦接在第二預充電電壓與所述對應 記憶胞的所述控制端點之間，其中所述第一預充電程式化開關和所述第二預充電程式化開關分別由第一預充電啟用信號和第二預充電啟用信號控制，且所述第一預充電程式化開關將所述第一預充電電壓傳輸到所述對應記憶胞的所述控制端點或所述第二預充電程式化開關將所述第二預充電電壓傳輸到所述對應記憶胞的所述控制端點。
6. 如申請專利範圍第5項所述的快閃記憶體裝置，其中所述第一預充電程式化開關包括：第一電晶體，具有第一端、第二端和控制端，其中所述第一電晶體的所述第一端和所述第二端分別耦接到所述對應記憶胞的所述控制端點和所述第一預充電電壓，且所述第一電晶體的所述控制端接收所述第一預充電啟用信號；且所述第二預充電程式化開關包括：第二電晶體，具有第一端、第二端和控制端，其中所述第一端和所述第二端分別耦接到所述對應記憶胞的所述控制端點和所述第二預充電電壓，且所述第二電晶體的所述控制端接收所述第二預充電啟用信號。
7. 如申請專利範圍第6項所述的快閃記憶體裝置，其中所述第一預充電程式化開關更包括：第三電晶體，耦接在所述第一電晶體耦接到所述對應記憶胞的所述控制端點的路徑上，具有第一端、第二端和控制端，其中所述第三電晶體的所述第一端耦接到所述對應記憶胞的所述控制 端點，所述第三電晶體的所述第二端耦接到所述第一電晶體的所述第一端，且所述第三電晶體的所述控制端接收第一控制信號；且所述第二預充電程式化開關更包括：第四電晶體，耦接在所述第二電晶體耦接到所述對應記憶胞的所述控制端點的路徑上，具有第一端、第二端和控制端，其中所述第四電晶體的所述第一端耦接到所述對應記憶胞的所述控制端點，所述第四電晶體的所述第二端耦接到所述第二電晶體的所述第一端，且所述第四電晶體的所述控制端接收第二控制信號。
8. 如申請專利範圍第7項所述的快閃記憶體裝置，其中所述第二電晶體和所述第四電晶體為P型電晶體，且所述第一電晶體和所述第三電晶體為N型電晶體。
9. 如申請專利範圍第1項所述的快閃記憶體裝置，其中所述記憶胞中的每一者包括：浮動閘極電晶體。
10. 如申請專利範圍第9項所述的快閃記憶體裝置，其中所述浮動閘極電晶體是通過以下工藝製造：單一多晶矽層CMOS工藝。
11. 如申請專利範圍第1項所述的快閃記憶體裝置，其中所述記憶胞包括：電介質存儲電晶體。
12. 如申請專利範圍第1項所述的快閃記憶體裝置，其中耦 接到源極線和位元線的所述記憶胞中的每一者包括：存儲電晶體，具有第一端、第二端和控制端，其中所述存儲電晶體的所述第一端耦接到所述源極線，且所述存儲電晶體的所述第二端耦接到所述位元線；選擇電晶體，耦接在所述源極線耦接到所述存儲電晶體的路徑上，具有第一端、第二端和控制端，其中所述選擇電晶體的所述第一端耦接到所述源極線，所述選擇電晶體的所述第二端耦接到所述存儲電晶體的第一端，且所述選擇電晶體的所述控制端接收選擇信號；操作電晶體，耦接在所述位元線耦接到所述存儲電晶體的路徑上，具有第一端、第二端和控制端，其中所述操作電晶體的所述第一端耦接到所述存儲電晶體的所述第二端，所述操作電晶體的所述第二端耦接到所述位元線，且所述操作電晶體的所述控制端接收字線啟用信號；以及閘極電容器，耦接在所述程式化控制電壓與所述存儲電晶體的所述控制端之間；以及抹除閘極電容器，耦接在抹除控制電壓與所述存儲電晶體的抹除端點之間。
13. 如申請專利範圍第12項所述的快閃記憶體裝置，其中所述存儲電晶體為：浮動閘極電晶體。
14. 如申請專利範圍第1項所述的快閃記憶體裝置，其中所 述抹除預充電電壓傳輸器包括：抹除預充電開關，耦接在所述抹除預充電電壓與所述對應記憶胞的抹除端點之間，其根據所述抹除預充電啟用信號而接通以用於將所述抹除預充電電壓傳輸到所述抹除端點。
15. 如申請專利範圍第14項所述的快閃記憶體裝置，其中所述抹除預充電開關包括：第一電晶體，具有第一端、第二端和控制端，其中所述第一電晶體的所述第一端和所述第二端分別耦接到所述對應記憶胞的所述抹除端點和所述抹除預充電電壓，且所述第一電晶體的所述控制端接收所述抹除預充電啟用信號。
16. 如申請專利範圍第15項所述的快閃記憶體裝置，其中所述抹除預充電開關更包括：第二電晶體，耦接在所述第一電晶體耦接到所述對應記憶胞的所述抹除端點的路徑上，具有第一端、第二端和控制端，其中所述第二電晶體的所述第一端耦接到所述對應記憶胞的所述抹除端點，所述第二電晶體的所述第二端耦接到所述第一電晶體的所述第一端，且所述第二電晶體的所述控制端接收控制信號。
17. 如申請專利範圍第1項所述的快閃記憶體裝置，其中所述抹除預充電電壓傳輸器包括：第一抹除預充電開關，耦接在第一抹除預充電電壓與所述對應記憶胞的所述抹除端點之間；以及第二抹除預充電開關，耦接在第二抹除預充電電壓與所述對 應記憶胞的所述抹除端點之間，其中所述第一抹除預充電開關和所述第二抹除預充電開關分別由第一抹除預充電啟用信號和第二抹除預充電啟用信號控制，且將所述第一抹除預充電電壓或所述第二抹除預充電電壓傳輸到所述對應記憶胞的所述抹除端點。
18. 如申請專利範圍第17項所述的快閃記憶體裝置，其中所述第一抹除預充電開關包括：第一電晶體，具有第一端、第二端和控制端，其中所述第一電晶體的所述第一端和所述第二端分別耦接到所述對應記憶胞的所述抹除端點和所述第一抹除預充電電壓，且所述第一電晶體的所述控制端接收所述第一抹除預充電啟用信號；且所述第二抹除預充電開關包括：第二電晶體，具有第一端、第二端和控制端，其中所述第二電晶體的所述第一端和所述第二端分別耦接到所述對應記憶胞的所述抹除端點和所述第二抹除預充電電壓，且所述第二電晶體的所述控制端接收所述第二抹除預充電啟用信號。
19. 如申請專利範圍第18項所述的快閃記憶體裝置，其中所述第一抹除預充電開關更包括：第三電晶體，耦接在所述第一電晶體耦接到所述對應記憶胞的所述抹除端點的路徑上，具有第一端、第二端和控制端，其中所述第三電晶體的所述第一端耦接到所述對應記憶胞的所述抹除端點，所述第三電晶體的所述第二端耦接到所述第一電晶體的所 述第一端，且所述第三電晶體的所述控制端接收第一抹除控制信號；且所述第二抹除預充電開關更包括：第四電晶體，耦接在所述第二電晶體耦接到所述對應記憶胞的所述抹除端點的路徑上，具有第一端、第二端和控制端，其中所述第四電晶體的所述第一端耦接到所述對應記憶胞的所述抹除端點，所述第四電晶體的所述第二端耦接到所述第二電晶體的所述第一端，且所述第四電晶體的所述控制端接收第二抹除控制信號。
20. 如申請專利範圍第19項所述的快閃記憶體裝置，其中所述第二電晶體和所述第四電晶體為P型電晶體，且所述第一電晶體和所述第三電晶體為N型電晶體。
21. 如申請專利範圍第1項所述的快閃記憶體裝置，其中所述第三時間週期與所述第一時間週期和所述第二時間週期中的至少一者重疊，且所述第四時間週期與所述第一時間週期和所述第二時間週期中的至少一者重疊。
22. 一種快閃記憶體裝置，包括：多個記憶胞區域，其中所述記憶胞區域中的每一者包括：多個記憶胞，其中所述記憶胞中的每一者通過控制端點而接收程式化控制電壓，且通過抹除端點而接收抹除控制電壓；多個程式化控制電壓產生器，分別耦接到所述記憶胞，其中所述程式化控制電壓產生器中的所述每一者包括： 預充電電壓傳輸器，耦接到所述對應記憶胞的所述控制端點，在第一時間週期期間根據預充電啟用信號而將預充電電壓提供到所述對應記憶胞的所述控制端點；以及升壓電容，耦接在所述對應記憶胞的所述控制端點與在第二時間週期期間施加到所述升壓電容的升壓電壓之間，在所述對應記憶胞的所述控制端點處產生所述程式化控制電壓；以及抹除控制電壓產生器，耦接到所述記憶胞，其中所述抹除控制電壓產生器包括：抹除預充電電壓傳輸器，耦接到記憶胞的所有所述抹除端點，在第三時間週期期間根據抹除預充電啟用信號而將抹除預充電電壓提供到所述記憶胞的所述抹除端點；以及抹除升壓電容，耦接在所述記憶胞的所述抹除端點與在第四時間週期期間施加到所述抹除升壓電容的抹除升壓電壓之間，產生用於抹除的所述抹除控制電壓。