JP5380576B2

JP5380576B2 - フラッシュメモリ装置

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Publication number: JP5380576B2
Application number: JP2012114261A
Authority: JP
Inventors: 青松楊; 文▲皓▼ 景; 惟銘古; 永祥陳; 世辰王; 信銘陳
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2011-08-01
Filing date: 2012-05-18
Publication date: 2014-01-08
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Description

本発明は、フラッシュメモリ装置（flash memory apparatus）に関するものであり、特に、昇圧回路（voltage boost circuit）を備えたフラッシュメモリ装置に関するものである。

現在、メモリは、揮発性メモリ（volatile memory）と不揮発性メモリ（non-volatile memory）に分類される。揮発性メモリには、例えば、ＤＲＡＭ（dynamic random access memory）等があり、プログラミングや読み出しが速い利点を有するが、揮発性メモリは、電力がフラッシュメモリに供給されている時にしか作動しない。一方、不揮発性メモリには、例えば、フラッシュメモリ等があり、プログラミングや読み出し中の操作は遅いが、フラッシュメモリは、電力が供給されていない時でも長い間情報を中に記憶しておくことができる。

一般的に、フラッシュメモリの操作は、プログラミングまたは消去を行っている間に、フラッシュメモリのフローティングゲート（floating gate）に電荷を注入するか、あるいは、フラッシュメモリのフローティングゲートから電荷を引き出すための特定の電圧が必要とされる。そのため、フラッシュメモリの操作には、通常、チャージポンプ回路（charge-pump circuit）または電圧発生回路（voltage generation circuit）が必要となる。したがって、フラッシュメモリ回路の電圧発生回路は、フラッシュメモリの操作において重要な役割を果たしている。

しかし、フラッシュメモリ回路の従来の電圧発生回路は、高電力消費量の原因になる。

本発明は、フラッシュメモリ装置を提供する。

本発明は、さらに、低操作電圧および低電力消費量のフラッシュメモリを提供する。

本発明は、フラッシュメモリ装置を提供する。フラッシュメモリ装置は、複数のメモリセルと、複数のプログラミング制御電圧生成器（programming control voltage generator）とを含み、各メモリセルは、制御エンドポイント（control end point）を介してプログラミング制御電圧を受信し、プログラミング制御電圧に基づいてデータプログラミング操作を実行する。プログラミング制御電圧生成器は、それぞれメモリセルに結合される。各プログラミング制御電圧生成器は、プリチャージ電圧送信機（pre-charge voltage transmitter）と、ポンピングキャパシタ（pumping capacitor）とを含む。プリチャージ電圧送信機は、各メモリセルの制御エンドポイントに結合される。プリチャージ電圧送信機は、第１期間中にプリチャージイネーブル信号（pre-charge enable signal）に基づいて対応するメモリセルの制御エンドポイントにプリチャージ電圧を印加する。また、ポンピングキャパシタ(pumping capacitor)は、各メモリセルの制御エンドポイントとポンプ電圧（pumping voltage）の間に結合される。ポンプ電圧は、第２期間中にポンピングキャパシタに印加され、プログラミング制御電圧を生成してメモリセルの制御エンドポイントでプログラミングを行う。

本発明のある実施形態中、フラッシュメモリ装置は、さらに、複数の消去制御電圧生成器（erasing control voltage generator）を含む。各消去制御電圧生成器は、消去プリチャージ電圧送信機と、消去ポンピングキャパシタとを含む。消去プリチャージ電圧送信機は、各メモリセルの消去エンドポイントに結合される。消去プリチャージ電圧送信機は、消去プリチャージ電圧を印加して、第３期間中に消去プリチャージイネーブル信号に基づいて対応するメモリセルの消去エンドポイントを消去する。消去ポンピングキャパシタは、各メモリセルの消去エンドポイントと消去ポンプ電圧の間に結合される。消去ポンプ電圧は、第４期間中に消去ポンピングキャパシタに印加され、消去制御電圧を生成してメモリセルの消去エンドポイントで消去を行う。

以上のように、本発明は、フラッシュメモリ装置を提供する。フラッシュメモリ装置は、プリチャージ電圧送信機を介して、メモリセルの制御または消去エンドポイントにプリチャージ電圧を送出し、メモリセルの制御または消去エンドポイントが受信したプリチャージ電圧をプログラミングまたは消去制御電圧に昇圧して、フラッシュメモリセル装置を操作する。これによって、装置の外部から印加されるプリチャージ電圧を低くし、プリチャージ電圧を供給する装置の外部を減らすことができる。

本発明の実施形態に係るフラッシュメモリ装置の概略図である。プログラミング制御電圧生成器の概略図である。本発明の実施形態に係るプリチャージ電圧送信機の実装の概略図である。本発明の実施形態に係るプリチャージ電圧送信機の動作波形である。本発明の実施形態に係るプリチャージ電圧送信機の別の実装を示したものである。本発明の実施形態に係るプリチャージ電圧送信機の実装の別の概略図である。本発明の実施形態に係るプリチャージ電圧送信機の実装の別の概略図である。本発明の実施形態に係るフラッシュメモリ装置の別の概略図である。本発明の実施形態に係るフラッシュメモリ装置の別の部分概略図である。本発明の実施形態に係る消去プリチャージ電圧送信機の実装の概略図である。本発明の実施形態に係る消去プリチャージ電圧送信機の実装の別の概略図である。本発明の実施形態に係る消去プリチャージ電圧送信機の実装の別の概略図である。本発明の実施形態に係る消去プリチャージ電圧送信機の実装の別の概略図である。本発明の実施形態に係るフラッシュメモリ装置の別の概略図である。

図１Ａは、本発明の実施形態に係るフラッシュメモリ装置１００の概略図である。図１Ａを参照すると、フラッシュメモリ装置１００は、複数のメモリセル１２０と、複数のプログラミング制御電圧生成器１１０とを含む。メモリセル１２０はアレイ状に配列され、プログラミング制御電圧生成器１１０は、それぞれメモリセル１２０の制御エンドポイントＣＬに結合される。一般的に言うと、フラッシュメモリ装置１００のメモリセル１２０は、スタックゲート・フローティングゲート型トランジスタ（stacked-gate floating-gate transistor）、シングルポリ・フローティングゲート型トランジスタ（single-poly floating-gate transistors）、誘電記憶トランジスタ（dielectric storage transistor）等のトランジスタＭＦを含む。各メモリセル１２０の２つの端は、それぞれソースラインＳＬとビットラインＢＬに結合される。メモリセル１２０は、それぞれプログラミング制御電圧生成器１１０が生成したプログラミング制御電圧Ｖｃを受信し、その制御エンドポイントＣＬを介してデータプログラミング操作を実行する。

図１Ｂは、プログラミング制御電圧生成器１１０の概略図である。図１Ｂを参照すると、プログラミング制御電圧生成器１１０は、プリチャージ電圧送信機１１１と、ポンピングキャパシタＣｐとを含む。プリチャージ電圧送信機１１１は、対応するメモリセル１２０の制御エンドポイントＣＬに結合される。プリチャージ電圧送信機１１１の操作は、まず、第１期間において、プリチャージ電圧送信機１１１にプリチャージイネーブル信号ＰＲＥＮを印加し、それに応じてプリチャージ電圧送信機１１１をオンにする。同時に、オンになったプリチャージ電圧送信機１１１を介して、対応するメモリセル１２０の制御エンドポイントＣＬにプリチャージ電圧Ｖｐｒを印加する。その間に、プログラミング制御電圧Ｖｃの値が、プリチャージ電圧Ｖｐｒの値とほぼ等しくなる。一方、ポンピングキャパシタＣｐは、対応するメモリセル１２０の制御エンドポイントＣＬとポンプ電圧Ｖｐｕの間に結合される。第１期間後、第２期間において、プリチャージ電圧送信機１１１の一端に結合されていないポンピングキャパシタＣｐの一端にポンプ電圧Ｖｐｕを印加する。そのため、プログラミング制御電圧Ｖｃは、対応するメモリセル１２０の制御エンドポイントＣＬで昇圧される。実質的には、プログラミング制御電圧Ｖｃの値は、ポンプ電圧Ｖｐｕの値とプリチャージ電圧Ｖｐｒの値の合計とほぼ等しくなる。

次に、図２Ａを参照すると、図２Ａは、本発明の実施形態に係るプリチャージ電圧送信機１１１の実装の概略図である。本実施形態において、プリチャージ電圧送信機１１１は、トランジスタＭ１で構成されたプリチャージプログラミングスイッチ１１３（pre-charge programming switch）を含む。プリチャージプログラミングスイッチ１１３は、第１端と、第２端と、制御端とを含む。プリチャージプログラミングスイッチ１１３の第１端は、対応するメモリセル１２０の制御エンドポイントＣＬに結合され、プリチャージプログラミングスイッチ１１３の第２端は、プリチャージ電圧Ｖｐｒを受信し、プリチャージプログラミングスイッチ１１３の制御端は、プリチャージイネーブル信号ＰＲＥＮを受信する。

さらに説明するため、図２Ａおよび図２Ｂを参照されたい。図２Ｂは、本発明の実施形態に係るプリチャージ電圧送信機１１１の動作波形(behavior waveform)である。本実施形態において、動作波形は、複数のプログラミング制御電圧生成器１１０がどのようにして選択的なデータプログラミングおよびデータ消去操作を同じ時間に実行するかを示している。制御エンドポイントＣＬの充電時については、図２Ｂの曲線２０１、２０３、２０５および２０７を参照されたい。期間Ｔ１中、トランジスタＭ１の第２端は、例えば５V（曲線２０１）のプリチャージ電圧Ｖｐｒを受信する。また、トランジスタＭ１の制御端が受信したプリチャージイネーブル信号ＰＲＥＮは、例えば７．５V（曲線２０３）にバイアスされ、それに応じてトランジスタＭ１がオンになる。この時、ポンプ電圧Ｖｐｕの初期値は、例えば０Ｖ（曲線２０５）であり、対応するメモリセル１２０の制御エンドポイントＣＬにプリチャージ電圧Ｖｐｒが送信される。そして、プログラミング制御電圧Ｖｃの値は、プリチャージ電圧Ｖｐｒ（曲線２０７）の値と等しくなる。それから、期間Ｔ２中、ポンプ電圧Ｖｐｕは、例えば５Ｖ（曲線２０５）にバイアスされ、プログラミング制御電圧Ｖｃは、例えば、９．５Ｖ（曲線２０７）に昇圧されて、プリチャージ電圧Ｖｐｒとポンプ電圧Ｖｐｕの合計にほぼ等しくなる。その後、メモリセル１２０は、データプログラミング操作を実行することができる。

本発明の別の実施形態において、制御エンドポイントＣＬの放電時については、曲線２０３、２０５、２１１および２１７を参照されたい。本実施形態において、プリチャージイネーブル信号ＰＲＥＮおよびポンプ電圧Ｖｐｕは、上述した実施形態の曲線２０３および２０５と同じ動きを示す。また、期間Ｔ１中、トランジスタＭ１は、例えば５Ｖ（曲線２１１）のプリチャージ電圧Ｖｐｒを受信し、プログラミング制御電圧Ｖｃの値は、プリチャージ電圧Ｖｐｒ（曲線２１７）の値と等しくなる。期間Ｔ２中、プリチャージ電圧Ｖｐｒは、例えば０Ｖ（曲線２１１）に引き下げられ、プログラミング制御電圧Ｖｃは、０Ｖ（曲線２１７）まで放電される。その後、メモリセル１２０は、データ消去操作を実行することができる。

注意すべきこととして、プリチャージイネーブル信号ＰＲＥＮのレベルは、期間Ｔ２に入る前に、プリチャージ電圧Ｖｐｒの値（例えば、７．５Ｖから５Ｖ）に引き下げられる（曲線２０３）。この時、トランジスタＭ１が遮断されて、ダイオードとみなされ、ダイオードがプリチャージ電圧Ｖｐｒとプログラミング制御電圧Ｖｃの間で逆バイアス（reverse biased）される。そのため、プログラミング制御電圧Ｖｃが期間Ｔ２中に昇圧された時、プリチャージ電圧Ｖｐｒは、プログラミング制御電圧Ｖｃの昇圧に影響しない。

図２Ｃは、本発明の実施形態に係るプリチャージ電圧送信機１１１の別の実装（implementation）を示したものである。図２Ｃを参照すると、上述した実施形態と異なり、本実施形態は、プリチャージ電圧送信機１１１のプリチャージプログラミングスイッチ１１３が、さらに、トランジスタＭ１と、トランジスタＭ２とを含む。トランジスタＭ１およびＭ２は、それぞれ、第１端と、第２端と、制御端とを含む。トランジスタＭ２は、トランジスタＭ１に直列に結合され、トランジスタＭ１が対応するメモリセル１２０の制御エンドポイントＣＬに結合されている経路に結合される。さらに詳しく説明すると、トランジスタＭ２の第１端は、対応するメモリセル１２０の制御エンドポイントＣＬに結合され、トランジスタＭ２の第２端は、トランジスタＭ１の第１端に結合され、トランジスタＭ２の制御端は、制御信号ＣＴＬＳを受信する。そのため、トランジスタＭ１とトランジスタＭ２の間のシリアル接続を介して、プログラミング制御電圧Ｖｃとプリチャージ電圧Ｖｐｒ間の電圧差がトランジスタＭ１とトランジスタＭ２によって共有される。

図３Ａを参照すると、図３Ａは、本発明の実施形態に係るプリチャージ電圧送信機１１１の実装の別の概略図である。本実施形態において、プリチャージ電圧送信機１１１は、プリチャージプログラミングスイッチ１１５と、プリチャージプログラミングスイッチ１１７とを含む。プリチャージプログラミングスイッチ１１５は、第１プリチャージ電圧Ｖｐｒ１と対応するメモリセル１２０の制御エンドポイントＣＬの間に結合され、プリチャージプログラミングスイッチ１１７は、第２プリチャージ電圧Ｖｐｒ２と対応するメモリセル１２０の制御エンドポイントＣＬの間に結合される。プリチャージプログラミングスイッチ１１５および１１７は、それぞれ、トランジスタＭ１と、トランジスタＭ２とを含む。トランジスタＭ１は、第１プリチャージ電圧Ｖｐｒ１と対応するメモリセル１２０の制御エンドポイントＣＬの間に結合され、トランジスタＭ２は、第２プリチャージ電圧Ｖｐｒ２と対応するメモリセル１２０の制御エンドポイントＣＬの間に結合される。第１または第２プリチャージ電圧Ｖｐｒ１またはＶｐｒ２は、第１プリチャージイネーブル電圧ＰＲＥＮ１または第２プリチャージイネーブル電圧ＰＲＥＮ２に基づいて、対応するメモリセル１２０に送信される。

注意すべきこととして、本実施形態において、プリチャージプログラミングスイッチ１１５またはプリチャージプログラミングスイッチ１１７は、異なる電圧要求に対応するため、それぞれ異なるプリチャージ電圧、すなわち、第１または第２プリチャージ電圧Ｖｐｒ１またはＶｐｒ２を送信する。例えば、データプログラミング操作を実行する時、プリチャージプログラミングスイッチ１１７を介して、例えば５Ｖの第２プリチャージ電圧Ｖｐｒ２を印加し、プログラミングを行う。一方、異なる操作（例えば、読み出し操作）を実行する時、プリチャージプログラミングスイッチ１１５を介して、例えば０Ｖの第１プリチャージ電圧Ｖｐｒ１を印加する。そのため、異なるスイッチを介して、対応するメモリセル１２０の制御エンドポイントＣＬに異なる電圧が送信される。

図３Ｂを参照すると、図３Ｂは、本発明の実施形態に係るプリチャージプログラミングスイッチ１１５および１１７を含むプリチャージ電圧送信機１１１の実装の別の概略図である。本実施形態のプリチャージプログラミングスイッチ１１５および１１７は、２つのトランジスタのシリアル接続で実装されてもよい。プリチャージプログラミングスイッチ１１５は、第１プリチャージ電圧Ｖｐｒ１と対応するメモリセル１２０の制御エンドポイントＣＬの間に直列に結合されたトランジスタＭ１と、トランジスタＭ３とを含む。同様に、プリチャージプログラミングスイッチ１１７は、第２プリチャージ電圧Ｖｐｒ２と対応するメモリセル１２０の制御エンドポイントＣＬの間に直列に結合されたトランジスタＭ２と、トランジスタＭ４とを含む。あるいは、本実施形態において、第１プリチャージイネーブル電圧ＰＲＥＮ１をトランジスタＭ１の制御端に印加し、第１制御信号ＣＴＬＳ１をトランジスタＭ３の制御端に印加することによって、第１プリチャージ電圧Ｖｐｒ１を対応するメモリセル１２０の制御エンドポイントＣＬに送信するか、あるいは、第２プリチャージイネーブル電圧ＰＲＥＮ２をトランジスタＭ２の制御端に印加し、第２制御信号ＣＴＬＳ２をトランジスタＭ４の制御端に印加することによって、第２プリチャージ電圧Ｖｐｒ２を対応するメモリセル１２０の制御エンドポイントＣＬに送信してもよい。

注意すべきこととして、本実施形態において、プリチャージプログラミングスイッチ１１５のトランジスタＭ１およびＭ３は、Ｎ型トランジスタであってもよい。比較して、プリチャージプログラミングスイッチ１１７のトランジスタＭ２およびＭ４は、Ｐ型トランジスタであってもよい。Ｐ型トランジスタは、例えば５Ｖの高電圧を送信するために用いられ、Ｎ型トランジスタは、例えば０Ｖの低電圧を送信するために用いられる。そのため、本実施形態のプリチャージ電圧送信機１１１は、広範囲の電圧を送信するフラッシュメモリの操作に適する。

図４は、本発明の実施形態に係るフラッシュメモリ装置４００の別の概略図である。図４を参照すると、フラッシュメモリ装置４００は、複数のメモリセル４２０と、複数のプログラミング制御電圧生成器（programming control voltage generators）４１０とを含む。ソースラインＳＬとビットラインＢＬの間に結合された各メモリセル４２０は、シングルポリ・フローティングゲート型トランジスタＭＦ(記憶トランジスタ)と、選択トランジスタ（selecting transistor）ＭＳと、操作トランジスタ（operation transistor）ＭＯと、ゲートキャパシタ(gate capacitor) Ｃｆとを含む。シングルポリ・フローティングゲート型トランジスタＭＦ、選択トランジスタＭＳおよび操作トランジスタＭＯは、それぞれ第１端と、第２端と、制御端とを有する。シングルポリ・フローティングゲート型トランジスタＭＦの第１端は、ソースラインＳＬに結合される。シングルポリ・フローティングゲート型トランジスタＭＦの第２端は、ビットラインＢＬに結合され、シングルポリ・フローティングゲート型トランジスタＭＦの制御端は、プログラミング制御電圧Ｖｃを受信して操作を行う。選択トランジスタＭＳは、ソースラインＳＬがシングルポリ・フローティングゲート型トランジスタＭＦに結合されている経路に結合される。さらに詳しく説明すると、選択トランジスタＭＳの第１端は、ソースラインＳＬに結合され、選択トランジスタＭＳの第２端は、シングルポリ・フローティングゲート型トランジスタＭＦの第１端に結合され、選択トランジスタＭＳの制御端は、選択信号ＳＧを受信する。操作トランジスタＭＯは、ビットラインＢＬがシングルポリ・フローティングゲート型トランジスタＭＦに結合されている経路に結合される。さらに詳しく説明すると、操作トランジスタＭＯの第１端は、シングルポリ・フローティングゲート型トランジスタＭＦの第２端に結合され、操作トランジスタＭＯの第２端は、ビットラインＢＬに結合され、操作トランジスタＭＯの制御端は、ワードラインイネーブル信号ＷＬを受信する。また、ゲートキャパシタＣｆは、プログラミング制御電圧Ｖｃとシングルポリ・フローティングゲート型トランジスタＭＦの制御端の間に結合される。

図５Ａは、本発明の実施形態に係るフラッシュメモリ装置５００の別の部分概略図である。図５Ａを参照すると、データプログラミング操作に加え、フラッシュメモリ装置５００は、データ消去操作を行うための電圧発生回路も必要とする。そのため、本実施形態のフラッシュメモリ装置５００は、消去エンドポイントＥＬが消去制御電圧生成器（erasing control voltage generator）５３０に結合され、消去プリチャージイネーブル信号ＰＲＥＮＥに基づいて、メモリセル５２０の消去エンドポイントＥＬに消去プリチャージ電圧Ｖｐｒｅが送信される。それから、消去ポンピングキャパシタ(erasing pumping capacitor)Ｃｐｅに印加された消去ポンプ電圧Ｖｐｕｅに基づいて、消去制御電圧Ｖｃｅを生成し、消去を行う。メモリセル５２０は、スタックゲート・フローティングゲート型トランジスタ、シングルポリ・フローティングゲート型トランジスタ、誘電記憶トランジスタ等のトランジスタＭＦを含む。

図５Ｂは、本発明の実施形態に係る消去プリチャージ電圧送信機５３１の概略図である。図５Ｂを参照すると、消去プリチャージ電圧送信機５３１は、消去プリチャージスイッチ５３３を含む。本実施形態において、消去プリチャージスイッチ５３３は、消去プリチャージ電圧Ｖｐｒｅと対応するメモリセル５２０の消去エンドポイントＥＬの間に結合されたトランジスタＭ１であり、消去プリチャージイネーブル信号ＰＲＥＮＥに基づいて、トランジスタＭ１がオンになる。

図５Ｃは、本発明の実施形態に係る消去プリチャージスイッチ５３３を含む消去プリチャージ電圧送信機５３１の実装の別の概略図である。図５Ｃを参照すると、消去プリチャージスイッチ５３３は、また、消去プリチャージ電圧Ｖｐｒｅと対応するメモリセル５２０の消去エンドポイントＥＬの間に直列に結合された２つのトランジスタＭ１およびＭ２であってもよく、消去プリチャージイネーブル信号ＰＲＥＮＥおよび制御信号ＣＴＬＳに基づいて、それぞれトランジスタＭ１およびトランジスタＭ２が有効になる（enabled）。

図５Ｄは、本発明の実施形態に係る消去プリチャージ電圧送信機５３１の実装の別の概略図である。図５Ｄを参照すると、消去プリチャージ電圧送信機５３１は、消去プリチャージスイッチ５３５および５３７を含む。消去プリチャージスイッチ５３５および５３７は、第１消去プリチャージ電圧Ｖｐｒｅ１と対応するメモリセル５２０の消去エンドポイントＥＬの間、および第２消去プリチャージ電圧Ｖｐｒｅ２と対応するメモリセル５２０の消去エンドポイントＥＬの間にそれぞれ結合されたトランジスタＭ１およびＭ２であってもよい。第１消去プリチャージイネーブル信号ＰＲＥＮＥ１をトランジスタＭ１に印加する、あるいは、第２消去プリチャージイネーブル信号ＰＲＥＮＥ２をトランジスタＭ２に印加することによって、消去プリチャージスイッチ５３５および５３７を操作する。

図５Ｅは、本発明の実施形態に係る消去プリチャージスイッチ５３５および５３７を含む消去プリチャージ電圧送信機５３１の別の概略図である。図５Ｅを参照すると、消去プリチャージスイッチ５３５および５３７は、それぞれ、２つの直列に結合されたトランジスタを介して実装されてもよい。消去プリチャージスイッチ５３５は、第１消去プリチャージ電圧Ｖｐｒｅ１と対応するメモリセル５２０の消去エンドポイントＥＬの間に直列に結合されたトランジスタＭ１およびＭ３を含み、消去プリチャージスイッチ５３７は、第２消去プリチャージ電圧Ｖｐｒｅ２と対応するメモリセル５２０の消去エンドポイントＥＬの間に直列に結合されたトランジスタＭ２およびＭ４を含む。あるいは、トランジスタＭ１およびＭ３は、第１消去プリチャージイネーブル信号ＰＲＥＮＥ１および第１消去制御信号ＣＴＬＳ１に基づいてオンになり、トランジスタＭ２およびＭ４は、第２消去プリチャージイネーブル信号ＰＲＥＮＥ２および第２消去制御信号ＣＴＬＳ２に基づいてオンになる。上記のプロセスにより、それぞれ、消去プリチャージスイッチ５３５および消去プリチャージスイッチ５３７を操作する。

図６は、本発明の実施形態に係るフラッシュメモリ装置６００の別の概略図である。図６を参照すると、本実施形態は、図４の実施形態とほぼ同じであるため、同じまたは類似する構成要素には、図６においても同じ参照番号を使用している。図４のフラッシュメモリ装置４００と比較して、フラッシュメモリ装置６００は、さらに、複数のメモリセル６２０と、複数の消去制御電圧生成器６３０とを含む。さらに詳しく説明すると、ソースラインＳＬとビットラインＢＬの間に結合された各メモリセル６２０は、シングルポリ・フローティングゲート型トランジスタＭＦと、選択トランジスタＭＳと、操作トランジスタＭＯと、ゲートキャパシタＣｆと、消去ゲートキャパシタ（erase gate capacitor）Ｃｆｅとを含む。

また、一般的に、消去されている間、メモリセルのブロックを同時に操作することができる。そのため、１つの消去プリチャージ電圧送信機が複数のメモリセルを統合する設計によって、消去プリチャージ電圧送信機の数を減らすことができる。

以上のように、本発明は、フラッシュメモリ装置を提供する。フラッシュメモリ装置の昇圧操作に基づいて、装置の外部から印加された電圧を低くすることによって、装置の外部が電圧を供給している時の電力消費量を減らすことができる。さらに、多入力電圧(multiple input voltages)の設計により入力電圧の範囲が拡大されるため、フラッシュメモリ装置は、異なる電圧の下での操作に適する。

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。

本発明は、広範囲な操作電圧および低電力消費量のために設計されたフラッシュメモリ装置に関する。

１００、４００、５００、６００フラッシュメモリ装置
１１０、４１０、５１０プログラミング制御電圧生成器
１１１プリチャージ電圧送信機
１２０、４２０、５２０、６２０メモリセル
１１３、１１５、１１７プリチャージプログラミングスイッチ
２０１、２０３、２０５、２０７、２１１、２１７曲線
５３０消去制御電圧生成器
５３１消去プリチャージ電圧送信機
５３３、５３５、５３７消去プリチャージスイッチ
ＣＬ制御エンドポイント
ＥＬ消去エンドポイント
Ｃｐ、Ｃｆ、Ｃｐｅ、Ｃｆｅキャパシタ
ＰＲＥＮ、ＰＲＥＮ１、ＰＲＥＮ２、ＰＲＥＮＥ、ＰＲＥＮＥ１、ＰＲＥＮＥ２可能信号
Ｖｐｕ、Ｖｃ、Ｖｃｅ、Ｖｐｒ、Ｖｐｒ１、Ｖｐｒ２、Ｖｐｒｅ、Ｖｐｕｅ、Ｖｐｒｅ１、Ｖｐｒｅ２電圧
Ｍ１、Ｍ２、Ｍ３、Ｍ４、ＭＦ、ＭＳ、ＭＯトランジスタ
Ｔ１、Ｔ２期間
ＣＴＬＳ、ＣＴＬＳ１、ＣＴＬＳ２制御信号
ＷＬワードライン
ＢＬビットライン
ＳＬソースライン

Claims

制御エンドポイントを介してプログラミング制御電圧を受信し、前記プログラミング制御電圧に基づいてデータプログラミング操作を実行する複数のメモリセルと、
前記メモリセルにそれぞれ結合された複数のプログラミング制御電圧生成器と
を含み、前記プログラミング制御電圧生成器が、
前記各メモリセルの前記制御エンドポイントに結合され、第１期間中にプリチャージイネーブル信号に基づいて前記対応するメモリセルの前記制御エンドポイントにプリチャージ電圧を提供するプリチャージ電圧送信機と、
前記各メモリセルの前記制御エンドポイントとポンプ電圧の間に結合されるポンピングキャパシタであって、前記ポンプ電圧が第２期間中に前記ポンピングキャパシタに印加され、前記対応するメモリセルの前記制御エンドポイントで前記プログラミング制御電圧を生成するポンピングキャパシタと
を含むフラッシュメモリ装置。
前記プリチャージ電圧送信機が、
前記プリチャージ電圧と前記対応するメモリセルの前記制御エンドポイントの間に結合され、オンになると前記プリチャージイネーブル信号に基づいて前記制御エンドポイントに前記プリチャージ電圧を送信するプリチャージプログラミングスイッチを含む請求項１記載のフラッシュメモリ装置。
前記プリチャージプログラミングスイッチが、
それぞれ前記対応するメモリセルの前記制御エンドポイントに結合された第１端と、前記プリチャージ電圧に結合された第２端と、前記プリチャージイネーブル信号を受信する制御端とを有する第１トランジスタを含む請求項２記載のフラッシュメモリ装置。
前記プリチャージプログラミングスイッチが、さらに、
前記第１トランジスタが前記対応するメモリセルの前記制御エンドポイントに結合されている経路に結合され、前記対応するメモリセルの前記制御エンドポイントに結合された第１端と、前記第１トランジスタの前記第１端に結合された第２端と、制御信号を受信する制御端とを有する第２トランジスタを含む請求項３記載のフラッシュメモリ装置。
前記プリチャージ電圧送信機が、
第１プリチャージ電圧と前記対応するメモリセルの前記制御エンドポイントの間に結合された第１プリチャージプログラミングスイッチと、
第２プリチャージ電圧と前記対応するメモリセルの前記制御エンドポイントの間に結合された第２プリチャージプログラミングスイッチと
を含み、
前記第１プリチャージプログラミングスイッチおよび第２プリチャージプログラミングスイッチが、それぞれ第１プリチャージイネーブル信号および第２プリチャージイネーブル信号によって制御され、
前記第１プリチャージプログラミングスイッチが、前記対応するメモリセルの前記制御エンドポイントに前記第１プリチャージ電圧を送信する、または、前記第２プリチャージプログラミングスイッチが、前記対応するメモリセルの前記制御エンドポイントに前記第２プリチャージ電圧を送信する、
請求項１記載のフラッシュメモリ装置。
前記第１プリチャージプログラミングスイッチが、
前記対応するメモリセルの前記制御エンドポイントに結合された第１端と、前記第１プリチャージ電圧に結合された第２端と、前記第１プリチャージイネーブル信号を受信する制御端とを有する第１トランジスタを含み、
前記第２プリチャージプログラミングスイッチが、
前記対応するメモリセルの前記制御エンドポイントに結合された第１端と、前記第２プリチャージ電圧に結合された第２端と、前記第２プリチャージイネーブル信号を受信する制御端とを有する第２トランジスタを含む請求項５記載のフラッシュメモリ装置。
前記第１プリチャージプログラミングスイッチが、さらに、
前記第１トランジスタが前記対応するメモリセルの前記制御エンドポイントに結合されている経路に結合され、前記対応するメモリセルの前記制御エンドポイントに結合された第１端と、前記第１トランジスタの前記第１端に結合された第２端と、第１制御信号を受信する制御端とを有する第３トランジスタを含み、
前記第２プリチャージプログラミングスイッチが、さらに、
前記第２トランジスタが前記対応するメモリセルの前記制御エンドポイントに結合されている経路に結合され、前記対応するメモリセルの前記制御エンドポイントに結合された第１端と、前記第２トランジスタの前記第１端に結合された第２端と、第２制御信号を受信する制御端とを有する第４トランジスタを含む請求項６記載のフラッシュメモリ装置。
前記第２トランジスタおよび前記第４トランジスタが、Ｐ型トランジスタであり、
前記第１トランジスタおよび前記第３トランジスタが、Ｎ型トランジスタである請求項７記載のフラッシュメモリ装置。
前記各メモリセルが、
フローティングゲート型トランジスタである請求項１記載のフラッシュメモリ装置。
前記フローティングゲート型トランジスタが、
シングルポリＣＭＯＳプロセスによって製造される請求項９記載のフラッシュメモリ装置。
前記各メモリセルが、
誘電記憶トランジスタである請求項１記載のフラッシュメモリ装置。
ソースラインおよびビットラインに結合された各メモリセルが、
前記ソースラインに結合された第１端と、前記ビットラインに結合された第２端と、制御端とを有する記憶トランジスタと、
前記ソースラインが前記記憶トランジスタに結合されている経路に結合され、前記ソースラインに結合された第１端と、前記記憶トランジスタの前記第１端に結合された第２端と、選択信号を受信する制御端とを有する選択トランジスタと、
前記ビットラインが前記記憶トランジスタに結合されている経路に結合され、前記記憶トランジスタの前記第２端に結合された第１端と、前記ビットラインに結合された第２端と、ワードラインイネーブル信号を受信する制御端とを有する操作トランジスタと、
前記プログラミング制御電圧と前記記憶トランジスタの前記制御端の間に結合されたゲートキャパシタと
を含む請求項１記載のフラッシュメモリ装置。
前記記憶トランジスタが、
フローティングゲート型トランジスタである請求項１２記載のフラッシュメモリ装置。
前記メモリセルにそれぞれ結合された複数の消去制御電圧生成器をさらに含み、
前記消去制御電圧生成器が、
前記各メモリセルの消去エンドポイントに結合され、第３期間中に消去プリチャージイネーブル信号に基づいて前記対応するメモリセルの前記消去エンドポイントに消去プリチャージ電圧を送信する消去プリチャージ電圧送信機と、
前記各メモリセルの前記消去エンドポイントと消去ポンプ電圧の間に結合される消去ポンピングキャパシタであって、前記消去ポンプ電圧が第４期間中に前記消去ポンピングキャパシタに印加され、消去制御電圧を生成して消去を行う消去ポンピングキャパシタと
を含む請求項１記載のフラッシュメモリ装置。
前記消去プリチャージ電圧送信機が、
前記消去プリチャージ電圧と前記対応するメモリセルの前記消去エンドポイントの間に結合され、前記消去プリチャージイネーブル信号に基づいてオンになり、前記消去プリチャージ電圧を前記消去エンドポイントに送信する消去プリチャージスイッチを含む請求項１４記載のフラッシュメモリ装置。
前記消去プリチャージスイッチが、
前記対応するメモリセルの前記消去エンドポイントに結合された第１端と、前記消去プリチャージ電圧に結合された第２端と、前記消去プリチャージイネーブル信号を受信する制御端とを有する第１トランジスタを含む請求項１５記載のフラッシュメモリ装置。
前記消去プリチャージスイッチが、さらに、
前記第１トランジスタが前記対応するメモリセルの前記消去エンドポイントに結合されている経路に結合され、前記対応するメモリセルの前記消去エンドポイントに結合された第１端と、前記第１トランジスタの前記第１端に結合された第２端と、制御信号を受信する制御端とを有する第２トランジスタを含む請求項１６記載のフラッシュメモリ装置。
前記消去プリチャージ電圧送信機が、
第１消去プリチャージ電圧と前記対応するメモリセルの前記消去エンドポイントの間に結合された第１消去プリチャージスイッチと、
第２消去プリチャージ電圧と前記対応するメモリセルの前記消去エンドポイントの間に結合された第２消去プリチャージプスイッチと
を含み、
前記第１消去プリチャージスイッチおよび第２消去プリチャージスイッチが、それぞれ第１消去プリチャージイネーブル信号および第２消去プリチャージイネーブル信号によって制御され、
前記対応するメモリセルの前記消去エンドポイントに前記第１消去プリチャージ電圧または前記第２消去プリチャージ電圧を送信する請求項１記載のフラッシュメモリ装置請求項１４記載のフラッシュメモリ装置。
前記第１消去プリチャージスイッチが、
前記対応するメモリセルの前記消去エンドポイントに結合された第１端と、前記第１消去プリチャージ電圧に結合された第２端と、前記第１消去プリチャージイネーブル信号を受信する制御端とを有する第１トランジスタを含み、
前記第２消去プリチャージスイッチが、
前記対応するメモリセルの前記消去エンドポイントに結合された第１端と、前記第２消去プリチャージ電圧に結合された第２端と、前記第２消去プリチャージイネーブル信号を受信する制御端とを有する第２トランジスタを含む請求項１８記載のフラッシュメモリ装置。
前記第１消去プリチャージスイッチが、さらに、
前記第１トランジスタが前記対応するメモリセルの前記消去エンドポイントに結合されている経路に結合され、前記対応するメモリセルの前記消去エンドポイントに結合された第１端と、前記第１トランジスタの前記第１端に結合された第２端と、第１消去制御信号を受信する制御端とを有する第３トランジスタを含み、
前記第２消去プリチャージプスイッチが、さらに、
前記第２トランジスタが前記対応するメモリセルの前記消去エンドポイントに結合されている経路に結合され、前記対応するメモリセルの前記消去エンドポイントに結合された第１端と、前記第２トランジスタの前記第１端に結合された第２端と、第２消去制御信号を受信する制御端とを有する第４トランジスタを含む請求項１９記載のフラッシュメモリ装置。
前記第２トランジスタおよび前記第４トランジスタが、Ｐ型トランジスタであり、
前記第１トランジスタおよび前記第３トランジスタが、Ｎ型トランジスタである請求項２０記載のフラッシュメモリ装置。