CN103904082B - 非易失性存储器结构及其制造工艺 - Google Patents

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Abstract

本发明公开了一种非易失性存储器及其制造工艺，包括：一半导体基底，其上具有的一第一有源区、一第二有源区及一第三有源区是成列排列，该第一、第二及第三有源区由一隔离区相互隔开，该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区，以及位于该第二有源区及该第三有源区之间的第二中介隔离区；一选择栅晶体管形成于该第一有源区上；一浮栅晶体管形成于该第二有源区上，该浮栅晶体管是与该选择栅晶体管串接，该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的第二有源区并部分重叠该第一及第二中介隔离区。

Description

非易失性存储器结构及其制造工艺
技术领域
本发明涉及一种非易失性存储器，特别是有关一种能改善数据保存特性的非易失性存储结构。
背景技术
非易失性存储器(nonvolatile memory,NVM)为一种在无供电时也可保留储存数据的存储器件，例如，磁器件(magnetic devices)、光盘(optical discs)、快闪存储器(flash memory)及其他半导体类的存储器。依据编程次数的限制，非易失性存储器可区分为多次编程(multiple time programmable,MTP)存储器及一次性编程(one-timeprogrammable,OTP)存储器，多次编程存储器即可多次读取及写入数据，例如电子抹除式可复写只读存储器(EEPROM)及快闪存储器设有可支持不同操作功能的对应电路，如编程(programming)、抹除(erasing)与读取(reading)等功能，一次性编程存储器则不须抹除功能的电路，仅需编程及读取的电路即可维持良好运作，因此，相较于多次编程存储器，一次性编程存储器电路的制造工艺较简化，成本较低。
多次编程存储器及一次性编程存储器具有相同的层叠结构，依其结构而言，现有浮栅结构的非易失性存储器(floating gate NVM)可区分为双层多晶硅的非易失性存储器(double-poly non-volatile memory)及单层多晶硅的非易失性存储器(single-polynon-volatile memory)。双层多晶硅的非易失性存储器通常包括一浮栅，是用以储存电荷，一隔离层(例如氧化硅/氮化硅/氧化硅的复合ONO层)，以及一控制栅，以控制数据的存取。存储单元的操作是依据电容的原理，就是说，产生的电荷是储存于浮栅，进而改变存储器单元的临界电压，以决定"0"及"1"的数据状态。单层多晶硅的非易失性存储器则因与一般互补金氧半导体制造工艺(CMOS process)兼容，而常被应用于嵌入安装式(embedded)存储器，例如混合电路及微控制器(如系统集成芯片，SOD)中的嵌入安装式非易失性存储器。
进一步来说，当存储单元的尺寸及隧穿氧化层厚度持续减缩，浮栅发生数据流失与电流泄漏的情况将日益严重，因此，有必要改良非易失性存储器的数据保存特性。
发明内容
本发明的目的是涉及一改良的非易失性存储器结构，是能改善数据保存特性，且兼容于标准化CMOS制造工艺。
本发明的另一目的是涉及一改良的非易失性存储器结构，是具有一超薄栅介电层，而可特别应用于次微米加工技术。
为实现前述目的，本发明一实施例是涉及一种非易失性存储器结构，包括：一第一导电型的半导体基底，其上具有一第一有源区、一第二有源区及一第三有源区，沿着一第一方向成列排列。该第一、第二及第三有源区是由一隔离区相互隔开，该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区以及位于该第二有源区及该第三有源区之间的第二中介隔离区。一选择栅晶体管，位于该第一有源区上，其中该选择栅晶体管具有一选择栅，沿着一第二方向延伸。一浮栅晶体管，位于该第二有源区上，其中，该浮栅晶体管与该选择栅晶体管串接在一起，且该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的该第二有源区并部分重叠该第一及第二中介隔离区。
该选择栅晶体管还包括一第二导电型的源极区与漏极区，该源极区是位于一第三导电型的离子阱中，且该源极区与漏极区是相互分隔，一沟道区是位于该源极区与漏极区之间，该选择栅是位于该沟道区上方，以及一栅极介电层，位于该选择栅与该沟道区之间。
本发明的另一实施例涉及一种非易失性存储器结构，其包括一第一导电型的半导体基底，其上具有一第一有源区、一第二有源区、一第三有源区、一第四有源区及一第五有源区，其中该第一有源区、该第二有源区及该第三有源区是沿着一第一方向成列排列，且该第二有源区、该第四有源区及该第五有源区是沿着一第二方向成行排列，其中该第一、第二及第三有源区是由一隔离区相互隔开，且该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区、位于该第二有源区及该第三有源区之间的第二中介隔离区、位于该第二有源区及该第四有源区之间的第三中介隔离区以及位于该第四有源区及该第五有源区之间的第四中介隔离区。
一选择栅晶体管，位于该第一有源区上，该选择栅晶体管具有一选择栅，是沿着该第二方向延伸。一浮栅晶体管，位于该第二有源区上，该浮栅晶体管串接该选择栅晶体管，该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的该第二有源区、该第四有源区及该第三中介隔离区，并部分重叠该第一、第二及第四中介隔离区。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选具体实施方式，并配合附图，作详细说明如下。
附图说明
图1A为本发明一实施例的单层多晶硅浮栅晶体管的平面示意图。
图1B为图1A沿着Ⅰ-Ⅰ’切线的切面示意图。
图2A为本发明一实施例的单层多晶硅非易失性存储单元的平面示意图。
图2B为图2A沿着Ⅰ-Ⅰ’切线的切面示意图。
图2C为图2A沿着Ⅱ-Ⅱ’切线的切面示意图。
图3A及图3B为图2A及图2B的存储单元的编程、读取与抹除功能的等效电路示意图。
图4为本发明另一实施例的单层多晶硅非易失性存储单元的切面示意图。
图5A及图5B为图4的存储单元的编程、读取与抹除功能的等效电路示意图。
图6A、图6B及图6C为本发明另一实施例的双层多晶硅非易失性存储单元的编程、读取与抹除功能的等效电路示意图。
图7A为本发明另一实施例的多次编程存储单元的等效电路示意图。
图7B为本发明一实施例的多次编程存储单元的布图结构示意图。
图7C为图7B沿着Ⅰ-Ⅰ’切线的切面示意图。
图7D为图7B沿着Ⅱ-Ⅱ’切线的切面示意图。
图8A及图8B为本发明其他实施例的示意图。
图9A为图8B的实施例的布图结构示意图。
图9B及图9C分别为图9A沿着Ⅰ-Ⅰ’及Ⅱ-Ⅱ’切线的切面示意图。
图10至图13为形成本发明的存储单元的方法示意图。
其中，附图标记说明如下：
1 非易失性存储单元
1a 非易失性存储单元
1b 双层多晶硅非易失性存储单元
1c 双层多晶硅非易失性存储单元
10 有源区
10a 第一有源区
10b 第二有源区
10c 第三有源区
10d 第四有源区
10e 第五有源区
10f 第六有源区
10g 第七有源区
100 半导体基底
101 深N型区
102 第一掺杂区
104 N型区
106 第二掺杂区
106a 重叠区
108 第三掺杂区
108a 重叠区
109 第三N型区
11 隔离区
110 第四N型区
112 第一中介隔离区
114 第二中介隔离区
116 P型区
118 P型区
12 隔离区
14 隔离区
2 多次编程存储单元
20 选择栅晶体管
20a PMOS选择栅晶体管
202 N+源极区
202a 轻掺杂漏极区
204 N+漏极区
204a 轻掺杂漏极区
206 N+漏极区
206a 轻掺杂漏极区
207 N+源极区
207a 轻掺杂漏极区
208 N+漏极区
208a 轻掺杂漏极区
210 沟道区
212 P+源极区
212a 轻掺杂漏极区
214 P+漏极区
214a 轻掺杂漏极区
216 P+漏极区
220 选择栅
230 栅极介电层
242 间隙壁
244 衬垫层
3 多次编程存储单元
30 浮栅晶体管
30a 浮栅晶体管
310 浮栅沟道长度
320 浮栅、栅极材料层
320a 侧缘
320b 侧缘
320c 侧缘
320d 侧缘
330 栅极介电层
342 衬垫层
344 间隙壁
400 双层多晶硅结构
420 控制栅
609 N+漏极区
610 耦合栅、抹除栅
610a 耦合栅
610b 抹除栅
616 第三中介隔离区
618 第四中介隔离区
709 N+漏极区
710 沟道区
716 第五中介隔离区
720 晶体管
730 栅极介电层
740 栅极
742 间隙壁
744 衬垫层
BL 位线
CL 控制接线
DNW 深N型区
FG 浮栅
NWN 阱
PW P阱
SG 选择栅
SL 源极线
WL 字符线
W1 宽度
W2 宽度
X 第一方向
Y 第二方向
具体实施方式
为使本技术领域的技术人员能更进一步了解本发明，下文特详细说明本发明的构成内容及希望实现的效果。下文已介绍足够的细节使该领域的技术人员能够具以实施。此外，一些本领域已公知的对象结构及操作流程将不再重复描述。当然，本发明中也可实行其他的实施例，或是在不违反文中所述实施例的前提下作出任何结构性、逻辑性及电性上的改变。
同样地，如下所述的优选具体实施方式与附图仅供参考与说明用，并非用来对本发明加以限制，且为清楚呈现本发明，部分对象尺寸已被放大。另外，各实施例中相同或相似的对象将以相同标号标记，以便更容易了解本发明。
图1A及图1B所示为本发明一实施例的非易失性存储器的单层多晶硅储存点。请参照图1A及图1B所示，一浮栅晶体管30是直接形成在一有源(OD)区10上，有源区10被该隔离区12、14包围。浮栅晶体管30包括一浮栅(FG)320重叠覆盖住与该有源区10，且一浮栅介电层330是位于浮栅320与有源区10之间。浮栅320可以是单一层的多晶硅或是掺杂多晶硅。例如，浮栅320可以呈一矩形且具有四个侧缘320a、320b、320c及320d，其中浮栅的形状仅为参考与说明用，并非用来对本发明加以限制。一间隙壁344及一衬垫层342可环设于四个侧缘320a、320b、320c及320d，本实施例中，浮栅320是完全重叠覆盖住下方的有源区10，且浮栅320的四个侧缘320a、320b、320c及320d都需要落在隔离区12、14上。
本实施例中，浮栅320是侧向延伸至该隔离区12、14上方处，使浮栅320的两相对侧缘320a及320b分别位于隔离区12、14上方，其中，浮栅320分别与隔离区12、14重叠的宽度W1、W2可依实际需求调整，本实施例的宽度W1、W2是大于零且介于0.005微米至100微米之间。此外，宽度W1可以等于或不等于宽度W2。
一第二掺杂区106(本实施例中为一N型区)在有源区10内与浮栅320部分重叠，其中第二掺杂区106与浮栅320的重叠区是为106a，一第三掺杂108(本实施例中为一N型区)是位于一半导体基底100上以包围隔离区14，其中第三掺杂区108与浮栅320的重叠区是为108a。第二掺杂区106及第三掺杂区108可形成于一第一掺杂区102内(本实施例中为一P型区)，本实施例中，重叠区106a及108a之间可进一步定义一浮栅沟道长度310。
图10至图13所示为形成本发明的非易失性存储单元的方法。请参照图10，一有源区10是形成于一半导体基底100，有源区10是被至少一第一隔离区12及第二隔离区14包围。如图11所示，一第一掺杂区102是形成于半导体基底100上，一第二掺杂区106接着形成于第一掺杂区102，第二掺杂区106部分重叠有源区10，第二掺杂区106包围第一隔离区12。一第三掺杂区108形成于第一掺杂区102内，第三掺杂区108部分重叠有源区10，第三掺杂区108包围第二隔离区14。如图12所示，一栅极介电层330是沉降于有源区10上，栅极介电层330的厚度小于70纳米但并不以此限，借此，非易失性存储器可特别应用于先进次微米加工技术领域上，并与其他COMS制造工艺同时制作，不需额外工法。一栅极材料层320则是沉降于栅极介电层330之上。如图13所示，栅极材料层320是经由蚀刻而形成一栅极图案，其中该栅极图案(gate pattern)具有位于第一隔离区12的一第一端部(edge)，以及位于第二隔离区14且相对第一端部的一第二端部，换句话说，该栅极图案具有数个端部，是位于隔离区上且与有源区间隔。另外，栅极材料层320包括多晶硅。
本实施例中，半导体基底100及第一掺杂区102都为P型，第二掺杂区106及第三掺杂区108则都为N型。在本发明另一实施例中，该方法可进一步包括形成位于第一掺杂区102下的一深掺杂区(如深N阱；deep N well)。在此情况下，半导体基底100为N型，而第一掺杂区102为N型，第二掺杂区106及第三掺杂区108则都为P型。
图2A至图2C所示为本发明一实施例的单层多晶硅非易失性存储单元。请参照图2A，非易失性存储单元1包括三个相互分隔的有源区，是沿着一第一方向成列排列(本实施例为X轴)。该三个相互分隔的有源区是为第一有源区10a、第二有源区10b及第三有源区10c，一隔离区11是埋设于一半导体基底100(如P型掺杂硅基底)的一主要表面，隔离区11定义该三个相互分隔的有源区10a、10b及10c，第二有源区10b是位于第一有源区10a及第三有源区10c之间。
本实施例中，隔离区11可以为一隔离凹槽(shallow trench isolation;STI)区，但并不以此为限。在本实施例中，隔离区11可以与PMOS或NMOS晶体管等逻辑回路元件同时制造，然而，在一些情况下，隔离区11也可与逻辑回路元件分别制造。
如图2A及图2B所示，本实施例的隔离区11包括一第一中介隔离区112及一第二中介隔离区114，第一中介隔离区112是位于第一有源区10a与第二有源区10b之间，第二中介隔离区114则是位于第二有源区10b与第三有源区10c之间。
一选择栅晶体管20可直接形成于该第一有源区10a上，本实施例中，选择栅晶体管20为一NMOS，选择栅晶体管20具有一N+源极区202(耦合于一源极线SL)，位于第一掺杂区102(本实施例中为一P型区，如一P阱PW)内；一N+漏极区204，与N+源极区202分隔设置；一沟道区210，邻近半导体基底100的主要表面且位于N+源极区202及N+漏极区204之间；一选择栅(SG)220，与沟道区210重叠；以及一栅极介电层230，位于选择栅220与沟道区210之间。一对间隙壁242，如氮化硅间隙壁可设置于选择栅220的相对侧壁。一衬垫层244，如二氧化硅衬层，可设置于间隙壁242及选择栅220的侧壁之间。另外，轻掺杂漏极(lightly dopeddrain;LDD)区202a及204a可位于第一掺杂区102且刚好位于间隙壁242下方。如该图2A所示，选择栅220是呈直线状且沿着一第二方向(本实施例的Y轴)延伸。
请再参照图2A及2B所示，一浮栅晶体管30是形成于第二有源区10b上，浮栅晶体管30是通过N+漏极区204与第二掺杂区106耦合于选择栅晶体管20，借此，N+漏极区204是由浮栅晶体管30与选择栅晶体管20共享，进而形成两相串接的晶体管，在本实施例是形成两相串接的NMOS晶体管。浮栅晶体管30包括一浮栅(FG)320是覆盖第二有源区10b，例如，浮栅320可以呈一矩形且具有四个侧缘320a、320b、320c及320d，其中浮栅的形状仅为参考与说明用，并非用来对本发明加以限制，一间隙壁344及一衬垫层342可环设于四个侧缘320a、320b、320c及320d。本实施例中，浮栅320是完全重叠覆盖住其下方的第二有源区10b，并部分覆盖第一及第二中介隔离区112、114。优选地，浮栅320是侧向延伸至该第一及第二中介隔离区112、114，使浮栅320的两相对侧缘320a及320b分别位于第一及第二中介隔离区112、114上方，其中，浮栅320分别与第一及第二中介隔离区112、114重叠的宽度W1、W2可依实际需求调整，本实施例的宽度W1、W2是大于零且介于0.005微米至100微米之间。此外，宽度W1可以等于或不等于宽度W2。
本发明其中一特征在于浮栅320的整个周缘是位于隔离区11正上方，更重要的是浮栅320的两相对侧缘320a及320b分别位于第一及第二中介隔离区112、114上方，借此，利用较厚的隔离层可提高浮栅320的数据保存能力及降低电流泄漏。
如图2B所示，一第二掺杂区106(如N阱；NW)，是形成于半导体基底100上，第二掺杂区106包围第一中介隔离区112。浮栅晶体管30是通过第二掺杂区106耦合于选择栅晶体管20的N+漏极区204，其中第二掺杂区106部分重叠第二有源区10b内的浮栅320及第一有源区10a内的N+漏极区204。第二掺杂区106与浮栅320的重叠区是为106a，同样地，一第三掺杂区108(本实施例中为一N型区)是位于半导体基底100上以包围第二中介隔离区114。浮栅晶体管30是通过第三掺杂区108耦合于第三有源区10c的N+漏极区206，其中，第三掺杂区108部分重叠第二有源区10b内的浮栅320及第三有源区10c内的N+漏极区206。第三掺杂区108与浮栅320的重叠区是为108a。本实施例中，N+漏极区206可电性耦合于一位线(bit line;BL)。本实施例中，重叠区106a及108a之间可进一步定义一浮栅沟道长度310。
如该图2A及图2C图所示，另两相对侧缘320c及320d同样位于隔离区11上方，其中隔离区11是被第二有源区10b所包围。值得注意的是，因浮栅320侧向延伸至第一及第二中介隔离区112、114上方处，是以N+漏极区或轻掺杂漏极区不会形成于浮栅320正下方的第一掺杂区102内。本发明的特点在于避免存储单元的浮栅于X轴方向的两相对侧缘320a及320b与有源区重叠，因而有助于改善数据保存能力。
图3A及图3B所示为该图2A及图2B所示的存储单元的编程(programming;PGM)、读取(reading;READ)与抹除(erasing;ERS)等功能的等效电路。如图3A及图3B所示，在编程时，第一掺杂区102与耦合于N+源极区202的源极线(SL)均接地，施予选择栅(SG)220一选择栅电压，例如介于2至6伏特(V)之间，而耦合于第三有源区10c的N+漏极区206的位线(BL)则施予一位电压，例如介于5至12伏特(V)。在读取时，第一掺杂区102与耦合于N+源极区202的源极线(SL)均接地，施予选择栅220一选择栅电压，例如介于1至6伏特(V)之间，而耦合于第三有源区10c的N+漏极区206的位线则施予一位电压，例如介于1至6伏特(V)。此外，写入该存储单元的数据可经紫外线(UV light)照射而抹除。
图4所示为本发明另一实施例的单层多晶硅非易失性存储单元的切面图。如图4所示，非易失性存储单元1a包括一PMOS选择栅晶体管20a，PMOS选择栅晶体管20a是形成于一第一有源区10a且具有与图2A所示的存储单元大致雷同的结构(存储单元1与存储单元1a具有相同的元件配置)。选择栅晶体管20a在N型区104内具有相互间隔的一P+源极区212以及一P+漏极区214。一深N型区(DNW)101是设置于P型半导体100上，用以隔离P型区116及118。同样地，轻掺杂漏极(LDD)区212a及214a是形成于选择栅220下，进而在N型区104之间定义一沟道210。一浮栅晶体管30a是通过P型区116耦合于P+漏极区214a，其中P型区116是包围中介隔离层112。同样地，浮栅320的两相对侧缘320a及320b是分别位于中介隔离区112及114上方处。本实施例中，重叠区116a及118a之间可进一步定义一浮栅沟道长度310。此外，一浮栅晶体管30a是通过包围第二中介隔离区114的P型区118耦合于P+漏极区216及位线(BL)。
该图5A及图5B所示为该图4的存储单元的编程(programming;PGM)、读取(reading;READ)与抹除(erasing;ERS)功能的等效电路图。如图5A及图5B所示，在编程时，半导体基底(P型基底；P-sub)100、N型区104与耦合于P+源极区212的源极线(SL)均接地，施予选择栅(SG)220一选择栅电压，例如介于-1至-5伏特(V)之间，而耦合于第三有源区10c的P+漏极区216的位线(BL)则施予一位电压，例如介于-3至-9伏特(V)。在读取时，半导体基底(P型基底)100、N型区104与耦合于P+源极区212的源极线(SL)均接地，施予选择栅(SG)220一选择栅电压，例如介于-1至-5伏特(V)之间，而耦合于第三有源区10c的P+漏极区216的位线(BL)则施予一位电压，例如介于-0.3至-3伏特(V)。此外，写入该存储单元的数据可经紫外线(UV light)照射而抹除，而图5B更所示为编程及读取的替代方式。
本实施例另可应用于一双层多晶硅非易失性存储单元，其中一控制栅是层叠于该浮栅上，使一介电层位于该控制栅及该浮栅之间。图6A、图6B及图6C所示为一双层多晶硅存储单元的编程(programming;PGM)、读取(reading;READ)与抹除(erasing;ERS)功能的等效电路图。图6A所示为一NMOS选择栅晶体管20是耦合于一双层多晶硅结构400，双层多晶硅结构400包括层叠于一浮栅320上的一控制栅420。除了一多晶硅层(控制栅)是额外层叠于浮栅320上，双层多晶硅非易失性存储单元1b的元件布图与图2A所示相近。图6B所示为一PMOS选择晶体管20a是耦合于一双层多晶硅结构400，双层多晶硅结构400包括层叠于一浮栅320上的一控制栅420。除了一多晶硅层(控制栅)是额外层叠于该浮栅320上，双层多晶硅非易失性存储单元1c的截面结构与图4所示相近。控制栅耦合于一控制接线(CL)。如图6C所示，在编程时(例用信道热电子机制；CHE)，施予N型区及深N型区一操作电压VPP(为3至20伏特)，源极线(SL)接地，选择栅(SG)则施予一电压源VDD2(1至10伏特)，位线则施予该操作电压VPP。P型区(P型基底)接地且该控制接线(CL)施予该电压源VDD2(1至10伏特)。此外，写入该存储单元的数据可经紫外线(UV light)照射而抹除。图6C则更进一步所示为利用福勒-诺德汉隧穿效应(Fowler-Nordheim tunneling mechanism；FN)编程存储单元的方法。
本发明更可应用于多次编程(MTP)存储器。
请参照图7A至图7D所示，其中图7A图所示为本发明另一实施例的多次编程存储单元的等效电路图，图7B所示为本发明一实施例的多次编程存储单元的配置结构图，图7C为图7B沿着Ⅰ-Ⅰ’切线的切面图，而图7D为图7B沿着Ⅱ-Ⅱ’切线的切面示意图。
如图7A所示，多次编程存储单元2除浮栅320是延伸以电容耦合一耦合栅(coupling gate)或抹除栅(RES gate)610，多次编程存储单元2具有与图3B所示存储单元相近的等效电路。
结构上而言，如图7B至图7D所示，同样地多次编程存储单元2包括三个相互分隔的有源区10a、10b及10c，是沿着该第一方向成列排列(本实施例为X轴)。该三个相互分隔的有源区是为第一有源区10a、第二有源区10b及第三有源区10c，是由一隔离区11相互分隔，隔离区11是埋设于一半导体基底100(如P型掺杂硅基底)的一主要表面。多次编程存储单元2可还包括三个相互分隔的有源区，分别为第二有源区10b、第四有源区10d及第五有源区10e，是沿着第二方向成行排列(本实施例为Y轴)。本实施例中，隔离区11可以与PMOS或NMOS晶体管等逻辑回路元件同时制造，然而，可以理解在一些情况下，隔离区11也可与逻辑回路元件分别制造。隔离区11包括一第一中介隔离区112及一第二中介隔离区114，第一中介隔离区112是位于第一有源区10a与第二有源区10b之间，第二中介隔离区114则是位于第二有源区10b与第三有源区10c之间。隔离区11还包括一第三中介隔离区616，是介于第二有源区10b与第四有源区10d之间；以及一第四中介隔离区618，是介于第四有源区10d与第五有源区10e之间。
一选择栅晶体管20可直接形成于第一有源区10a上，选择栅晶体管20为一NMOS且具有一N+源极区202(耦合于一源极线SL)，位于第一掺杂区102(本实施例中为一P型区)内；一N+漏极区204，与N+源极区202分隔设置；一沟道区210，邻近半导体基底100的主要表面且位于N+源极区202及N+漏极区204之间；一选择栅(SG)220，与沟道区重叠210；以及一栅极介电层230，位于选择栅220与沟道区210之间。一对间隙壁242，如氮化硅间隙壁可设置于选择栅220的相对侧壁。一衬垫层244，如二氧化硅衬层，可设置于间隙壁242及选择栅220的侧壁之间。另外，轻掺杂漏极(LDD)区202a及204a可位于第一掺杂区102且刚好位于间隙壁242下方，选择栅呈直线状且沿着该第二方向(本实施例的Y轴)延伸。
一浮栅晶体管30是形成于第二有源区10b上，浮栅晶体管30是通过N+漏极区204耦合于选择栅晶体管20，借此，N+漏极区204由浮栅晶体管30与选择栅晶体管20共享，进而形成串接的两晶体管，在本实施例是形成串接的两NMOS晶体管。浮栅晶体管30包括一浮栅(FG)320是覆盖第二有源区10b。浮栅320是沿着第二方向延伸(本实施例的Y轴)以电连接一第三N型区109位于第四有源区10d处，其中第三N型区109是作为一耦合栅/抹除栅610。同样地，浮栅320可以呈一矩形且具有四个侧缘320a、320b、320c及320d，一间隙壁344及一衬垫层342可环设于四个侧缘320a、320b、320c及320d。浮栅320是完全重叠覆盖住其下方的第二有源区10b、第四有源区10d及第三中介隔离区616，并部分覆盖第一、第二及第四中介隔离区112、114及618。浮栅320是侧向延伸至第一及第二中介隔离区112、114上方处，使浮栅320的两相对侧缘320a及320b分别位于第一及第二中介隔离区112、114正上方，侧缘320d位于第四中介隔离区618正上方。本发明其中一特征在于浮栅320周缘是位于隔离区11正上方，且更重要的，浮栅320的二相对侧缘320a及320b是分别位于第一及第二中介隔离区112、114正上方处，因此，可有效提高浮栅的数据保存能力及降低电流泄漏。
请参照图7C所示，同样地，第二掺杂区106(本实施例中为一N型区)是形成于半导体基底100上，第二掺杂区106包围第一中介隔离区112。浮栅晶体管30是通过第二掺杂区106耦合于选择栅晶体管20的N+漏极区204，其中第二掺杂区106部分重叠第二有源区10b内的浮栅320及第一有源区10a内的N+漏极区204。第二掺杂区106与浮栅320的重叠区是为106a。同样地，一第三掺杂区108(本实施例中为一N型区)是位于半导体基底100上以包围第二中介隔离区114。浮栅晶体管30是通过第三掺杂区108耦合于第三有源区10c的N+漏极区206，其中，第三掺杂区108部分重叠第二有源区10b内的浮栅320及第三有源区10c内的N+漏极区206。第三掺杂区108与浮栅320的重叠区是为108a。本实施例中，该N+漏极区206可电性耦合于一位线(BL)，此外，一浮栅沟道长度310可被进一步定义于重叠区106a及108a之间。因此，N+漏极区或轻掺杂漏极区则不会形成于浮栅320下方的第一掺杂区102。
请参照图7D所示，两相对侧缘320c及320d分别位于隔离区11及第四中介隔离区618正上方处，第三N型区109包围第四中介隔离区618，且一N+漏极区的接点609是位于第五有源区10e内。可以理解的是多次编程存储单元2的导电型可被改变，例如，在不违背本发明精神的情况下，应用于两相连接的PMOS晶体管。在利用PMOS晶体管的情况下，一深N型区101可进一步增设于图4所示的半导体基底100上。
本发明是通过避免两相对侧缘320a及320b与存储单元有源区之间的重叠，而改善数据保存能力。
图8A及图8B所示为不同的实施例。在图8A中，一增设的晶体管720是通过一N+源极区207耦合于浮栅晶体管30，且晶体管720的一N+漏极区208是耦合于该位线(BL)。在图8B中，浮栅320分别耦合于一耦合栅(coupling gate)610a及一抹除栅(ERS gate)610b。
图9A至图9C所示为图8B的多次编程存储单元的概图，其中图9A为一平面配置图，图9B及图9C分别为图9A沿着Ⅰ-Ⅰ’及Ⅱ-Ⅱ’切线的切面图。
请参照图9A所示，多次编程存储单元3具有与图6B所示的存储单元相同的结构，除了浮栅320的一端是延伸以电容耦合一耦合栅610a且另一端电容耦合一抹除栅610b，其中抹除栅610b是沿着浮栅320呈矩型的纵向方向延伸。
请参照图9A至图9C所示，同样地，多次编程存储单元3包括三个相互分隔的有源区10a、10b及10c，是沿着第一方向成列排列(本实施例为X轴)。该三个相互分隔的有源区是为第一有源区10a、第二有源区10b及第三有源区10c，是由一隔离区11相互分隔。其中隔离区11是埋设于一半导体基底100(如P型掺杂硅基底)的一主要表面。多次编程存储单元3也可包括四个相互分隔的有源区，分别为第二有源区10b、第四有源区10d、第五有源区10e及第六有源区10f，是沿着第二方向成行排列(本实施例为Y轴)。隔离区11还包括一第一中介隔离区112及一第二中介隔离区114，第一中介隔离区112位于第一有源区10a与第二有源区10b之间，第二中介隔离区114则位于第二有源区10b与第三有源区10c之间。隔离区11还包括一第三中介隔离区616及一第四中介隔离区618，第三中介隔离区616是介于第二有源区10b与第四有源区10d之间，第四中介隔离区618是介于第四有源区10d与第五有源区10e之间。隔离区11还包括一第五中介隔离区716位于第二有源区10b与第六有源区10f之间。
一选择栅晶体管20可直接形成于该第一有源区10a上，本实施例中，选择栅晶体管20可以为一NMOS且具有一N+源极区202(耦合于一源极线SL)，位于该第一掺杂区102(本实施例中为一P型区)内；一N+漏极区204，与N+源极区202分隔设置；一沟道区210，邻近半导体基底100的主要表面且位于N+源极区202及N+漏极区204之间；一选择栅(SG)220，与沟道区重叠210；以及一栅极介电层230，位于选择栅与沟道区210之间。一对间隙壁242，如氮化硅间隙壁可设置于选择栅220的相对侧壁。一衬垫层244，如二氧化硅衬层，可设置于间隙壁242及选择栅220的侧壁之间。另外，轻掺杂漏极(LDD)区202a及204a可位于第一掺杂区102且刚好位于间隙壁242正下方，选择栅220是呈直线状且沿着第二方向(本实施例的Y轴)延伸。
晶体管720是直接形成于第三有源区10c上，本实施例中，晶体管720可以为一NMOS且具有一N+源极区207，位于该第一掺杂区102内；一N+漏极区208，是与N+源极区207分隔设置，N+漏极区208可耦合于一位线(BL)；一沟道区710，邻近半导体基底100的主要表面且位于N+源极区207与N+漏极区208之间；一栅极740，与沟道区710重叠；以及一栅极介电层730，位于栅极740与沟道区710之间。一对间隙壁742，如氮化硅间隙壁可设置于栅极740的相对侧壁。一衬垫层744，如二氧化硅衬层，可设置于间隙壁742及栅极740的侧壁之间。另外，轻掺杂漏极(LDD)区207a及208a可位于第一掺杂区102且刚好位于间隙壁742正下方，栅极740是呈直线状且沿着第二方向(本实施例的Y轴)延伸。
一浮栅晶体管30是直接形成于第二有源区10b上，浮栅晶体管30是通过N+漏极区204耦合于选择栅晶体管20，并且通过N+源极区207耦合于晶体管720，借此，N+漏极区204由浮栅晶体管30与选择栅晶体管20共享，N+源极区207由浮栅晶体管30与晶体管720共享，进而形成串接的三晶体管，在本实施例是形成串接的三NMOS晶体管。浮栅晶体管30包括一浮栅(FG)320是重叠覆盖住第二有源区10b。浮栅320是沿着该第二方向延伸(本实施例的Y轴)以电性耦合于位于第四有源区10d处的一第三N型区109，其中第三N型区109是作为一耦合栅610a。浮栅320更进一步沿着一相反方向延伸以电性耦合于位于第六有源区10f处的一第四N型区110，其中第四N型区110作为一抹除栅610b。浮栅320可以呈一矩形且具有四个侧缘320a、320b、320c及320d，一间隙壁344及一衬垫层342可环设于四个侧缘320a、320b、320c及320d。浮栅320是完全重叠覆盖住其下方的第二有源区10b、第四有源区10d、第六有源区10f、第三中介隔离区616及第五中介隔离区716，并部分覆盖第一、第二及第四中介隔离区112、114及618。浮栅320是侧向延伸至第一及第二中介隔离区112、114正上方处，使浮栅320的两相对侧缘320a及320b分别位于第一及第二中介隔离区112、114上方，侧缘320d位于第四中介隔离区618上方。本发明其中一特征在于浮栅320是位于隔离区11正上方处，且更重要的，浮栅320的二相对侧缘320a及320b是分别位于第一及第二中介隔离区112、114正上方处，因此，可有效提高浮栅的数据保存能力及降低漏电流。
请参照图9B所示，同样地，第二掺杂区106(本实施例中为一N型区)是形成于半导体基底100上，第二掺杂区106包围第一中介隔离区112。浮栅晶体管30是通过该第二掺杂区106耦合于选择栅晶体管20的N+漏极区204，其中第二掺杂区106部分重叠第二有源区10b内的浮栅320及第一有源区10a内的N+漏极区204。第二掺杂区106与浮栅320的重叠区是为106a。同样地，一第三掺杂区108(本实施例中为一N型区)是位于半导体基底100上以包围第二中介隔离区114。浮栅晶体管30是通过第三掺杂区108耦合于晶体管720的N+源极区207，其中，第三掺杂区108部分重叠第二有源区10b内的浮栅320及第三有源区10c内的N+源极区207。第三掺杂区108与浮栅320的重叠区是为108a。此外，一浮栅沟道长度310可被进一步定义于重叠区106a及108a之间。因浮栅320与隔离凹槽区(STI)已阻断轻掺杂漏极(LDD)注入或源极/漏极(S/D)注入，是以N+漏极区、轻掺杂漏极区(LDD)或源极/漏极(S/D)区不会形成于浮栅320下方的第一掺杂区102。借此改善数据保存能力。
请参照图9C所示，两相对侧缘320c及320d分别位于隔离区11及第四中介隔离区618正上方处，第三N型区109包围第四中介隔离区618，且一N+漏极区的接点609是位于第五有源区10e上方。此外，第四N型区110的一N+漏极区的接点709可位于一第七有源区10g上方，其中第七有源区10g邻近第六有源区10f。N+漏极区的接点709如图9A所示。
可以理解的是多次编程存储单元3的导电型可被改变，例如，在不违背本发明精神的情况下，应用于三串接的PMOS晶体管。在利用PMOS晶体管的情况下，一深N型区101可进一步增设于图4所示的半导体基底100上。
本发明是通过避免存储单元的有源区与浮栅两相对侧缘320a及320b之间的重叠，因而有助于改善数据保存能力。
此外，本发明涉及一非易失性存储单元结构，是具有厚度小于70nm的超薄栅极介电层。本发明可有效避免栅极电流泄漏的问题，因而可应用于次微米加工技术。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (32)

1.一种非易失性存储器，其特征在于，包括：
一第一导电型的半导体基底，其上具有一第一有源区、一第二有源区及一第三有源区，沿着一第一方向成列排列，其中该第一、第二及第三有源区是由一隔离区相互隔开，其中该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区以及位于该第二有源区及该第三有源区之间的第二中介隔离区；
一选择栅晶体管，位于该第一有源区上，其中该选择栅晶体管包括:
一选择栅，沿着一第二方向延伸；
一源极区与一漏极区，位于该第一有源区中并且相互分隔开，其中该源极区与该漏极区具有一第二导电型，并且该源极区是位于一第三导电型的一离子阱中；
一沟道区，位于该第一有源区中并且位于该源极区与该漏极区之间，其中该选择栅是位于该沟道区上方；以及
一栅极介电层，位于该选择栅与该沟道区之间；
一浮栅晶体管，位于该第二有源区上，其中，该浮栅晶体管与该选择栅晶体管串接在一起，且该浮栅晶体管包括一浮栅，该浮栅是完全重叠覆盖住下方的该第二有源区并部分重叠该第一及第二中介隔离区；以及
一第一阱，具有该第二导电型，位于该半导体基底中并且包围该第一中介隔离区，其中该第一阱在该第二有源区内与该浮栅部分重叠且在该第一有源区内与该漏极区部分重叠，该浮栅晶体管通过该第一阱耦合于该选择栅晶体管的该漏极区。
2.根据权利要求1所述的非易失性存储器，其特征在于，该源极区耦合于一源极线。
3.根据权利要求1所述的非易失性存储器，其特征在于，该浮栅晶体管通过该漏极区串接该选择栅晶体管。
4.根据权利要求1所述的非易失性存储器，其特征在于，该选择栅晶体管还包括一对间隙壁，位于该选择栅的一相对侧壁上。
5.根据权利要求4所述的非易失性存储器，其特征在于，该选择栅晶体管还包括一轻掺杂漏极区是直接位于各该对间隙壁的下方。
6.根据权利要求1所述的非易失性存储器，其特征在于，该浮栅的整个周缘是直接位于该隔离区正上方。
7.根据权利要求1所述的非易失性存储器，其特征在于，该第一方向垂直该第二方向。
8.根据权利要求1所述的非易失性存储器，其特征在于该半导体基底还包括具有该第二导电型的一第二阱，其中该第二阱包围该第二中介隔离区。
9.根据权利要求8所述的非易失性存储器，其特征在于该浮栅晶体管通过该第二阱耦合于该第三有源区的漏极区，该第二阱在该第二有源区内与该浮栅部分重叠且在该第三有源区内与该漏极区部分重叠。
10.根据权利要求1所述的非易失性存储器，其特征在于还包括一控制栅，层叠于该浮栅上。
11.根据权利要求1所述的非易失性存储器，其特征在于该第一导电型为P型，该第二导电型为N型，且该第三导电型为P型。
12.根据权利要求8所述的非易失性存储器，其特征在于该第一导电型为P型，该第二导电型为P型，且该第三导电型为N型，其中一深N型区是位于该半导体基底，用来隔离该第二导电型的该第一阱及第二阱。
13.一种非易失性存储器，包括：
一第一导电型的半导体基底，其上具有一第一有源区、一第二有源区、一第三有源区、一第四有源区及一第五有源区，其中该第一有源区、该第二有源区及该第三有源区是沿着一第一方向成列排列，且该第二有源区、该第四有源区及该第五有源区是沿着一第二方向成行排列，其中该第一、第二、第三、第四及第五有源区是由一隔离区相互隔开，且该隔离区包括位于该第一有源区及该第二有源区之间的第一中介隔离区、位于该第二有源区及该第三有源区之间的第二中介隔离区、位于该第二有源区及该第四有源区之间的第三中介隔离区以及位于该第四有源区及该第五有源区之间的第四中介隔离区；
一选择栅晶体管，位于该第一有源区上，其中该选择栅晶体管具有一选择栅，是沿着该第二方向延伸；以及
一浮栅晶体管，位于该第二有源区上，其中，该浮栅晶体管串接该选择栅晶体管，且该浮栅晶体管包括一浮栅，该浮栅完全重叠覆盖住下方的该第二有源区、该第四有源区及该第三中介隔离区，并部分重叠该第一、第二及第四中介隔离区。
14.根据权利要求13所述的非易失性存储器，其特征在于该浮栅更电连接一耦合栅，且该耦合栅位于该第四有源区之上。
15.根据权利要求13所述的非易失性存储器，其特征在于该浮栅更电连接一抹除栅，且该抹除栅位于该第四有源区之上。
16.根据权利要求13所述的非易失性存储器，其特征在于该选择栅晶体管还包括一第二导电型的一源极区与一漏极区，该源极区是位于一第三导电型的一离子阱中，且该源极区与该漏极区是相互分隔，一沟道区位于该源极区与该漏极区之间，该选择栅位于该沟道区上方，以及一栅极介电层，位于该选择栅与该沟道区之间。
17.根据权利要求16所述的非易失性存储器，其特征在于，该源极区是耦合于一源极线。
18.根据权利要求16所述的非易失性存储器，其特征在于，该浮栅晶体管通过该漏极区串接该选择栅晶体管。
19.根据权利要求16所述的非易失性存储器，其特征在于，该选择栅晶体管还包括一对间隙壁，位于该选择栅的一相对侧壁上。
20.根据权利要求19所述的非易失性存储器，其特征在于，该选择栅晶体管还包括一轻掺杂漏极区，位于该离子阱内，且直接位于各该对间隙壁的下方。
21.根据权利要求16所述的非易失性存储器，其特征在于，该浮栅的整个周缘是直接位于该隔离区正上方。
22.根据权利要求13所述的非易失性存储器，其特征在于，该第一方向垂直该第二方向。
23.根据权利要求16所述的非易失性存储器，其特征在于该半导体基底还包括具有该第二导电型的一第一阱，其中该第一阱包围该第一中介隔离区。
24.根据权利要求23所述的非易失性存储器，其特征在于该浮栅晶体管通过该第一阱耦合于该选择栅晶体管的该漏极区，该第一阱在该第二有源区内与该浮栅部分重叠且在该第一有源区内与该漏极区部分重叠。
25.根据权利要求24所述的非易失性存储器，其特征在于该半导体基底还包括具有该第二导电型的一第二阱，其中该第二阱包围该第二中介隔离区。
26.根据权利要求25所述的非易失性存储器，其特征在于该浮栅晶体管通过该第二阱耦合于该第三有源区的一漏极区，该第二阱在该第二有源区内与该浮栅部分重叠且在该第三有源区内与该第三有源区的该漏极区部分重叠。
27.根据权利要求26所述的非易失性存储器，其特征在于位于该第三有源区的该漏极区是耦合于一位线。
28.根据权利要求16所述的非易失性存储器，其特征在于该第一导电型为P型，该第二导电型为N型，且该第三导电型为P型。
29.根据权利要求25所述的非易失性存储器，其特征在于该第一导电型为P型，该第二导电型为P型，且该第三导电型为N型，其中一深N型区是位于该半导体基底，用来隔离该第二导电型的该第一阱及该第二阱。
30.根据权利要求16所述的非易失性存储器，其特征在于该浮栅是延伸以电容耦合该第四有源区内的一离子阱，该离子阱是该第二导电型。
31.根据权利要求30所述的非易失性存储器，其特征在于位于该第四有源区内的该离子阱为一耦合栅。
32.根据权利要求30所述的非易失性存储器，其特征在于位于该第四有源区内的该离子阱为一抹除栅。
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