JPH04336477A

JPH04336477A - 強誘電体メモリ装置

Info

Publication number: JPH04336477A
Application number: JP3107433A
Authority: JP
Inventors: Hiroshi Nakano; 洋中野; Yasuo Isono; 磯野　靖雄
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1991-05-13
Filing date: 1991-05-13
Publication date: 1992-11-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高密度化可能な単純マト
リックス方式の強誘電体メモリ装置に係り、特に、クロ
ストークによる影響を排除するためのメモリ駆動法並び
に構成に関する。

【０００２】

【従来の技術】近年、強誘電体薄膜を応用したメモリの
研究が盛んに行なわれている。

【０００３】一つは、強誘電体膜の比誘電率が、半導体
デバイスで通常用いられるＳｉＯ２等の誘電体に比べき
わめて大きい（５０〜１００倍程度）ことを利用するも
ので、従来のＤＲＡＭのシャドウキャパシタを強誘電体
薄膜で作成することにより、従来よりも高密度なメモリ
デバイスが期待されるものである。

【０００４】また、強誘電体中に生じた強誘電分極を用
いて、不揮発性メモリに応用する研究も行なわれている
。これは、強誘電分極が外部電界がなくなっても分極を
保持し、逆電界が印加されない限り分極を保持するとい
う特性を利用したものである。さらに、ＥＥＰＲＯＭ等
に比べ、メモリへの書き込み速度も速いことが期待され
るため、磁気ディスク等を含めた書き換え可能な不揮発
性メモリデバイスの置き換えが期待されている。また、
宇宙線に対しても強いため、従来の半導体メモリに比べ
信頼性も高いものである。

【０００５】従来、このような強誘電体薄膜を用いた不
揮発性メモリを構成する場合、基本となるメモリセルは
、図３に示されるようなスイッチ部（ＭＯＳトランジス
タやＭＩＭ等の２端子スイッチ等）Ｓ１　と、強誘電体
薄膜から成る強誘電体キャパシタＣＦＥの組み合わせか
ら成ることが多い。

【０００６】

【発明が解決しようとする課題】上記のような構成のメ
モリセルを用いないで不揮発性メモリ装置を構成するに
は、一般に、図４に示すように、多数の帯状の電極Ｘ１
　，Ｘ２　，…，Ｘｎ　，Ｙ１，Ｙ２　，…，Ｙｎ　を
形成し、これらを直交させる。そして、各交点に生じる
多数の四角形の部分に、強誘電体を形成する。この場合
、それぞれの電極が強誘電体膜によりＣカップリングさ
れ、結果として各交点に、強誘電体キャパシタでなるメ
モリセルＣ１１，Ｃ１２，…，Ｃｎｎが形成されること
となる。このような形状を持つメモリ装置は、強誘電体
を用いた単純マトリックスメモリ装置と称されるもので
ある。

【０００７】このような構造の単純マトリックスメモリ
装置では、例えば、図５に於いて、電極Ｘ１　，Ｙ１　
で選択されたメモリセルＣ１１に電圧を印加する場合、
電圧はそのメモリセルＣ１１のみではなく、メモリセル
Ｃ１２，Ｃ２１にも分配され印加される。つまり、メモ
リセルＣ１１に電圧を印加して情報を読み出す場合は、
同時にメモリセルＣ１２，Ｃ２１の情報の一部も読み出
されることになる。また、書き込み時も同様である。これがクロストークと
呼ばれるものであり、マトリックスが大きくなると、読
み出しの情報電荷がクロストーク成分に埋もれてしまう
という問題が起こる。

【０００８】このため、図６に示すように、各メモリセ
ルに主にクロストーク防止用に設けられたスイッチ（３
端子，２端子を問わず）Ｓ２　を持つアクティブマトリ
ックスと呼ばれるメモリ形式が採用されるのが一般的で
ある。しかし、この方法ではメモリ基本セルを構成する
ために必ずスイッチ部が必要であるため、高密度化に対
して不利である。

【０００９】本発明は、上記の点に鑑みてなされたもの
で、クロストークを防止できると共に、Ｓ／Ｎ比の大き
な高密度化可能な強誘電体メモリ装置を提供することを
目的とする。

【００１０】

【課題を解決するための手段】上記のような目的を達成
するために、本発明による強誘電体メモリ装置は、多数
の帯状の第１の導電体を形成し、その上に強誘電体薄膜
を形成し、さらにその上に前記第１の導電体と直交する
方向に多数の帯状の第２の導電体を形成して構成された
複数のメモリセルと、各メモリセルに対して読み出し動
作を行なう際に、少なくとも読み出したいメモリセル以
外のメモリセルに所定の電圧を予め印加した後、読み出
し動作を行なう読み出し手段とを備えている。

【００１１】

【作用】即ち、本発明による強誘電体メモリ装置では、
各メモリセルに対して読み出し動作を行なう際に、読み
出したいメモリセル以外のメモリセルに所定の電圧を予
め印加することによりクロストーク分の強誘電分極を引
き起こしてから、読み出し動作を行なうようにしている
。

【００１２】

【実施例】本発明の実施例を説明する前に、本発明の理
解を助けるために、本発明の原理を説明する。今、図４
に示した単純マトリック方式で、電極と電極を接合する
キャパシタ部が、強誘電体キャパシタではなく通常の誘
電体キャパシタの時について考える。

【００１３】単純マトリックスを構成する直交した電極
を任意に２本選択し、電圧を印加する場合、例えば、電
極Ｘ２　と電極Ｙ２　を選択し、Ｖ（Ｖ）なる電圧を電
極Ｘ２　に印加し、電極Ｙ２　を接地することにより、
Ｃ２２の両端にＶ（Ｖ）の電圧を印加する。この時、電
極Ｙ２　に於いてその電荷を観測することにする。電極
Ｘ２　，Ｙ２　を選択し、キャパシタＣ２２に電圧Ｖ（
Ｖ）を印加したのであるから、観測される電荷量はＱ＝
Ｃ２２・Ｖと思われる。しかし、実際にはマトリックス
内の他の交点にも電圧が印加されている。

【００１４】マトリックスをｎ×ｎとすると、Ｃ２，ｎ
　，Ｃｎ，２　（ｎ≠２）で示されるキャパシタ、つま
り、選択ラインのどちらかの電極に直接接続されるキャ
パシタには、計算上、

【００１５】

【数１】が印加される（よって、ｎが∞となるとＶＣ　は約１／
２Ｖとなる）。従って、前述した観測される電荷量は、
Ｑ＝Ｃ２２・Ｖではなく、

【００１６】

【数２】である。

【００１７】つまり、数２の式の２項，３項がクロスト
ーク分となり、読み出し時には、選択された電荷以外が
読み出され、書き込み時には逆に、非選択のセルに対し
電圧を印加し書き込んでしまうことになる。

【００１８】上記、誘電体キャパシタの代わりに強誘電
体キャパシタを用いた場合も同様のことが起こり、クロ
ストークが発生する。クロストークの量については、強
誘電体の非線形が印加される電圧に依存するため、線形
キャパシタの時とは異なる。強誘電体キャパシタに蓄積
された電荷量を測定するには「ソイヤ・タワー法」と呼
ばれる公知の方法がある。

【００１９】これは、図７に示すように、強誘電体キャ
パシタＣＦＥに、既知の容量を持つロードキャパシタＣ
Ｌ　を直列に接続し、このロードキャパシタＣＬ　に生
ずる電圧から、電荷量を見積る方法である。

【００２０】図７の回路の入力端子ＩＮに三角波を印加
した時の強誘電体キャパシタＣＦＥの両端に生ずる電圧
ＶＦＥを横軸に、ロードキャパシタＣＬ　の両端に生ず
る電圧ＶＬを縦軸に取ったヒステリシス特性の一例は、
図８に示すようになる。

【００２１】ここで、強誘電体キャパシタＣＦＥは、Ｐ
ＺＴをＲＦスパッタリング法で薄膜化した一対の白金（
Ｐｔ）電極で挟んだ構造であり、その面積は１×１０−
８ｍ２　である。また、ロードキャパシタＣＬ　の容量
は２００ｐＦであり、印加した三角波のピーク電圧はＶ
Ｐ　＝±１０Ｖ、くり返し周波数は５Ｈｚである。

【００２２】図８の縦軸であるロードキャパシタＣＬ　
の電圧ＶＬにロードキャパシタＣＬ　の容量ＣＬ　から
ロードキャパシタＣＬ　に蓄積された電荷ＱＬ　が算出
できる（ＱＬ　＝ＶＬ　・ＣＬ　）。これは、強誘電キ
ャパシタＣＦＥに蓄積された電荷量ＱＦＥに等しい。従
って、図８の縦軸は強誘電体キャパシタＣＦＥに蓄積さ
れた電荷ＱＦＥと比例している。図７の入力端子ＩＮよ
り電圧を印加し、強誘電体両端に印加される電圧の最大
値をＶＰ　とすると、

【００２３】

【数３】が成り立つ。今、ＶＦＥ＝０，ＶＬ　＝−１．５からＶ
ＦＥを正に増加させる時を考える。

【００２４】ＶＦＥ＝０近傍では、ＣＦＥはＣ１　（Ｆ
）の容量を示し、２．５Ｖ〜３Ｖ近傍ではＣＦＥはＣ２
　（Ｆ）のＣ１　に比例して大きな容量を示す。これは
、強誘電分極を起こしたことによるＣＦＥの変化である
。次に、ＶＦＥを０Ｖの方向に徐々に減ずる。この際、
ＣＦＥはＣ１　（Ｆ）を示す。ＶＦＥが０（Ｖ）→ＶＰ
　（Ｖ）→０（Ｖ）と変化する時のＱＦＥの変化量をΔ
ＱＦＥ↑とすると、

【００２５】

【数４】となる。通常、誘電体キャパシタＣＦＥでは、数４の式
は零である。つまり、ΔＱＦＥ↑は強誘電分極によって
蓄積された電荷量である。ＶＦＥが負の時も同様に、

【
００２６】

【数５】となる。また、ヒステリシスの対称性より、

【００２７
】

【数６】である。

【００２８】また、一度、ＶＦＥが０（Ｖ）→ＶＰ　（
Ｖ）→０（Ｖ）の経路をたどった強誘電体に対し（つま
り、ＶＰ　で強誘電分極を起こしている場合）、再度、
０（Ｖ）→ＶＰ　（Ｖ）→０（Ｖ）の経路でＶＦＥに電
圧を印加すると、

【００２９】

【数７】である。また、負の電位の場合についても同様であり、

【００３０】

【数８】も成立する。

【００３１】これは、一度強誘電分極を起こした強誘電
体は、先に印加された電圧と同極性で同じ大きさまでの
電圧添加を受けた場合には、あたかも通常の誘電体とし
てふるまうという性質によるものである。

【００３２】一般的に、破壊読み出し方式のメモリとし
て利用する時には、この数４の式と数１の式の差異、も
しくは数５の式と数８の式の差異で、“１”，“０”と
していることが一般的である。次に、０（Ｖ）→（１／
２）ＶＰ　（Ｖ）→０（Ｖ）の経路による強誘電分極を
考える。

【００３３】

【数９】次に、上記経路をたどった強誘電体に対し、０（Ｖ）→
ＶＰ　（Ｖ）→０（Ｖ）の経路で電圧を印加する。

【００３４】

【数１０】であり、数１０の式の第１項と第４項の和は０である。つまり、強誘電分極の大きさは、第２項並びに第３項に
より決まる。これは、数８の式の時と同様の理由による
。上記、強誘電体の性質を利用し単純マトリックスメモ
リの駆動法を考える。

【００３５】単純マトリックスでは、先に述べたように
選択したメモリセル以外の部位に電圧が印加されるため
、読み出し時には目的セルの強誘電分極のみならず、他
のセルの強誘電分極分も読み出してしまうことになる（
クロストーク）。そのためマトリックスが大きくなり、
クロストークによる分極が大きくなると目的セルの強誘
電分極が判別できなくなる。

【００３６】ここで、数９及び数１０の式で示した性質
を利用すると単純マトリックスの選択セル以外、つまり
、クロストークを起こし得るセルの強誘電分極を無くす
ことがきる。

【００３７】今、選択セルをＶｒｅａｄ（Ｖ）で読み出
した時にクロストークを引き起こすセルの分配電圧をＶ
ｃｒｏｓｓ　（Ｖ）とすると、予めＶｃｒｏｓｓ　電圧
より大きく且つ同極性の電圧を各セル（選択セルは含ん
でも含まなくても良い）に印加しておく。

【００３８】ここで、図２の（Ａ）に示すように、ポイ
ント（１）からポイント（１′）に分極を移動させる。すると、数９及び数１０の式の関係より、目的セルから
はＱＦＥ↑（Ｒｅａｌ）が、またクロストーク分はＱＦ
Ｅ↑（ｃｒｏｓｓ）　が、Ｖｒｅａｄ＞Ｖｃｒｏｓｓ　
のとき、

【００３９】

【数１１】

【００４０】（ここで、セルにＶｃｒｏｓｓ　を印加し
てある場合は、図２の（Ｂ）に於ける（１’）→（０）
のように動き、またセルにＶｃｒｏｓｓ　を印加してな
い場合は、図２の（Ｃ）に於ける（１）→（０）のよう
に動く）

【００４１】

【数１２】（ここで、図２の（Ｄ）に於ける（１’）→（Ｘ）→（
１’）を動く）のように得られる。

【００４２】これら数１１及び数１２の両式よりわかる
ように、読み出し時のクロストークによる強誘電分極は
０となり、選択されたセルのみの強誘電分極による電荷
のみがとり出せる（図２の（Ｄ）に示したように、分極
Ｐは（１′）→（Ｘ）→（１′）となり、強誘電分極は
起こっていない）。

【００４３】このように、予めＶｃｒｏｓｓ　電圧より
大きく且つ同極性の電圧を各セル（選択セルは含んでも
含まなくても良い）に印加しておくことにより、選択さ
れたセルのみの強誘電分極による電荷のみがとり出せる
。以下、このような原理を利用した図面を参照して本発
明の実施例を説明する。

【００４４】図１は、本発明の第１の実施例の構成を示
す図である。この強誘電体メモリ装置は、ｎ×ｎ単純マ
トリックス回路からなるメモリセル部１０と、メモリセ
ルとＸアドレスを共通とするダミーセルラインを持つダ
ミーセル部２０からなっている。そして、各Ｘ及びＹラ
インは、対応するアドレス選択用のスイッチを有するＸ
アドレス部３０及びＹアドレス部４０に接続され、また
各Ｘラインには検出用アンプ５０が共通に接続されてい
る。このような構成の強誘電体メモリ装置に於いて、例
えば、メモリセルＣ１１から電荷を読み出す場合を考え
る。

【００４５】（１）まず、アドレスＸ１　，ＹＤ　を選
択し、読出し電圧を印加する。すると、メモリセルＣ１
１〜Ｃ１ｎにクロストーク電圧が印加され、クロストー
ク分の強誘電分極が起こる。次に、アドレスＸ２　，Ｙ
Ｄ　を選択し、同様の動作を行ない、以下、アドレスＸ
ｎ　，ＹＤ　まで行なう。これにより、クロストーク分
の強誘電分極は全て起こったことになる。

【００４６】（２）次に、アドレスＸ１　，Ｙ１　をセ
レクトし、読み出し動作を行なうと、検出用アンプ５０
で検出されるのは、メモリセルＣ１１の強誘電分極によ
る電荷のみである。

【００４７】（３）また、読み出し方法は、破壊読み出
しであるため、分極の向きによっては破壊してしまう。従って、破壊した時には、分極を書き戻す必要がある。書き戻し動作を行った場合は（メモリセルＣ１１を例に
すると）、アドレスＸ１　，ＹＤをセレクトし、読み出
し電圧を印加しておく必要がある。続けて他のセルを読
み込む場合は、上記（１）の動作の必要はなく、上記（
２）の読み出し動作後に、上記（３）を行なうのみで良
い。次に、本発明の第２の実施例を説明する。本実施例の回
路構成は、図４に示した基本的な単純マトリックスで構
成される。

【００４８】この強誘電体メモリ装置から読み出し動作
をする際には、一律読み出し用電圧と同極性で且つクロ
ストーク電圧と同程度の任意の電圧で、全セルに対して
書き込み動作を行なう。その後、通常のアドレス動作を
し、読み出しを行なうことにより、クロストークなしに
読み出すことが可能である。

【００４９】また、前述した第１及び第２の実施例のメ
モリ回路を基本単位とし、これを幾つか並べることで、
クロストーク分を分極させるのに使う時間を短くするこ
とも可能である。

【００５０】以上のように、予めＶｃｒｏｓｓ　電圧よ
り大きく且つ同極性の電圧を各セル（選択セルは含んで
も含まなくても良い）に印加しておくことにより、選択
されたセルのみの強誘電分極による電荷のみがとり出せ
る。従って、単純マトリックス方式の欠点であるクロス
トークを防止できるため、Ｓ／Ｎ比の大きな高密度メモ
リが実現可能である。

【００５１】

【発明の効果】以上詳述したように、本発明によれば、
クロストークを防止できると共に、Ｓ／Ｎ比の大きな高
密度化可能な強誘電体メモリ装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の強誘電体メモリ装置の
構成を示す回路図である。

【図２】（Ａ）乃至（Ｄ）はそれぞれ本発明の原理を説
明するための電圧と分極との関係を示すグラフである。

【図３】従来の強誘電体薄膜を用いた不揮発性メモリを
構成する場合の基本となるメモリセルの構成を示す回路
図である。

【図４】図３のメモリセルを用いて構成した従来の単純
メモリマトリックスメモリ装置の回路構成図である。

【図５】図４の従来の単純マトリックスメモリ装置に於
けるクロストークの発生を説明するための図である。

【図６】従来のアクティブマトリックスメモリ装置の回
路構成図である。

【図７】従来のソイヤ・タワー法を説明するために用い
られる回路図である。

【図８】図７の回路の入力端子に三角波を印加した時の
強誘電体キャパシタの両端に生ずる電圧を横軸に、ロー
ドキャパシタの両端に生ずる電圧を縦軸に取ったヒステ
リシス特性の一例を示すグラフである。

【符号の説明】

１０…メモリセル部、２０…ダミーセル部、３０…Ｘア
ドレス部、４０…Ｙアドレス部、５０…検出用アンプ、
ＣＦＥ，Ｃ１１，Ｃ１２，…，Ｃｎｎ…強誘電体キャパ
シタ（メモリセル）、Ｃ１Ｄ，Ｃ２Ｄ，…，ＣｎＤ…ダ
ミーセル。

Claims

【特許請求の範囲】

【請求項１】　　多数の帯状の第１の導電体を形成し、
その上に強誘電体薄膜を形成し、さらにその上に前記第
１の導電体と直交する方向に多数の帯状の第２の導電体
を形成して構成された複数のメモリセルと、各メモリセ
ルに対して読み出し動作を行なう際に、少なくとも読み
出したいメモリセル以外のメモリセルに所定の電圧を予
め印加した後、読み出し動作を行なう読み出し手段と、
を具備することを特徴とする強誘電体メモリ装置。
【請求項２】　　前記メモリセルへの電圧印加用の強誘
電体特性を示すダミーセルをさらに具備することを特徴
とする請求項１に記載の強誘電体メモリ装置。
【請求項３】　　前記ダミーセルは、誘電体を用いて形
成されていることを特徴とする請求項２に記載の強誘電
体メモリ装置。
【請求項４】　　前記メモリセルに任意の電圧を印加す
ることが可能な電源装置をさらに具備する請求項１に記
載の強誘電体メモリ装置。