JPH0290571A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0290571A JPH0290571A JP63240812A JP24081288A JPH0290571A JP H0290571 A JPH0290571 A JP H0290571A JP 63240812 A JP63240812 A JP 63240812A JP 24081288 A JP24081288 A JP 24081288A JP H0290571 A JPH0290571 A JP H0290571A
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- Japan
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- film
- gate
- ferroelectric
- insulating film
- oxide film
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- Pending
Links
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置、特にＭＩＳ型電界効果トランジ
スタに関する。
スタに関する。
（従来の技術）
近時、強誘電体の保磁力に注目し、この強誘電体をゲー
ト絶縁膜とした電界効果型トランジスタで、しきい値電
圧にヒステリシスループをもたせる事で”Ｏ″“１″を
記憶させる不揮発性メモリが提案されている。
ト絶縁膜とした電界効果型トランジスタで、しきい値電
圧にヒステリシスループをもたせる事で”Ｏ″“１″を
記憶させる不揮発性メモリが提案されている。
例えば、８ｈｕ−Ｙａｕ ＷＵは、Ｉ Ｚ Ｂ Ｅ Ｔ
ｒａｎｓ、 ｏｎＥｌｅｃｔｖｏｎＤｅｖｉｃｅｓ ｖ
ｏｌ、 ＥＤ−２１，Ｎｏ、 ８． Ａｕｇｕｓｔ （
１９７４）Ｐ−４９９において、強誘電体Ｂｉ、 Ｔ輸
Ｏ１２をゲート絶縁膜に使った例を報告している。
ｒａｎｓ、 ｏｎＥｌｅｃｔｖｏｎＤｅｖｉｃｅｓ ｖ
ｏｌ、 ＥＤ−２１，Ｎｏ、 ８． Ａｕｇｕｓｔ （
１９７４）Ｐ−４９９において、強誘電体Ｂｉ、 Ｔ輸
Ｏ１２をゲート絶縁膜に使った例を報告している。
しかし従来、この種のメモリでは、記憶する情報は“０
：”ビの２値のみであり、論理回路の構成が限られてい
た。
：”ビの２値のみであり、論理回路の構成が限られてい
た。
（発明が解決しようとする課題）
本発明は、この点を考慮してなされたもので、強誘電体
のヒステリシスループを利用して、記憶レベルに各特性
を有する半導体装置を提供することにある。
のヒステリシスループを利用して、記憶レベルに各特性
を有する半導体装置を提供することにある。
（課題を解決するための手段）
本発明（こよる、半導体装置の要旨はＭＩＳ型電界効果
トランジスタにおいて、ゲート絶縁膜の一部を強誘電体
膜で形成したことにある。
トランジスタにおいて、ゲート絶縁膜の一部を強誘電体
膜で形成したことにある。
（作用）
このような本発明によるＭＩＳｆｉ電界効果トランジス
タによると、ゲート入力信号切断特番ζお、ける出力信
号レベルを、ゲート絶縁膜に占める強誘電体膜の割合に
よって、制御する事ができる。
タによると、ゲート入力信号切断特番ζお、ける出力信
号レベルを、ゲート絶縁膜に占める強誘電体膜の割合に
よって、制御する事ができる。
すなわち、＠Ｏ’ ＠１”の２値の入力に対して、その
出力として多値レベルを行った論理回路の形成が可能と
なる。
出力として多値レベルを行った論理回路の形成が可能と
なる。
（実施例）
本発明による実施例を、図面を用いて説明する。
第１図は、本発明による一実施例を示すｎチャネル電界
効果トランジスタの構造図、また第２図はその製造工程
を説明するための工程断面図である。かかる電界効果ト
ランジスタは以下のようにして製造される。
効果トランジスタの構造図、また第２図はその製造工程
を説明するための工程断面図である。かかる電界効果ト
ランジスタは以下のようにして製造される。
まず第２図（ａ） （ａ’）に示すようにＰ型シリコン
基板ｌ上番こ素子分離酸化膜５を形成する。
基板ｌ上番こ素子分離酸化膜５を形成する。
次に同図（ｂ） （ｂ’）に示すようにシリコン基板１
の素子形成領域上ｌこ強誘電体Ｂｉ、 ＴＩ、 ｏ、膜
２をＲＦスパッタ法により全面に形成した後、レジスト
マスクを用いて反応性イオンエツチングによりゲート部
を残して除去する。
の素子形成領域上ｌこ強誘電体Ｂｉ、 ＴＩ、 ｏ、膜
２をＲＦスパッタ法により全面に形成した後、レジスト
マスクを用いて反応性イオンエツチングによりゲート部
を残して除去する。
次に同図（Ｃ） （Ｃ′）に示すように強誘電体膜２の
周囲ζこ熱酸化法によりゲート酸化膜３を形成した後、
強誘電体膜２およびゲート酸化膜３上１〔多結晶シリコ
ンゲート４を形成する。
周囲ζこ熱酸化法によりゲート酸化膜３を形成した後、
強誘電体膜２およびゲート酸化膜３上１〔多結晶シリコ
ンゲート４を形成する。
次に同図（ｄ） （ｄ’）に示すようにゲート４をセル
ファラインマスクにし、人３イオン注入によりソース領
域６およびドレイン領域７を形成する。
ファラインマスクにし、人３イオン注入によりソース領
域６およびドレイン領域７を形成する。
第３図は上記のようにして作製された電界効果トランジ
スタの入力電圧と出力電流の時間変化を示す。第２図（
ｄ）′に示すゲート幅ａに対する強誘電体の幅６の割合
を変化させる事によって、第３図の電流値工、を変化さ
せる事ができる。従って、１つの論理回路内番こおいて
、種々のトランジスタの５／ ａを変化させる事で、多
種類の記憶レベルを実現させる事ができる。
スタの入力電圧と出力電流の時間変化を示す。第２図（
ｄ）′に示すゲート幅ａに対する強誘電体の幅６の割合
を変化させる事によって、第３図の電流値工、を変化さ
せる事ができる。従って、１つの論理回路内番こおいて
、種々のトランジスタの５／ ａを変化させる事で、多
種類の記憶レベルを実現させる事ができる。
以上述べたように本発明によれば、外部電圧除去後も残
留電界を有する強誘電体を電界効果型トランジスタのゲ
ート絶縁膜の一部に使用する事によってゲート出力レベ
ルに多様性を持たせる事ができる。
留電界を有する強誘電体を電界効果型トランジスタのゲ
ート絶縁膜の一部に使用する事によってゲート出力レベ
ルに多様性を持たせる事ができる。
第１図は本発明による一実施例の構造図、第２図はその
作製工程図、第３図は入力ゲート電圧と出力ドレイン電
流の時間変化を示す図である。 １・・・Ｐ型シリコン基板。 ２・・・強誘電体膜、 ３・・・ゲート絶縁膜。 ４・・・ゲート電極、 ５・・・フィールド絶縁膜。 ６・・・ソース領域、 ７・・・ドレイン領域。 代理人 弁理士 則 近 憲 佑 同 松山光速 第３図
作製工程図、第３図は入力ゲート電圧と出力ドレイン電
流の時間変化を示す図である。 １・・・Ｐ型シリコン基板。 ２・・・強誘電体膜、 ３・・・ゲート絶縁膜。 ４・・・ゲート電極、 ５・・・フィールド絶縁膜。 ６・・・ソース領域、 ７・・・ドレイン領域。 代理人 弁理士 則 近 憲 佑 同 松山光速 第３図
Claims (1)
- 半導体基板上にゲート絶縁膜及びゲート電極を備えたゲ
ート領域と、このゲート領域の両側にソース・ドレイン
領域が形成された構造を有するＭＩＳ型電界効果トラン
ジスタにおいて、前記ゲート絶縁膜の一部を強誘電体膜
で形成した事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240812A JPH0290571A (ja) | 1988-09-28 | 1988-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240812A JPH0290571A (ja) | 1988-09-28 | 1988-09-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290571A true JPH0290571A (ja) | 1990-03-30 |
Family
ID=17065053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240812A Pending JPH0290571A (ja) | 1988-09-28 | 1988-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290571A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
| US6518635B1 (en) | 2000-01-12 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| WO2013065493A1 (ja) * | 2011-11-04 | 2013-05-10 | 株式会社村田製作所 | 衝撃検知・記録装置 |
-
1988
- 1988-09-28 JP JP63240812A patent/JPH0290571A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
| US6518635B1 (en) | 2000-01-12 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| WO2013065493A1 (ja) * | 2011-11-04 | 2013-05-10 | 株式会社村田製作所 | 衝撃検知・記録装置 |
| JP5545417B2 (ja) * | 2011-11-04 | 2014-07-09 | 株式会社村田製作所 | 衝撃検知・記録装置 |
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