KR101218285B1 - 반도체 메모리 장치 - Google Patents

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KR101218285B1
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Abstract

본 발명은 동작 온도에 따라 상이한 독출 및 검증 기준 값을 설정하여 넓은 동작 범위에서 신뢰성을 가지고 동작할 수 있는 반도체 메모리 장치를 제공한다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 동작 온도를 감지하여 온도 감지 신호를 생성하는 온도 감지부, 온도 감지 신호에 기초하여 독출 전류 제어 신호 및 검증 전류 제어 신호를 생성하는 전류 제어부, 독출 전류 제어 신호에 응답하여 독출 전류를 생성하는 독출 전류 생성부, 및 검증 전류 제어 신호에 기초하여 검증 전류를 생성하는 검증 전류 생성부를 포함하는 감지/증폭기를 구비한다.

Description

반도체 메모리 장치 {Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 온도 변화를 감지하여 데이터 검증 기준 값을 제어하는 감지 증폭기를 구비하는 반도체 메모리 장치에 관한 것이다.
상 변화 메모리 장치(Phase change random access memory, PCRAM)의 단위 셀(unit cell)은 상 변화 물질로 구성된다. 상 변화 물질은 전류 형태로 제공되는 열에 따라 2개의 안정된 상태(비정질 상태 및 결정 상태)를 갖는다. 상 변화 물질은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 화합물인 GST(Ge-Sb-Te)를 포함한다.
상 변화 메모리 장치는 상 변화 물질들의 상이한 형태에 기초하여 데이터를 저장한다. 상 변화 물질은 제공되는 전류에 따라 상이한 상태를 가지게 되는데 결론적으로는 상 변화 물질에 제공되는 전류들에 의하여 발생한 열에 의하여 비정질 또는 결정질 상태를 가질 수 있다. 그러나 상 변화 메모리 장치의 동작 온도에 따라 제공되는 전류에 따른 상 변화 물질의 상태가 달라질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 감지 증폭기에서 사용하는 검증 기준 값들과 독출 기준 전류 값을 제어하여, 온도 변화에 따른 메모리 셀들의 상태 변화에도 불구하고 독출 마진을 확보할 수 있도록 하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 동작 온도를 감지하여 온도 감지 신호를 생성하는 온도 감지부, 온도 감지 신호에 기초하여 독출 전류 제어 신호 및 검증 전류 제어 신호를 생성하는 전류 제어부, 독출 전류 제어 신호에 응답하여 독출 전류를 생성하는 독출 전류 생성부, 및 검증 전류 제어 신호에 기초하여 검증 전류를 생성하는 검증 전류 생성부를 포함하는 감지/증폭기를 구비한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 동작 온도를 감지하여 온도 제어 신호를 생성하는 온도 감지부, 비트 라인들에 연결되고, 상기 온도 제어 신호에 기초하여 상이한 독출 전류 및 검증 전류를 제공하며, 메모리 셀들에 기입된 데이터를 독출 및 검증하는 기입/독출기, 및 워드 라인들 및 상기 비트 라인들에 연결된 상기 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 동작 온도를 감지하여, 온도 변화에 따라 독출 전류 기준 값 및 검증 기준 값을 적응적으로 제어하여 넓은 동작 온도 범위에서 동작 신뢰성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 기입/독출기를 구비하는 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 상 변화 메모리 장치의 기입 전류 및 기입 시간 사이의 관계를 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 상 변화 메모리 장치의 독출 및 검증 동작을 설명하기 위한 도면들이다.
도 4a 및 도 4b는 반도체 메모리 장치의 동작 온도에 따른 메모리 셀의 저항 값의 변화를 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 기입/독출기를 구비하는 반도체 메모리 장치를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 7은 도 1 및 도 5의 검증 전류 생성부의 일 실시예를 나타내는 회로도이다.
도 8은 도 1 및 도 4의 검증 전류 생성부의 다른 실시예를 나타내는 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 기입/독출기를 구비하는 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 기입/독출기(100)는 온도 감지부(110), 전류 제어부(120), 독출 전류 생성부(130), 및 검증 전류 생성부(140)를 포함할 수 있다. 예를 들어, 기입/독출기는 기입 구동기 및 감지 증폭기를 포함할 수 있다.
온도 감지부(110)는 기입/독출기(100)가 포함된 반도체 메모리 장치의 주위 동작 온도를 감지하여 온도 감지 신호(TEMP)를 생성한다. 실시예에 따라, 온도 감지부(110)는 모드 제어 신호(MD)에 응답하여 활성화될 수 있다. 기입/독출기(100)는 모드 제어 신호(MD)에 응답하여 동작 온도와 관계없이 동일한 독출 전류 및 검증 전류에 기초하여 동작하거나, 동작 온도에 따라 상이한 독출 전류 및 검증 전류에 기초하여 동작할 수도 있다.
전류 제어부(120)는 온도 감지 신호(TEMP) 및 기입 데이터(WD)에 기초하여 독출 전류 제어 신호(RCON) 및 검증 전류 제어 신호(VCON)를 생성할 수 있다. 전류 제어부(120)는 아날로그-디지털 변환기(Analog digital converter, ADC)를 포함할 수 있다. 전류 제어부(120)는 온도 감지 신호(TEMP)에 따라 기 설정된 독출 전류(Iread)를 생성하도록 독출 전류 제어 신호(RCON)를 생성하고, 또한, 기 설정된 검증 전류(Ivrf)를 생성하도록 검증 전류 제어 신호(VCON)를 생성할 수 있다. 다만, 검증 전류를 생성하는 경우, 검증하고자 하는 메모리 셀에 기입하고자 하였던 기입 데이터(WD)에 따라 상이한 검증 전류를 요구할 수 있으므로, 기입 데이터(WD)에 기초하여 검증 전류 제어 신호(VCON)를 생성할 수 있다. 실시예에 따라 독출 전류 제어 신호(RCON) 및 검증 전류 제어 신호(VCON)은 복수의 비트들을 포함하는 디지털 신호들일 수 있다.
독출 전류 생성부(130)는 독출 전류 제어 신호(RCON)에 기초하여 독출 전류(Iread)를 생성하고, 검증 전류 생성부(140)는 검증 전류 제어 신호(VCON)에 기초하여 검증 전류(Ivrf)를 생성할 수 있다.
따라서, 본 발명의 일 실시예에 따른 기입/독출기(100)를 구비하는 반도체 메모리 장치는 동작 온도에 따라 상이한 독출 전류(Iread) 및 검증 전류(Ivrf)를 제공하여 데이터들을 감지하기 때문에 동작 온도에 따라 데이터 독출 오류가 발생하지 않을 수 있다.
도 2는 상 변화 메모리 장치의 기입 전류 및 기입 시간 사이의 관계를 설명하기 위한 도면이다.
도 2를 참조하면, 상 변화 메모리 장치의 단위 셀들에 포함된 상 변화 물질은 리셋 상태(reset state) 및 세트 상태(set state)의 두 가지 상이한 상태들을 가질 수 있다.
상 변화 물질을 리셋 상태로 변화시키기 위해서는 짧은 기입 시간 동안 높은 값을 가지는 기입 전류를 제공하고, 상 변화 물질을 세트 상태로 변화시키기 위해서는 비교적 긴 기입 시간 동안 낮은 값을 가지는 기입 전류를 제공할 수 있다. 따라서, 상 변화 물질은 짧은 시간 동안 높은 열이 발생하여 리셋 상태로 변화되고, 긴 시간 동안 낮은 열이 발생하여 세트 상태로 변화될 수 있다.
상 변화 물질은 리셋 상태에서 불안정한 비정질 상태를 가져 높은 저항 값을 가질 수 있으며, 세트 상태에서는 안정된 결정질 상태를 가져 낮은 저항 값을 가질 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 상 변화 메모리 장치의 독출 및 검증 동작을 설명하기 위한 도면들이다. 도 3a 및 도 3b에서 X축은 메모리 셀들의 저항 값을 나타내고, Y축은 메모리 셀들의 개수를 나타낸다. 즉, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이들에 대하여 특정한 저항 값을 가지는 메모리 셀들의 수에 따른 분포를 나타낸다.
도 3a는 검증 동작 이전의 상 변화 메모리 장치의 복수의 단위 셀들의 상태들을 나타내는 도면이다.
도 3a를 참조하면, 상 변화 메모리 셀들의 저항 값에 의할 때, 독출 기준 값을 사이에 두고 세트 상태와 리셋 상태를 구분할 수 있다. 다만, 독출 기준 값와 유사한 저항 값들을 가지는 메모리 셀들이 분포하여, 각 메모리 셀들이 세트 상태임에도 불구하고 리셋 상태에 해당하는 것으로 판단될 수 있으며, 반대로 리셋 상태임에도 불구하고 세트 상태에 해당하는 것으로 판단되어 기입 및 독출 페일(Fail)이 발생할 수 있다. 따라서, 이러한 메모리 셀들의 저항 값 분포를 개선할 필요가 있다.
도 3b는 검증 동작 이후의 상 변화 메모리 장치의 복수의 단위 셀들의 상태들을 나타내는 도면이다.
도 3b를 참조하면, 검증 동작 이후에는 독출 기준 값과 유사한 저항 값을 가지는 메모리 셀들의 수가 현저하게 줄어든 것을 알 수 있다. 반도체 메모리 장치의 검증 동작은 특정한 기입 전류를 메모리 셀에 제공한 이후, 검증 전류를 흘려 주어, 메모리 셀의 저항 값을 검증 기준 값과 비교하고, 저항 값이 검증 기준 값에 이르지 못한 경우, 기입 전류의 크기를 증가시키거나 감소시켜 반복적으로 메모리 셀에 제공함으로써 기입 동작을 수행하여 이루어진다. 예를 들어, 세트 상태로 제어하려고 한 메모리 셀에 포함된 상 변화 메모리 장치의 저항이 세트 검증 기준 값보다 큰 경우, 기입 전류를 다시 제공하는 방식으로 검증 동작이 이루어질 수 있다. 따라서, 반복적인 검증 동작으로 메모리 셀들의 분포가 개선될 수 있다.
독출 기준 값을 기준으로 하여 메모리 셀들의 분포가 도 3b와 같이 벌어진 경우, 독출 마진이 확보된 것으로 판단한다.
도 4a 및 도 4b는 반도체 메모리 장치의 동작 온도에 따른 메모리 셀의 저항 값의 변화를 설명하기 위한 도면들이다. 도 4a 및 도 4b에서 X축은 동작 온도(℃)를 나타내며, Y축은 메모리 셀의 저항 값(Ω)을 나타낸다.
도 4a는 동작 온도에 관계없이 동일한 독출 기준 값 및 검증 기준 값들이 적용되는 경우의 메모리 셀들의 상태에 따른 문제점을 설명하기 위한 도면이다.
도 4a를 참조하면, 동작 온도에 관계 없이, 리셋 검증 기준 값, 독출 기준 값, 및 세트 검증 기준 값은 동일한 값을 유지한다.
동작 온도 변화에 따라 세트 상태에 대한 메모리 셀의 저항 값은 비교적 일정하게 유지되지만, 동작 온도가 증가함에 따라 리셋 상태의 메모리 셀의 저항 값은 급격하게 줄어든다. 따라서, 일정한 동작 온도 이상이 되면, 리셋 검증 기준 값보다 리셋 상태 저항 값이 낮아지게 되고, 결론적으로 리셋 검증 기준 값보다 저항 값을 크게 만들기 위해서는 단위 셀에 포함된 상 변화 물질 중에서 비정질 상태로 변화하는 부피를 증가시키는 등으로 기입 시간을 증가 시키거나 기입 전류의 크기를 더 크게 생성하여 기입 동작을 수행하여야 한다. 결론적으로 기입 시간이 증가하거나, 리셋 기입 동작이 페일로 판단되는 문제가 발생하게 된다.
또한, 독출 기준 값이 일정하게 유지되기 때문에 높은 동작 온도에서는 리셋 상태를 세트 상태로 판단하는 등의 독출 페일이 발생할 수 있으며, 독출 마진을 확보하기 어렵다.
도 4b는 동작 온도에 따라 적응적으로 변화하는 독출 기준 값 및 검증 기준 값을 설정한 경우를 설명하기 위한 도면이다.
도 4b를 참조하면, 도 4a의 리셋 검증 기준 값을 동작 온도에 따라 상이하게 변화시켜 보상 리셋 검증 기준 값을 설정하고, 독출 기준 값을 동작 온도에 따라 상이하게 변화시켜 보상 독출 기준 값을 설정한다.
각각의 보상 리셋 검증 기준 값 및 보상 독출 기준 값은 온도에 따라 감소하는 형태를 가진다. 따라서, 동작 온도가 상승함에 따라 리셋 상태의 저항 값이 감소하여 리셋 검증 기준 값에 도달하지 못하는 등으로 발생하였던 문제를 개선할 수 있다. 도 4b에서 보상 리셋 검증 기준 값은 상 변화 물질의 특징에 따라 온도에 따라 감소하는 값으로 설정되어 모든 동작 온도 범위에 대하여 리셋 상태 보다 작은 저항 값을 가진다. 보상 리셋 검증 기준 값보다 큰 저항 값을 가지는 상 변화 물질은 리셋 상태에 있는 것으로 판단된다.
또한, 보상 독출 기준 값은 동작 온도가 증가함에 따라 감소한다. 따라서, 동작 온도가 증가하여 리셋 상태의 저항 값이 감소하여 높은 동작 온도에서 독출 마진이 감소하는 것을 방지할 수 있다. 따라서, 모든 동작 범위 내에서 동일한 독출 마진을 확보할 수 있어 독출 페일을 최소화할 수 있다.
도 5는 본 발명의 일 실시예에 따른 기입/독출기를 구비하는 반도체 메모리 장치를 나타내는 도면이다.
도 5를 참조하면, 반도체 메모리 장치(10a)는 메모리 셀(200), 기입/독출기(500), 및 온도 감지부(210)를 포함할 수 있다.
메모리 셀(200)은 비트 라인(BL)에 연결된 메모리 셀로, 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀(200)은 비트 라인(BL)을 통하여 칼럼 어드레스(CADDR)에 응답하여 전기적으로 연결되는 제1 스위치(SW1)에 의해 기입/독출기(500)와 연결된다.
칼럼 어드레스(CADDR)는 반도체 메모리 장치(10a)에 포함된 제어부와 같은 장치에서 제공될 수 있다. 제1 스위치(SW1)는 클램프 전압(VCLP)에 응답하여 턴-온 된다. 클램프 전압(VCLP)은 메모리 셀(200)의 상 변화막의 리셋 상태가 변화되는 문턱 전압 이하로 비트 라인(BL)의 전압을 유지하기 위하여 사용된다.
기입/독출기(500)는 독출 전류 생성부(230), 검증 전류 생성부(240), 기입 전류 생성부(250), 전류 제어부(120a), 및 검증부(260)를 포함할 수 있다.
전류 제어부(120a)는 온도 감지 신호(TEMP)에 기초하여 독출 전류 제어 신호(RCON), 검증 전류 제어 신호(VCON), 및 기입 전류 제어 신호(WCON)를 생성할 수 있다. 독출, 검증, 및 기입 전류 제어 신호들(RCON, VCON, WCON)은 반도체 메모리 장치(10a)의 동작 온도에 따라 상이한 값을 가질 수 있다. 전류 제어부(120a)는 아날로그 디지털 변환기를 포함할 수 있으며, 기입/독출기(500)의 전체 동작을 제어할 수 있다.
독출 전류 생성부(230)는 독출 전류 제어 신호(RCON)에 기초하여 독출 전류(Iread)를 생성할 수 있다. 독출 전류(Iread)는 제2 스위치(SW2)를 통하여 감지 노드(SN)와 전기적으로 연결된다. 제2 스위치(SW2)는 커맨드 신호에 포함되는 독출 커맨드 신호(RCMD)에 응답하여 턴-온(turn-on)될 수 있다.
검증 전류 생성부(240)는 검증 전류 제어 신호(VCON)에 기초하여 검증 전류(Ivrf)를 생성할 수 있다. 검증 전류(Ivrf)는 제3 스위치(SW3)를 통하여 감지 노드(SN)와 전기적으로 연결된다. 제3 스위치(SW3)는 커맨드 신호에 포함된 검증 커맨드 신호(VCMD)에 응답하여 턴-온 될 수 있으며, 검증 전류(Ivrf)에 기초하여 감지 노드(SN)에 생성된 전압, 또는 전류에 기초하여 검증부(260)에서 데이터 기입의 패스 혹은 페일 여부를 결정한다.
상기한 바와 같이. 메모리 셀(200)에 기입될 데이터에 따라 검증 값이 상이하기 때문에 검증 전류 생성부(240)는 기입 데이터(WD)에 기초하여 검증 전류(Ivrf)를 생성할 수 있다.
기입 전류 생성부(250)는 기입 전류 제어 신호(WCON) 및 기입 데이터(WD)에 기초하여 기입 전류(Iwrt)를 생성할 수 있다. 기입 전류(Iwrt)는 제4 스위치(SW4)를 통하여 감지 노드(SN)와 연결되며, 제4 스위치(SW4)는 커맨드 신호에 포함되는 기입 커맨드(WCMD)에 응답하여 턴-온될 수 있다.
따라서, 동일 시점에서, 감지 노드(SN)에는 커맨드 신호에 기초하여 독출 전류(Iread), 검증 전류(Ivrf), 및 기입 전류(Iwrt) 중에서 하나의 전류만이 제공될 수 있다.
검증부(260)는 기입 데이터(WD)와 감지 노드(SN)의 전압 또는 전류에 기초하여 기입 데이터(WD)가 메모리 셀(200)에 제대로 기입되었는지 여부를 검증하여, 피드백 신호(FB)를 온도 전류 제어부(220)에 제공한다. 전류 제어부(220)는 검증 결과에 따라, 기입 전류 제어 신호(WCON)를 변화시켜 생성할 수 있다.
도 5의 반도체 메모리 장치(10a)는 도 1에 나타난 기입/독출기(100)의 구성 요소들을 포함하면서, 기입 전류 생성부(250) 및 검증부(260)를 더 포함하여, 기입 동작을 더 수행할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(10a)는 온도 감지부(210)에서 생성된 온도 감지 신호(TEMP)에 기초하여 독출, 검증, 및 기입 전류들(Iread, Ivrf, Iwrt)이 생성되기 때문에, 메모리 셀(200)에 제공되는 전류들은 반도체 메모리 장치(10a)의 동작 온도에 따라 상이한 값들을 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 6을 참조하면, 반도체 메모리 장치(10b)는 복수의 워드 라인들(WL0, WL1, WL2, ...)과 복수의 비트 라인들(BL0, BL1, BL2, BL3, ...)의 사이에 연결된 단위 셀들을 포함할 수 있으며, 복수의 비트 라인들(BL0, BL1, BL2, BL3, ...)은 기입/독출기(500a, 500b)와 연결된다. 기입/독출기(500a, 500b)는 반도체 메모리 장치(10b)의 비트 구조(bit organization)에 따라 기 설정된 개수의 비트 라인들과 연결될 수 있다. 도 6에서는 기입/독출기(500a, 500b)가 두 개의 비트 라인들과 연결되어 있는 것으로 도시되었으나, 이에 한정되지 않는다.
반도체 메모리 장치(10b)는 온도 감지부(310)를 포함할 수 있으며, 온도 감지부(310)는 모드 제어 신호(MD)에 응답하여 온도 감지 신호(TEMP)를 복수의 기입/독출기들(500a, 500b)에 제공할 수 있다. 따라서, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이들에 각각 연결된 기입/독출기들(500a, 500b)은 온도 감지 신호(TEMP)에 응답하여 동작할 수 있다.
도 7은 도 1 및 도 5의 검증 전류 생성부의 일 실시예를 나타내는 회로도이다. 이하에서는 설명의 편의를 위하여 검증 전류 생성부의 참조 부호를 도 1의 검증 전류 생성부(140)의 참조 부호를 사용하여 설명하지만, 도 5의 검증 전류 생성부(240)도 실질적으로 동일한 구성을 가질 수 있다.
도 7을 참조하면, 검증 전류 생성부(140a)는 복수의 스위치들(SW5, SW6, SW7, SW8, SW9, SW10), 복수의 리셋 정전류원(Ir1, Ir2, Ir3, ..., Irn), 및 세트 정전류원(Isvrf)을 포함할 수 있다.
복수의 리셋 정전류원(Ir1, Ir2, Ir3, ..., Irn)은 검증 전류 제어 신호(VCON)의 상응하는 비트들에 응답하여 제5 내지 제8 스위치들(SW5, SW6, SW7, SW8)을 통하여 리셋 검증 전류(Irvrf)로 제공될 수 있다. 기입 데이터(WD)가 리셋 상태에 상응하는 경우, 제9 스위치(SW9)가 턴-온 되어 리셋 검증 전류(Irvrf)가 검증 전류(Ivrf)로 비트 라인(BL)에 제공될 수 있다.
온도 감지 신호(TEMP)에 따라 상이한 검증 전류 제어 신호(VCON)가 생성되기 때문에, 동작 온도에 따라 리셋 검증 전류(Irvrf)는 상이한 값을 가질 수 있다. 따라서, 동작 온도에 따라 설정된 보상 리셋 검증값에 의하여 리셋 검증 전류(Irvrf)를 제공하여 리셋 상태로의 기입 동작에 소요되는 시간을 줄일 수 있다.
세트 검증 전류(Isvrf)는 동작 온도에 따라 일정한 값을 가진다. 따라서, 기입 데이터(WD)가 세트 상태에 상응하는 경우, 제10 스위치(SW10)가 턴-온 되어 세트 검증 전류(Isvrf)가 검증 전류(Ivrf)로서 비트 라인(BL)에 제공된다.
도 8은 도 1 및 도 4의 검증 전류 생성부의 다른 실시예를 나타내는 회로도이다.
도 8을 참조하면, 검증 전류 생성부(140b)는 제1 내지 제4 NMOS 트랜지스터(TN1, TN2, TN3, TN4) 및 제1 PMOS 트랜지스터(TP1)를 포함할 수 있다.
도 8에서 제1 NMOS 트랜지스터(TN1)와 제1 PMOS 트랜지스터(TP1)는 승압 전압(VPP)과 비트 라인(BL) 사이에 직렬로 연결되며, 제2 및 제3 NMOS 트랜지스터들(TN2, TN3)은 승압 전압(VPP)과 비트 라인(BL) 사이에 직렬로 연결되어 있다. 제1 PMOS 트랜지스터(TP1)와 제3 NMOS 트랜지스터(TN3)는 기입 데이터(WD)에 응답하여 턴-온 또는 턴-오프(turn-off)된다. 따라서, 제1 PMOS 트랜지스터(TP1)와 제3 NMOS 트랜지스터(TN3)는 서로 상보적으로(alternatively) 동작할 수 있다. 제1 NMOS 트랜지스터(TN1)는 세트 바이어스 전압(Vsvias)에 응답하여 동작하며, 제2 NMOS 트랜지스터(TN2)는 리셋 바이어스 전압(Vrbias)에 응답하여 동작한다.
제2 NMOS 트랜지스터(TN2)는 리셋 바이어스 전압(Vrbias)의 크기에 따라 상이한 리셋 검증 전류(Irvrf)를 생성하여 제3 NMOS 트랜지스터(TN3)에 제공하고, 기입 데이터(WD)가 리셋 상태에 상응하는 데이터일 경우, 비트 라인(BL)에 검증 전류(Ivrf)로 제공한다.
제1 NMOS 트랜지스터(TN1)는 세트 바이어스 전압(Vsvias)에 기초하여 세트 검증 전류(Isvrf)를 생성하여, 제1 PMOS 트랜지스터(TP1)를 통하여 비트 라인(BL)에 제공한다.
따라서, 리셋 바이어스 전압(Vrbias) 및 세트 바이어스 전압(Vsvias)은 온도 감지 신호(TEMP)에 따라 상이한 값을 가질 수 있다. 따라서, 본 발명의 일 실시예에 따른 검증 전류 생성부(140b)는 동작 온도를 감지하여 온도 감지 신호(TEMP)를 생성하고, 이에 따라 검증 전류 제어 신호(VCON)를 제어하여 검증 값들을 보상하여 동작 온도에 따라 상이한 저항 값을 가지도록 하며, 또한 동작 온도에 따라 좁아지는 독출 마진을 개선하기 위하여 독출 기준 값을 보상하여 높은 온도에서는 독출 기준 저항을 감소시킨다.
결론적으로, 본 발명의 실시예들에 따른 기입/독출기를 구비하는 반도체 메모리 장치는, 동작 온도에 따라 상이한 저항 값을 가지는 상 변화 물질들의 세트 및 리셋 상태의 저항 값을 보상하여 기입 시간을 단축할 수 있다. 또한, 본 발명의 실시예들에 따른 기입/독출기를 구비하는 반도체 메모리 장치는 검증 기준 값들이 달라짐에 따라 실제 기입된 데이터들을 독출하는 과정에서 독출 페일이 발생하는 것을 방지하기 위하여 독출 기준 값을 보상하여, 독출 동작의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 500: 기입/독출기
10a, 10b: 반도체 메모리 장치
110, 210, 310: 온도 감지부
200: 메모리 셀

Claims (10)

  1. 동작 온도를 감지하여 온도 감지 신호를 생성하는 온도 감지부;
    상기 온도 감지 신호에 기초하여 독출 전류 제어 신호 및 검증 전류 제어 신호를 생성하는 전류 제어부;
    상기 독출 전류 제어 신호에 응답하여 독출 전류를 생성하는 독출 전류 생성부; 및
    상기 검증 전류 제어 신호에 기초하여 검증 전류를 생성하는 검증 전류 생성부를 포함하는 기입/독출기를 구비하며,
    상기 검증 전류는 검증할 논리 상태에 따라서 제1 상태 및 제2 상태를 각각 검증하는 제1 검증 전류 및 제2 검증 전류를 포함하고, 상기 제1 검증 전류는 상기 동작 온도에 따라 상이한 값을 가지며 상기 제2 검증 전류는 상기 동작 온도에 관계없이 기설정된(Predetermined) 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 전류 제어부는 상기 온도 감지 신호에 기초하여 기 설정된 메모리 셀 특성에 따라 독출 전류 제어 신호 및 검증 전류 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 2에 있어서,
    상기 기 설정된 메모리 셀 특성은,
    상기 독출 전류 및 검증 전류가 제공되는 메모리 셀의 저항 값의, 온도에 따른 변화량에 기초하여 결정되는 것을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    비트 라인을 통하여 상기 독출 전류 또는 검증 전류를 제공받는 메모리 셀을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 메모리 셀은 상 변화(phase change) 메모리 셀을 포함하며,
    상기 제1 상태는 상기 메모리 셀이 리셋 상태인 경우, 상기 제2 상태는 상기 메모리 셀이 세트 상태인 경우에 상응하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 온도 감지부는 모드 제어 신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 검증 전류 생성부는, 기입 데이터 및 상기 검증 전류 제어 신호에 기초하여 검증 전류를 생성하며,
    상기 검증 전류에 의하여 형성된 상기 비트 라인의 전압과 검증 데이터를 비교하여 피드백 신호를 생성하는 검증부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 7에 있어서,
    상기 피드백 신호 및 상기 검증 데이터에 기초하여 기입 전류를 생성하고 상기 비트 라인에 상기 기입 전류를 제공하는 것을 특징으로 하는 기입 전류 생성기를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 동작 온도를 감지하여 온도 제어 신호를 생성하는 온도 감지부;
    비트 라인들에 연결되고, 상기 온도 제어 신호에 기초하여 상이한 독출 전류 및 검증 전류를 제공하며, 메모리 셀들에 기입된 데이터를 독출 및 검증하는 기입/독출기; 및
    워드 라인들 및 상기 비트 라인들에 연결된 상기 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하며,
    상기 검증 전류는 상기 메모리 셀에 기입된 데이터의 논리 상태에 따라서 제1 상태 및 제2 상태를 각각 검증하는 제1 검증 전류 및 제2 검증 전류를 포함하고, 상기 제1 검증 전류는 상기 동작 온도에 따라 상이한 값을 가지며 상기 제2 검증 전류는 상기 동작 온도에 관계없이 기설정된(Predetermined) 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 기입/독출기는, 상기 메모리 셀의 특성 및 상기 온도 제어 신호에 기초하여 보상 독출 기준 값 및 보상 검증 기준 값을 설정하고, 상기 설정된 보상 독출 기준 값 및 보상 검증 기준 값에 기초하여 상기 독출 전류 및 상기 제1 검증 전류를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
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