JPH02201618A - システムリセット回路 - Google Patents
システムリセット回路Info
- Publication number
- JPH02201618A JPH02201618A JP1022025A JP2202589A JPH02201618A JP H02201618 A JPH02201618 A JP H02201618A JP 1022025 A JP1022025 A JP 1022025A JP 2202589 A JP2202589 A JP 2202589A JP H02201618 A JPH02201618 A JP H02201618A
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- transistor
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- power supply
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- 239000003990 capacitor Substances 0.000 claims description 23
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 241000219198 Brassica Species 0.000 description 1
- 235000003351 Brassica cretica Nutrition 0.000 description 1
- 235000003343 Brassica rupestris Nutrition 0.000 description 1
- QKSKPIVNLNLAAV-UHFFFAOYSA-N bis(2-chloroethyl) sulfide Chemical compound ClCCSCCCl QKSKPIVNLNLAAV-UHFFFAOYSA-N 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 235000010460 mustard Nutrition 0.000 description 1
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- Emergency Protection Circuit Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシスｆムリｔ！ツｌ−回路に係り、特にンイ」
ン等のシステムの電源を切断づ−る際のシステムリセッ
ト回路に関する１３ 一般に集積回路（Ｉ Ｃ）は電源電圧が低下すると正常
に動作しなくなる５、特にンイク０」ンピ７−夕などで
は電源電圧の低下によってプログラムが暴走する恐れが
ある。、このため、電源電圧がある規定の値より低くな
ったとき、リセットをかけて瞬時に動作を停止させ、誤
動作やプログラムの暴走などを防止するシステムリセッ
ト回路が設（Ｊられている８゜ 従来の技術 第３図は従来のシステムリセット回路の一例の回路図、
第４図は第３図の電源電圧Ｖｃｃ、電位Ｖｃ、出力端子
の出力電圧Ｖｏｌｔのタイミングチャートを夫々示す。
ン等のシステムの電源を切断づ−る際のシステムリセッ
ト回路に関する１３ 一般に集積回路（Ｉ Ｃ）は電源電圧が低下すると正常
に動作しなくなる５、特にンイク０」ンピ７−夕などで
は電源電圧の低下によってプログラムが暴走する恐れが
ある。、このため、電源電圧がある規定の値より低くな
ったとき、リセットをかけて瞬時に動作を停止させ、誤
動作やプログラムの暴走などを防止するシステムリセッ
ト回路が設（Ｊられている８゜ 従来の技術 第３図は従来のシステムリセット回路の一例の回路図、
第４図は第３図の電源電圧Ｖｃｃ、電位Ｖｃ、出力端子
の出力電圧Ｖｏｌｔのタイミングチャートを夫々示す。
時刻ｔ１で電源が投入されると電源電圧Ｖｃｃは徐々に
上昇し、時刻ｔ２においてＶｃｃがツェナーダイオード
Ｄｚ、抵抗Ｒ＋ 、Ｒ２で決定されるＶｓ＋ と等しく
なるとコンパレータ（以下ｃｏｍｐという）１の出力が
Ｈから１−に変化する。これによってその以前にはオン
だったトランジスタＱ３がオフとなり、トランジスタＱ
３の」レクタ電流として流れていた定電流電１１！Ｉ、
の電流は端子２を介してコンデンサＣに供給され、コン
デンサＣの充電に伴なって電位Ｖｃは徐々に上背する。
上昇し、時刻ｔ２においてＶｃｃがツェナーダイオード
Ｄｚ、抵抗Ｒ＋ 、Ｒ２で決定されるＶｓ＋ と等しく
なるとコンパレータ（以下ｃｏｍｐという）１の出力が
Ｈから１−に変化する。これによってその以前にはオン
だったトランジスタＱ３がオフとなり、トランジスタＱ
３の」レクタ電流として流れていた定電流電１１！Ｉ、
の電流は端子２を介してコンデンサＣに供給され、コン
デンサＣの充電に伴なって電位Ｖｃは徐々に上背する。
時刻ｔ３で電位Ｖｃがｃｏｍｐ３の非反転入力端子の入
力電圧ＶＳ２と等しくなるとｃｏｍｐ３の出力は）」か
ら１に変化し、それまでオンだったトランジスタＱ４は
オフとなる。ここでＶＳ２はと表わされる。時刻ｔ３で
トランジスタＱ１がオフとなると端−Ｆ４の出力電圧Ｖ
。ｕｔは抵抗Ｒ［によってプルアップされて直ちに］−
１となる。
力電圧ＶＳ２と等しくなるとｃｏｍｐ３の出力は）」か
ら１に変化し、それまでオンだったトランジスタＱ４は
オフとなる。ここでＶＳ２はと表わされる。時刻ｔ３で
トランジスタＱ１がオフとなると端−Ｆ４の出力電圧Ｖ
。ｕｔは抵抗Ｒ［によってプルアップされて直ちに］−
１となる。
時刻ｔ４において電源型ｆｆ：Ｖｃｃが瞬間的にＶｓ＋
以下となると、ｃｏｍｐ １の出ツノが１」となり、ト
ランジスタＱ３がオンとなるため、コンデンジＣに充電
されていた電荷はｌ−ランジスタＱ３のコレクタを介し
て放電され、電位Ｖｃは低下する。
以下となると、ｃｏｍｐ １の出ツノが１」となり、ト
ランジスタＱ３がオンとなるため、コンデンジＣに充電
されていた電荷はｌ−ランジスタＱ３のコレクタを介し
て放電され、電位Ｖｃは低下する。
電位Ｖｃが時刻ｔ５でＶＳ２以ｔになると、ｃｏｍｐ３
の出力はＨとなり、トランジスタＱ４はオンとなって出
力電圧Ｖ。、ｔもしと４ｆす、装置はリセット（ローリ
セット）される。
の出力はＨとなり、トランジスタＱ４はオンとなって出
力電圧Ｖ。、ｔもしと４ｆす、装置はリセット（ローリ
セット）される。
時刻ｔ６でＶｃｃｈ＜ＶｓＩ以上のレベルに戻ると上記
電源投入時と同様に］ンデン′＋ｊＣの充電が行なわれ
て電位Ｖｃは徐々に上昇し、時刻ｔ７でＶｃ−ＶＳ２と
なると端子４の出力電圧Ｖ。Ｕ−よ直ちにＨに戻る。こ
こで時刻ｔ６からｔ７までの動作復帰期間ｔｄ′はコン
デンサＣの容量、定電流電源■。の電流及び抵抗Ｒｓ
、Ｒ４で決まるＶＳ２に依存し、これらの設定の仕方に
よって変化させることができる。
電源投入時と同様に］ンデン′＋ｊＣの充電が行なわれ
て電位Ｖｃは徐々に上昇し、時刻ｔ７でＶｃ−ＶＳ２と
なると端子４の出力電圧Ｖ。Ｕ−よ直ちにＨに戻る。こ
こで時刻ｔ６からｔ７までの動作復帰期間ｔｄ′はコン
デンサＣの容量、定電流電源■。の電流及び抵抗Ｒｓ
、Ｒ４で決まるＶＳ２に依存し、これらの設定の仕方に
よって変化させることができる。
このように端子４の出力電圧Ｖ。Ｕ−ま直ちにＬからＨ
に戻るため、リセット閾値電圧Ｖｓ＋＋。
に戻るため、リセット閾値電圧Ｖｓ＋＋。
ＶＳＩ−１２が異なる２つのマイコンを端子４に接続し
た場合であっても、２つのマイコンは時刻ｔ３゜ｔ７に
おいて同時にリセットが解除され、動作を開始する。
た場合であっても、２つのマイコンは時刻ｔ３゜ｔ７に
おいて同時にリセットが解除され、動作を開始する。
発明が解決しようとする課題
第３図に示す従来回路は、時刻ｔ４において電源電圧Ｖ
ｃｃがＶｓ＋以下になると、電位ＶｃはコンデンサＣ及
びトランジスタＱ３のコレクタ・エミッタ間容量（破線
で示す）の放電によって徐々に低下するため、装置のリ
セットは時刻ｔ４ではなく、時刻ｔ５になる。即ち、時
刻ｔ４〜ｔ５までがｃｏｍｐ３の動作遅れ時間△となり
、瞬時にリセットをかけることができない問題点があっ
た。
ｃｃがＶｓ＋以下になると、電位ＶｃはコンデンサＣ及
びトランジスタＱ３のコレクタ・エミッタ間容量（破線
で示す）の放電によって徐々に低下するため、装置のリ
セットは時刻ｔ４ではなく、時刻ｔ５になる。即ち、時
刻ｔ４〜ｔ５までがｃｏｍｐ３の動作遅れ時間△となり
、瞬時にリセットをかけることができない問題点があっ
た。
本発明は、電源電圧低下時に瞬時に装置をリセットでき
るシステムリセット回路を提供することを目的とする。
るシステムリセット回路を提供することを目的とする。
課題を解決するための手段
本発明は、電源電圧Ｖｃｃと第１の基準電圧Ｖｓ＋ と
を比較する第１の電圧比較回路の出力と出力トランジス
タの入力との間に、第１の電圧比較回路の出力を出力ト
ランジスタの入力に供給するゲート回路を設けてなり、
電源電圧Ｖｃｃが第１の基準電圧Ｖｓ＋より低下した際
にゲート回路によって瞬時に出力電圧をリセットする構
成とする。
を比較する第１の電圧比較回路の出力と出力トランジス
タの入力との間に、第１の電圧比較回路の出力を出力ト
ランジスタの入力に供給するゲート回路を設けてなり、
電源電圧Ｖｃｃが第１の基準電圧Ｖｓ＋より低下した際
にゲート回路によって瞬時に出力電圧をリセットする構
成とする。
作用
第１の電圧比較回路にて電源電圧Ｖｃｃが第１の基準電
圧Ｖｓ＋以下になったことが検出されると、そのＨ出力
はゲート回路を介して第２の１−ランジスタに供給され
、第２のトランジスタがオンとなる。これにより、出力
電圧が強制的にリセットされ、コンデンサの放電による
端子電圧Ｖｃが第２の基準電圧ＶＳ２以下になった時に
リセットが行なわれる従来例に比して瞬時的にリセット
することができる。
圧Ｖｓ＋以下になったことが検出されると、そのＨ出力
はゲート回路を介して第２の１−ランジスタに供給され
、第２のトランジスタがオンとなる。これにより、出力
電圧が強制的にリセットされ、コンデンサの放電による
端子電圧Ｖｃが第２の基準電圧ＶＳ２以下になった時に
リセットが行なわれる従来例に比して瞬時的にリセット
することができる。
実施例
第１図は本発明になるシステムリセット回路の一実施例
の回路図を示し、同図中、第３図と同一構成部分には同
一番号、同一符号を付す。第２図は第１図に示す回路の
動作タイミングチャートをボす。
の回路図を示し、同図中、第３図と同一構成部分には同
一番号、同一符号を付す。第２図は第１図に示す回路の
動作タイミングチャートをボす。
第１図において、ｃｏｍｐ １の出力とトランジスタＱ
４のベースとの間にダイオードＤ１を接続し、ｃｏｍｐ
３の正出力端子とトランジスタＱ４のベースとの間にダ
イオードＤ２を接続する。又、端子２とトランジスタＱ
３のコレクタとの間に抵抗Ｒ５を接続し、トランジスタ
Ｑ３のコレクタと端子５との間にトランジスタＱ２を接
続する。更に電源端子とトランジスタＱ３のコレクタと
の間にトランジスタＱ１を接続し、そのベースをｃｏｍ
ｐ３の負出力端子に接続する。
４のベースとの間にダイオードＤ１を接続し、ｃｏｍｐ
３の正出力端子とトランジスタＱ４のベースとの間にダ
イオードＤ２を接続する。又、端子２とトランジスタＱ
３のコレクタとの間に抵抗Ｒ５を接続し、トランジスタ
Ｑ３のコレクタと端子５との間にトランジスタＱ２を接
続する。更に電源端子とトランジスタＱ３のコレクタと
の間にトランジスタＱ１を接続し、そのベースをｃｏｍ
ｐ３の負出力端子に接続する。
時刻ｔｌで電源が投入されると電源電圧Ｖｃｃは徐々に
上昇し、このとき、トランジスタＱ２゜Ｑ３はオンとな
り、ダイオードＤ１もオン状態となる。時刻ｔ２におい
てＶｃｃがＶｓ＋ と等しくなるとｃｏｍｐ １の出力
がＨからＬに変化し、これにより、ダイオードＤ１はオ
°ノ状態となり、トランジスタＱ３はオフとなり、電位
Ｖｃは徐々に上昇する。
上昇し、このとき、トランジスタＱ２゜Ｑ３はオンとな
り、ダイオードＤ１もオン状態となる。時刻ｔ２におい
てＶｃｃがＶｓ＋ と等しくなるとｃｏｍｐ １の出力
がＨからＬに変化し、これにより、ダイオードＤ１はオ
°ノ状態となり、トランジスタＱ３はオフとなり、電位
Ｖｃは徐々に上昇する。
時刻ｔ３で電位ＶｃがＶＳ２と等しくなるどｃｏｍｐ
３の出力はＨからしに変化し、ダイオードＤ２はオフ状
態となってトランジスタＱ４はオフとなり、端子４の出
力電圧Ｖ。、ｔはＨとなる。このとき、トランジスタＱ
１はオンとなり、コンデン勺ＣはトランジスタＱ１を通
しても充電されるため、その充電速度は速くなり、電位
Ｖｃも速やかに上昇して動作安定性がよくなる。
３の出力はＨからしに変化し、ダイオードＤ２はオフ状
態となってトランジスタＱ４はオフとなり、端子４の出
力電圧Ｖ。、ｔはＨとなる。このとき、トランジスタＱ
１はオンとなり、コンデン勺ＣはトランジスタＱ１を通
しても充電されるため、その充電速度は速くなり、電位
Ｖｃも速やかに上昇して動作安定性がよくなる。
時刻ｔ４において電源電圧Ｖｃｃが瞬間的にＶｓ＋以下
になると、ｃｏｍｐ １の出力がＨどなってダイオード
Ｄ１は直ちにオン状態となり、トランジスタＱ４は直ち
にオンとなって端子４の出力電圧Ｖ。ｕｔはＬとなる。
になると、ｃｏｍｐ １の出力がＨどなってダイオード
Ｄ１は直ちにオン状態となり、トランジスタＱ４は直ち
にオンとなって端子４の出力電圧Ｖ。ｕｔはＬとなる。
このように、ｃｏｍｐ １の出力のＨがダイオードＤ１
でバイパスされてトランジスタＱ４に供給されるため、
出力電圧Ｖ。、ｔを瞬時的に１．にでき、ｃｏｍｐ ３
の動作遅れに関係なく、装置を瞬時にリセットできる。
でバイパスされてトランジスタＱ４に供給されるため、
出力電圧Ｖ。、ｔを瞬時的に１．にでき、ｃｏｍｐ ３
の動作遅れに関係なく、装置を瞬時にリセットできる。
一方、ｃｏｍｐ １の出ノ〕とトランジスタＱ４のベー
スとの間にダイオードＤ１を設けないでも上記と略同様
の効果を得ることができる。即ち、時刻ｔ４でトランジ
スタＱ３がオンすることによってコンデンサＣが放電さ
れ、抵抗Ｒ５の両端の電圧降下のためにｃｏｍｐ ３の
非反転入力端子電圧がＶＳ２より低くなり、これにより
、ｃｏｍｐ３の出力が）」となってトランジスタＱ４が
オンとなり、出力電圧Ｖ。ｕｔは時刻ｔ４と略同時にＬ
となる。
スとの間にダイオードＤ１を設けないでも上記と略同様
の効果を得ることができる。即ち、時刻ｔ４でトランジ
スタＱ３がオンすることによってコンデンサＣが放電さ
れ、抵抗Ｒ５の両端の電圧降下のためにｃｏｍｐ ３の
非反転入力端子電圧がＶＳ２より低くなり、これにより
、ｃｏｍｐ３の出力が）」となってトランジスタＱ４が
オンとなり、出力電圧Ｖ。ｕｔは時刻ｔ４と略同時にＬ
となる。
又、本発明では上記の効果とは別の効果も得ることがで
きる。時刻ｔ４において１ヘランジスタＱ３がオンにな
るとコンデンサＣが放電され、電位Ｖｃが低下する。こ
のとき、トランジスタＱ３のオンによってトランジスタ
Ｑ２もオンとなり、コンデンサＣの電荷をトランジスタ
Ｑ２を介しても放電できるため、その放電速度を従来例
に比して速くできる。時刻ｔ６でＶｃｃがＶｓ＋以上の
レベルに戻るとｃｏｍｐ ｌの出力は１−となり、１〜
ランジスタＱ３はオン、ダイオードＤ１はＡノ状態とな
り、コンデンサＣの充電が行なわれてＶｃｔよ徐々に上
昇し、時刻ｔ８でＶｃ＝Ｖｓｚになると端子４の出力型
ｌ３−ｖｏＵ１は１」に戻る。
きる。時刻ｔ４において１ヘランジスタＱ３がオンにな
るとコンデンサＣが放電され、電位Ｖｃが低下する。こ
のとき、トランジスタＱ３のオンによってトランジスタ
Ｑ２もオンとなり、コンデンサＣの電荷をトランジスタ
Ｑ２を介しても放電できるため、その放電速度を従来例
に比して速くできる。時刻ｔ６でＶｃｃがＶｓ＋以上の
レベルに戻るとｃｏｍｐ ｌの出力は１−となり、１〜
ランジスタＱ３はオン、ダイオードＤ１はＡノ状態とな
り、コンデンサＣの充電が行なわれてＶｃｔよ徐々に上
昇し、時刻ｔ８でＶｃ＝Ｖｓｚになると端子４の出力型
ｌ３−ｖｏＵ１は１」に戻る。
本発明では、上記のように時刻ｔ４からのコンデンサＣ
の放電は速やかに行なわれるため、従来例のようにコン
デンサＣが十分に放電し切らないうちに再充電が行なわ
れるようなことはなく、時刻ｔ６〜ｔ８の動作復帰期間
ｔｄを常に一定どし得、即ち、装置の復帰のばらつきを
なくし得る。
の放電は速やかに行なわれるため、従来例のようにコン
デンサＣが十分に放電し切らないうちに再充電が行なわ
れるようなことはなく、時刻ｔ６〜ｔ８の動作復帰期間
ｔｄを常に一定どし得、即ち、装置の復帰のばらつきを
なくし得る。
なお、上記実施例ではｃｏＩＩＩｐｌの出力とトランジ
スタＱ４のベースとの間のゲー］へ、及び、ｃｏｍｐ
３の出力とトランジスタＱ４のベースとの間のブトを夫
々ダイオードＤ＋ 、Ｄ２にて構成しているが、本発明
はこれに限定されるものではなく、他のゲート回路を用
いてもよい。
スタＱ４のベースとの間のゲー］へ、及び、ｃｏｍｐ
３の出力とトランジスタＱ４のベースとの間のブトを夫
々ダイオードＤ＋ 、Ｄ２にて構成しているが、本発明
はこれに限定されるものではなく、他のゲート回路を用
いてもよい。
又、回路を構成するトランジスタの型は第１図に示す実
施例に限定されるものではなく、ＮＰＮ型とＰＮＰ型と
を逆にして構成してもよい９゜又、Ｈ出力でも同様に構
成できる。
施例に限定されるものではなく、ＮＰＮ型とＰＮＰ型と
を逆にして構成してもよい９゜又、Ｈ出力でも同様に構
成できる。
発明の効果
本発明によれば、電源電圧が所定値以下になると瞬時に
出力電圧をリセットすることができ、特にマイコン等の
システムに適合した場合に誤動作やプログラムの暴走等
を確実に防止できる。又、本発明ににれば、電源電圧が
所定値以下になった時にコンデンサの放電を速やかに行
なうことができるので、動作復帰期間ｔｄを一定にでき
、装置の復帰のばらつきをなくし得、動作を安定にでき
る。
出力電圧をリセットすることができ、特にマイコン等の
システムに適合した場合に誤動作やプログラムの暴走等
を確実に防止できる。又、本発明ににれば、電源電圧が
所定値以下になった時にコンデンサの放電を速やかに行
なうことができるので、動作復帰期間ｔｄを一定にでき
、装置の復帰のばらつきをなくし得、動作を安定にでき
る。
第１図は本発明の一実施例の回路図、第２図は第１図に
示す回路の動作タイミングヂャート、第３図は従来の回
路図、第４図は第３図に示す回路の動作タイミングチャ
ートである。 １．３・・・コンパレータ、４・・・出力端子、５・・
・電源端子、Ｄ＋ 、Ｄ２・・・ダイオード、０１〜Ｑ
４・・・トランジスタ、Ｃ・・・コンデンサ、Ｒ１−Ｒ
５・・・抵抗、Ｄｚ・・・ツェナーダイオード、■、・
・・定電流電源。 特許出願人 ミツミ電機株式会社
示す回路の動作タイミングヂャート、第３図は従来の回
路図、第４図は第３図に示す回路の動作タイミングチャ
ートである。 １．３・・・コンパレータ、４・・・出力端子、５・・
・電源端子、Ｄ＋ 、Ｄ２・・・ダイオード、０１〜Ｑ
４・・・トランジスタ、Ｃ・・・コンデンサ、Ｒ１−Ｒ
５・・・抵抗、Ｄｚ・・・ツェナーダイオード、■、・
・・定電流電源。 特許出願人 ミツミ電機株式会社
Claims (3)
- （１）電源電圧を第１の基準電圧と比較し、その比較結
果に応じて２値の信号を出力する第１の電圧比較回路と
、該第１の電圧比較回路の出カレベルに応じてオン，オ
フされる第１のトランジスタと、電源電圧端子の一方に
第１の端子が接続され、該第１のトランジスタの出力に
第２の端子が接続され、該第１のトランジスタのオン，
オフに応じて上記電源電圧が上記第１の基準電圧以下の
ときは放電される一方、該電源電圧が上記第１の基準電
圧に達した時点から所定の時定数で充電が開始されるコ
ンデンサと、該コンデンサの第２の端子の電位を第２の
基準電圧と比較し、その比較結果に応じて２値の信号を
出力する第２の電圧比較回路と、該第２の電圧比較回路
の出力によってオン．オフされて出力電圧を得る第２の
トランジスタとを設けられており、上記電圧電圧が上記
第１の基準電圧より低下した際に上記出力電圧をリセッ
トするシステムリセット回路において、 上記第１の電圧比較回路の出力と上記第２のトランジス
タの入力との間に、上記第１の電圧比較回路の出力を上
記第２のトランジスタの入力に供給するゲート回路を設
けてなり、 上記電源電圧が上記第１の基準電圧より低下した際に該
ゲート回路によつて瞬時にリセットする構成としたこと
を特徴とするシステムリセット回路。 - （２）電源電圧を第１の基準電圧と比較し、その比較結
果に応じて２値の信号を出力する第１の電圧比較回路と
、該第１の電圧比較回路の出力レベルに応じてオン，オ
フされる第１のトランジスタと、電源電圧端子の一方に
第１の端子が接続され、該第１のトランジスタの出力に
第２の端子が接続され、該第１のトランジスタのオン，
オフに応じて上記電源電圧が上記第１の基準電圧以下の
ときは放電される一方、該電源電圧が上記第１の基準電
圧に達した時点から所定の時定数で充電が開始されるコ
ンデンサと、該コンデンサの第２の端子の電位を第２の
基準電圧と比較し、その比較結果に応じて２値の信号を
出力する第２の電圧比較回路と、該第２の電圧比較回路
の出力によつてオン，オフされて出力電圧を得る第２の
トランジスタとを設けられており、上記電源電圧が上記
第１の基準電圧より低下した際に上記出力電圧をリセッ
トするシステムリセット回路において、 上記第１のトランジスタの出力と上記コンデンサの第２
の端子との間に抵抗を設けてなり、上記電源電圧が上記
第１の基準電圧より低下した際に上記抵抗の両端電圧降
下にて上記第２の電圧比較回路の出力を反転させて瞬時
にリセットする構成としたことを特徴とするシステムリ
セット回路。 - （３）前記コンデンサの第２の端子と前記電源電圧端子
の一方との間に前記第１のトランジスタの出力にてオン
，オフする第３のトランジスタを更に設けてなり、 前記電源電圧が前記第１の基準電圧より低下した際に前
記抵抗の両端電圧降下にて前記第２の電圧比較回路の出
力を反転させて瞬時にリセットする一方、前記コンデン
サの放電速度をより速くする構成としたことを特徴とす
る請求項２記載のシステムリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022025A JPH061424B2 (ja) | 1989-01-31 | 1989-01-31 | システムリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022025A JPH061424B2 (ja) | 1989-01-31 | 1989-01-31 | システムリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02201618A true JPH02201618A (ja) | 1990-08-09 |
| JPH061424B2 JPH061424B2 (ja) | 1994-01-05 |
Family
ID=12071447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022025A Expired - Fee Related JPH061424B2 (ja) | 1989-01-31 | 1989-01-31 | システムリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061424B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000056201A (ko) * | 1999-02-13 | 2000-09-15 | 윤종용 | 마이크로 컴퓨터의 오동작 방지를 위한 초기화회로 |
| WO2005020437A1 (ja) * | 2003-08-22 | 2005-03-03 | Rohm Co., Ltd | 半導体集積回路装置及びそれを用いた電源電圧監視システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190323U (ja) * | 1984-11-19 | 1986-06-12 | ||
| JPS62179638U (ja) * | 1986-04-28 | 1987-11-14 |
-
1989
- 1989-01-31 JP JP1022025A patent/JPH061424B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (5)
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