JP2864438B2 - スイッチ入力検出方法 - Google Patents
スイッチ入力検出方法Info
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Description
【０００１】
【産業上の利用分野】本発明はスイッチのＯＮ／ＯＦＦ
状態を検出するスイッチ入力検出方法に関する。
状態を検出するスイッチ入力検出方法に関する。
【０００２】
【従来の技術】従来、この種のスイッチ入力検出方法
は、「特願平３−３５９１６」に開示されるものがあ
る。図４に従来のスイッチ入力検出回路１７Ａの回路図
を示す。同図において、１０は一端が接地され、他端が
信号線１１に接続されたスイッチであり、ＯＮ／ＯＦＦ
動作により信号の接続及び切断を行う。１２はスイッチ
１０を介して信号線１１に接続された入力端子であり、
１３はＶＣＣ電源である。
は、「特願平３−３５９１６」に開示されるものがあ
る。図４に従来のスイッチ入力検出回路１７Ａの回路図
を示す。同図において、１０は一端が接地され、他端が
信号線１１に接続されたスイッチであり、ＯＮ／ＯＦＦ
動作により信号の接続及び切断を行う。１２はスイッチ
１０を介して信号線１１に接続された入力端子であり、
１３はＶＣＣ電源である。
【０００３】１４は一端がＶＣＣ電源１３に接続され、
他端が入力端子１２に接続されたプルアップ抵抗であ
り、ＶＣＣ電源１３から電源の供給を受ける。１５は一
端が入力端子１２に接続され、他端が後述する入力ポー
トに接続された積分抵抗である。１６は積分抵抗１５の
他端と接地間に接続された積分コンデンサであり、積分
抵抗１５及び積分コンデンサ１６によりスイッチ１０の
ＯＮ／ＯＦＦの変化時に発生するチャタリングを吸収す
る。
他端が入力端子１２に接続されたプルアップ抵抗であ
り、ＶＣＣ電源１３から電源の供給を受ける。１５は一
端が入力端子１２に接続され、他端が後述する入力ポー
トに接続された積分抵抗である。１６は積分抵抗１５の
他端と接地間に接続された積分コンデンサであり、積分
抵抗１５及び積分コンデンサ１６によりスイッチ１０の
ＯＮ／ＯＦＦの変化時に発生するチャタリングを吸収す
る。
【０００４】１８はＣＰＵ及びメモリ等からなるコンピ
ュータであり、コンピュータ１８内の入力ポート１８ｃ
にはスイッチ入力検出回路１７Ａで検出されたＯＮ／Ｏ
ＦＦ動作による信号が入力され、コンピュータ１８によ
りその信号が処理されていた。
ュータであり、コンピュータ１８内の入力ポート１８ｃ
にはスイッチ入力検出回路１７Ａで検出されたＯＮ／Ｏ
ＦＦ動作による信号が入力され、コンピュータ１８によ
りその信号が処理されていた。
【０００５】ところが、かかるスイッチ入力検出回路１
７Ａでは、スイッチ１０がＯＦＦ状態の時に信号線１１
と接地間が短絡すると、スイッチ１０のＯＮ状態と同様
になり、コンピュータ１８内の入力ポート１８ｃにＬレ
ベルが出力されてスイッチ入力の誤検出が行われるいう
欠点があった。
７Ａでは、スイッチ１０がＯＦＦ状態の時に信号線１１
と接地間が短絡すると、スイッチ１０のＯＮ状態と同様
になり、コンピュータ１８内の入力ポート１８ｃにＬレ
ベルが出力されてスイッチ入力の誤検出が行われるいう
欠点があった。
【０００６】そこで、かかる欠点を解消するため、図５
に示すように、信号線１１と接地間が短絡しても誤検出
されないスイッチ入力検出回路１７が提案されている。
同図において、１はスイッチ１０の一端が接続された信
号線であり、２は信号線１に接続された割込入力端子で
ある。３は割込入力端子２と接地間に接続され、プルア
ップ抵抗１４より十分大きい抵抗値を有するプルダウン
抵抗である。４は一端が割込入力端子２に直列に接続さ
れた入力保護抵抗であり、５は入力保護抵抗４の他端に
直列に接続されたインバータバッファである。
に示すように、信号線１１と接地間が短絡しても誤検出
されないスイッチ入力検出回路１７が提案されている。
同図において、１はスイッチ１０の一端が接続された信
号線であり、２は信号線１に接続された割込入力端子で
ある。３は割込入力端子２と接地間に接続され、プルア
ップ抵抗１４より十分大きい抵抗値を有するプルダウン
抵抗である。４は一端が割込入力端子２に直列に接続さ
れた入力保護抵抗であり、５は入力保護抵抗４の他端に
直列に接続されたインバータバッファである。
【０００７】６はコレクタが割込入力端子２に接続さ
れ、エミッタがグランドに接続されたＮＰＮ型のトラン
ジスタであり、７は一端がトランジスタ６のベースに接
続され、当該ベースにバイアスを掛けるベース抵抗であ
る。１８ａはインバータバッファ５の出力側に接続され
たコンピュータ１８内の割込入力ポートであり、１８ｂ
はベース抵抗７の他端が接続されたコンピュータ１８内
の出力ポートである。尚、その他の構成については図４
に示されるものと同様なので、その説明を割愛する。
れ、エミッタがグランドに接続されたＮＰＮ型のトラン
ジスタであり、７は一端がトランジスタ６のベースに接
続され、当該ベースにバイアスを掛けるベース抵抗であ
る。１８ａはインバータバッファ５の出力側に接続され
たコンピュータ１８内の割込入力ポートであり、１８ｂ
はベース抵抗７の他端が接続されたコンピュータ１８内
の出力ポートである。尚、その他の構成については図４
に示されるものと同様なので、その説明を割愛する。
【０００８】かかるスイッチ入力検出回路１７では、ス
イッチ１０がＯＦＦの時はコンピュータ１８は割込み待
状態となっており、出力ポート１８ｂはＬレベルの信号
を出力し、トランジスタ６はＯＦＦに保たれている。こ
こで、スイッチ１０がＯＮになり、割込み入力ポート１
８ａが割込みリクエスト信号を受けると、コンピュータ
１８は直ちにこれを受け付け、ソフトフラッグをセット
すると共に、直ぐに出力ポート１８ｂからＨレベルの信
号を出力し、トランジスタ６をＯＮさせる割込みプログ
ラムを一回動作させる。
イッチ１０がＯＦＦの時はコンピュータ１８は割込み待
状態となっており、出力ポート１８ｂはＬレベルの信号
を出力し、トランジスタ６はＯＦＦに保たれている。こ
こで、スイッチ１０がＯＮになり、割込み入力ポート１
８ａが割込みリクエスト信号を受けると、コンピュータ
１８は直ちにこれを受け付け、ソフトフラッグをセット
すると共に、直ぐに出力ポート１８ｂからＨレベルの信
号を出力し、トランジスタ６をＯＮさせる割込みプログ
ラムを一回動作させる。
【０００９】すると、ＶＣＣ電源１３から供給される電
圧がプルアップ抵抗１４、入力端子１２、信号線１１、
スイッチ１０、信号線１、割込み入力端子２及びトラン
ジスタ６を介してグランドに放電されると共に、積分コ
ンデンサ１６に充電された電圧も積分抵抗１５を介して
グランドに放電され、入力ポート１８ｃ側に入力される
電圧は低電圧になる。
圧がプルアップ抵抗１４、入力端子１２、信号線１１、
スイッチ１０、信号線１、割込み入力端子２及びトラン
ジスタ６を介してグランドに放電されると共に、積分コ
ンデンサ１６に充電された電圧も積分抵抗１５を介して
グランドに放電され、入力ポート１８ｃ側に入力される
電圧は低電圧になる。
【００１０】その後、コンピュータ１８は割込みプログ
ラムでセットされたソフトフラッグ及び入力ポート１８
ｃに入力された状態（Ｌレベル）の両方を読み取り、ス
イッチ入力検出回路１７がＯＮ状態であることを判断す
る。この場合、信号線１１が接地間で短絡されている場
合は、割込みプログラムによるソフトフラッグのセット
及び入力ポート１８ｃのＬレベルは同時に検出されない
ことから、スイッチ入力の誤検出を防止していた。
ラムでセットされたソフトフラッグ及び入力ポート１８
ｃに入力された状態（Ｌレベル）の両方を読み取り、ス
イッチ入力検出回路１７がＯＮ状態であることを判断す
る。この場合、信号線１１が接地間で短絡されている場
合は、割込みプログラムによるソフトフラッグのセット
及び入力ポート１８ｃのＬレベルは同時に検出されない
ことから、スイッチ入力の誤検出を防止していた。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来のスイッチ入力検出回路で複数のスイッチ入力検
出を行う場合、従来の方法をそのまま用いてコンピュー
タ１８がスイッチ入力を検出しようとすると、次に示す
場合に問題が生じる。一つは、接続制御手段のトランジ
スタ６の付勢中（つまり、１又は複数のスイッチがＯＮ
になっているとき）に、新たに別のスイッチがＯＮにな
った場合である。別のスイッチがＯＮになると、そのス
イッチと接続されている入力ポートはＬレベルになるも
のの、先にＯＮされたスイッチにより、インバータバッ
ファ５にはすでにＨレベルの信号が入力されている。そ
のため、新たに割込みトリガが掛からず、割込みプログ
ラムが実行されない（つまり、ソフトフラッグのセット
が行われない）。したがって、スイッチがＯＮされて入
力ポートがＬレベルになった場合と、例えば信号線の接
地による短絡で入力ポートがＬレベルになった場合との
区別できず、スイッチのＯＮ／ＯＦＦ状態の検出が正し
く判断できなくなる。
た従来のスイッチ入力検出回路で複数のスイッチ入力検
出を行う場合、従来の方法をそのまま用いてコンピュー
タ１８がスイッチ入力を検出しようとすると、次に示す
場合に問題が生じる。一つは、接続制御手段のトランジ
スタ６の付勢中（つまり、１又は複数のスイッチがＯＮ
になっているとき）に、新たに別のスイッチがＯＮにな
った場合である。別のスイッチがＯＮになると、そのス
イッチと接続されている入力ポートはＬレベルになるも
のの、先にＯＮされたスイッチにより、インバータバッ
ファ５にはすでにＨレベルの信号が入力されている。そ
のため、新たに割込みトリガが掛からず、割込みプログ
ラムが実行されない（つまり、ソフトフラッグのセット
が行われない）。したがって、スイッチがＯＮされて入
力ポートがＬレベルになった場合と、例えば信号線の接
地による短絡で入力ポートがＬレベルになった場合との
区別できず、スイッチのＯＮ／ＯＦＦ状態の検出が正し
く判断できなくなる。
【００１２】もう一つは、例えばコンピュータ１８が非
活性中（スリープモード中）に信号線が接地してしま
い、短絡した後、別のスイッチがＯＮし、割込みトリガ
が掛かった場合である。割込みトリガが掛かると、コン
ピュータ１８が活性状態（起動）して割込みプログラム
を実行する。割込みプログラムの実行により、ソフトフ
ラッグがセットされ、トランジスタ６が付勢される。こ
のとき、スイッチがＯＮした場合でも、信号線が接地し
た場合でも、入力ポートはＬレベルとなる。したがっ
て、信号線が接地した場合でも、スイッチがＯＮしたも
のと判断されることになり、スイッチのＯＮ／ＯＦＦ状
態が正しく判断できなくなる。
活性中（スリープモード中）に信号線が接地してしま
い、短絡した後、別のスイッチがＯＮし、割込みトリガ
が掛かった場合である。割込みトリガが掛かると、コン
ピュータ１８が活性状態（起動）して割込みプログラム
を実行する。割込みプログラムの実行により、ソフトフ
ラッグがセットされ、トランジスタ６が付勢される。こ
のとき、スイッチがＯＮした場合でも、信号線が接地し
た場合でも、入力ポートはＬレベルとなる。したがっ
て、信号線が接地した場合でも、スイッチがＯＮしたも
のと判断されることになり、スイッチのＯＮ／ＯＦＦ状
態が正しく判断できなくなる。
【００１３】本発明の目的は、上述した問題点に鑑み、
多数のスイッチ入力を扱うシステムにおいて、いかなる
タイミングで個々のスイッチの信号線と接地間が短絡し
ても個々のスイッチのＯＮ／ＯＦＦ状態が確実に検出で
きるスイッチ入力検出方法を提供するものである。
多数のスイッチ入力を扱うシステムにおいて、いかなる
タイミングで個々のスイッチの信号線と接地間が短絡し
ても個々のスイッチのＯＮ／ＯＦＦ状態が確実に検出で
きるスイッチ入力検出方法を提供するものである。
【００１４】
【課題を解決するための手段】本発明は上述した目的を
達成するため、各個独立して一端が電源に接続され、ま
た他端が共通線に接続されてＯＮ状態となると割込み信
号を出力する複数のスイッチと前記共通線を介して接続
され、最初の割込み信号が入力されると、割込み検出信
号を出力する割込み検出手段と、割込み検出信号が入力
されると付勢し、複数のスイッチの他端側の電位を制御
する接続制御手段と、複数のスイッチの一端側の電位を
それぞれ検出する複数の電位検出手段とを備えた回路で
あって、割込み検出信号及び検出した複数のスイッチの
一端側の電位に基づいて、スイッチ毎のＯＮ状態、ＯＦ
Ｆ状態又は接続異常状態を検出するスイッチ入力検出方
法において、割り込み検出信号に基づいて、接続制御手
段が付勢状態かそれとも非付勢状態かを所定時間間隔で
判断する工程と、接続制御手段が非付勢状態と判断する
と、各スイッチの一端側の電位を検出し、検出した電位
に基づいて各スイッチがＯＦＦ状態か又は接続異常状態
かを検出する工程と、一方、接続制御手段が付勢状態と
判断すると、各スイッチの一端側の電位を検出して、少
なくとも１つのスイッチがＯＦＦ状態から状態変化した
かどうかを判定し、ＯＦＦ状態から状態変化したと判定
されたスイッチが存在すると、接続制御手段を非付勢に
して、そのときの各スイッチの一端側の電位を検出し、
接続制御手段が付勢状態のときの各スイッチの一端側の
電位と比較して、各スイッチがＯＮ状態か若しくはＯＦ
Ｆ状態か又は接続異常状態かを検出する工程とを有する
ものである。
達成するため、各個独立して一端が電源に接続され、ま
た他端が共通線に接続されてＯＮ状態となると割込み信
号を出力する複数のスイッチと前記共通線を介して接続
され、最初の割込み信号が入力されると、割込み検出信
号を出力する割込み検出手段と、割込み検出信号が入力
されると付勢し、複数のスイッチの他端側の電位を制御
する接続制御手段と、複数のスイッチの一端側の電位を
それぞれ検出する複数の電位検出手段とを備えた回路で
あって、割込み検出信号及び検出した複数のスイッチの
一端側の電位に基づいて、スイッチ毎のＯＮ状態、ＯＦ
Ｆ状態又は接続異常状態を検出するスイッチ入力検出方
法において、割り込み検出信号に基づいて、接続制御手
段が付勢状態かそれとも非付勢状態かを所定時間間隔で
判断する工程と、接続制御手段が非付勢状態と判断する
と、各スイッチの一端側の電位を検出し、検出した電位
に基づいて各スイッチがＯＦＦ状態か又は接続異常状態
かを検出する工程と、一方、接続制御手段が付勢状態と
判断すると、各スイッチの一端側の電位を検出して、少
なくとも１つのスイッチがＯＦＦ状態から状態変化した
かどうかを判定し、ＯＦＦ状態から状態変化したと判定
されたスイッチが存在すると、接続制御手段を非付勢に
して、そのときの各スイッチの一端側の電位を検出し、
接続制御手段が付勢状態のときの各スイッチの一端側の
電位と比較して、各スイッチがＯＮ状態か若しくはＯＦ
Ｆ状態か又は接続異常状態かを検出する工程とを有する
ものである。
【００１５】
【作用】本発明においては、割り込み検出信号に基づい
て、接続制御手段が付勢状態かそれとも非付勢状態かを
所定時間間隔で判断し、非付勢状態と判断すると、各ス
イッチの一端側の電位を検出し、検出した電位に基づい
て各スイッチがＯＦＦ状態か又は接続異常状態かを検出
する。非付勢状態にもかかわらず、検出した一端側の電
位が、スイッチがＯＮした状態と同じ電位であれば、接
続異常状態と判定する。一方、接続制御手段が付勢状態
と判断すると、各スイッチの一端側の電位を検出して、
少なくとも１つのスイッチがＯＦＦ状態から状態変化し
たかどうかを判定する。ＯＦＦ状態から状態変化したと
判定されたスイッチが存在すると、このままでは、その
スイッチの一端側の電位が、スイッチがＯＮしてその電
位になったのか、それとも短絡によりその電位になった
のかが判断できない。そこで、スイッチがＯＮされたと
きには、接続制御手段が付勢時と非付勢時とにおけるス
イッチの一端側の電位の極性は、背反する（相反する）
ことを利用して、一度、接続制御手段を非付勢にし、各
スイッチの一端側の電位を検出して、接続制御手段が付
勢状態のときの各スイッチの一端側の電位と比較して、
各スイッチがＯＮ状態か若しくはＯＦＦ状態か又は接続
異常状態かを検出する。
て、接続制御手段が付勢状態かそれとも非付勢状態かを
所定時間間隔で判断し、非付勢状態と判断すると、各ス
イッチの一端側の電位を検出し、検出した電位に基づい
て各スイッチがＯＦＦ状態か又は接続異常状態かを検出
する。非付勢状態にもかかわらず、検出した一端側の電
位が、スイッチがＯＮした状態と同じ電位であれば、接
続異常状態と判定する。一方、接続制御手段が付勢状態
と判断すると、各スイッチの一端側の電位を検出して、
少なくとも１つのスイッチがＯＦＦ状態から状態変化し
たかどうかを判定する。ＯＦＦ状態から状態変化したと
判定されたスイッチが存在すると、このままでは、その
スイッチの一端側の電位が、スイッチがＯＮしてその電
位になったのか、それとも短絡によりその電位になった
のかが判断できない。そこで、スイッチがＯＮされたと
きには、接続制御手段が付勢時と非付勢時とにおけるス
イッチの一端側の電位の極性は、背反する（相反する）
ことを利用して、一度、接続制御手段を非付勢にし、各
スイッチの一端側の電位を検出して、接続制御手段が付
勢状態のときの各スイッチの一端側の電位と比較して、
各スイッチがＯＮ状態か若しくはＯＦＦ状態か又は接続
異常状態かを検出する。
【００１６】
【実施例】本発明のスイッチ入力検出方法に係わる一実
施例を図１〜図３に基づいて従来例と同一構成部分には
同一符号を付して説明する。図１はスイッチ入力検出回
路１７の回路図である。同図において、１はスイッチ１
０，２０，３０の一端が接続された信号線であり、２は
信号線１に接続された割込入力端子である。３は割込入
力端子２と接地間に接続され後述するプルアップ抵抗１
４，２４，３４より十分大きい抵抗値を有するプルダウ
ン抵抗である。４は一端が割込入力端子２に直列に接続
された入力保護抵抗であり、５は入力保護抵抗４の他端
に直列に接続されたインバータバッファである。
施例を図１〜図３に基づいて従来例と同一構成部分には
同一符号を付して説明する。図１はスイッチ入力検出回
路１７の回路図である。同図において、１はスイッチ１
０，２０，３０の一端が接続された信号線であり、２は
信号線１に接続された割込入力端子である。３は割込入
力端子２と接地間に接続され後述するプルアップ抵抗１
４，２４，３４より十分大きい抵抗値を有するプルダウ
ン抵抗である。４は一端が割込入力端子２に直列に接続
された入力保護抵抗であり、５は入力保護抵抗４の他端
に直列に接続されたインバータバッファである。
【００１７】６はコレクタが割込入力端子２に接続さ
れ、エミッタがグランドに接続されたＮＰＮ型のトラン
ジスタであり、７は一端がトランジスタ６のベースに接
続され、当該ベースにバイアスを掛けるベース抵抗であ
る。１８ａはインバータバッファ５の出力側に接続され
ＣＰＵ及びメモリ等からなるコンピュータ１８内に設け
られた割込入力ポートであり、１８ｂはベース抵抗７の
他端が接続されたコンピュータ１８内の出力ポートであ
る。１２，２２，３２はスイッチ１０，２０，３０を介
して信号線１１，２１，３１に接続された入力端子であ
り、１３はＶＣＣ電源である。
れ、エミッタがグランドに接続されたＮＰＮ型のトラン
ジスタであり、７は一端がトランジスタ６のベースに接
続され、当該ベースにバイアスを掛けるベース抵抗であ
る。１８ａはインバータバッファ５の出力側に接続され
ＣＰＵ及びメモリ等からなるコンピュータ１８内に設け
られた割込入力ポートであり、１８ｂはベース抵抗７の
他端が接続されたコンピュータ１８内の出力ポートであ
る。１２，２２，３２はスイッチ１０，２０，３０を介
して信号線１１，２１，３１に接続された入力端子であ
り、１３はＶＣＣ電源である。
【００１８】１４，２４，３４は一端がＶＣＣ電源１３
に接続され、他端が入力端子１２，２２，３２に接続さ
れたプルアップ抵抗であり、ＶＣＣ電源１３から電源の
供給を受ける。１５，２５，３５は一端が入力端子１
２，２２，３２に接続され、他端が入力ポート１８ｃ，
１８ｄ，１８ｅに接続された積分抵抗である。１６，２
６，３６は積分抵抗１５，２５，３５の他端と接地間に
接続された積分コンデンサであり、積分抵抗１５，２
５，３５及び積分コンデンサ１６，２６，３６によりス
イッチ１０，２０，３０のＯＮ／ＯＦＦの変化時に発生
するチャタリングを吸収する。
に接続され、他端が入力端子１２，２２，３２に接続さ
れたプルアップ抵抗であり、ＶＣＣ電源１３から電源の
供給を受ける。１５，２５，３５は一端が入力端子１
２，２２，３２に接続され、他端が入力ポート１８ｃ，
１８ｄ，１８ｅに接続された積分抵抗である。１６，２
６，３６は積分抵抗１５，２５，３５の他端と接地間に
接続された積分コンデンサであり、積分抵抗１５，２
５，３５及び積分コンデンサ１６，２６，３６によりス
イッチ１０，２０，３０のＯＮ／ＯＦＦの変化時に発生
するチャタリングを吸収する。
【００１９】次に、かかるスイッチ入力検出回路を用い
たスイッチ入力検出方法を図２及び図３により述べる。
先ず、初期状態においては、スイッチ入力検出回路１７
のスイッチ１０，２０，３０はいずれもＯＦＦされてお
り、割込み入力端子２に電源が供給されず、割込み入力
端子２の電圧レベルはＬレベルとなり、プルダウン抵抗
３、入力保護抵抗４及びインバータバッファ５を介して
割込み入力ポート１８ａにはＨレベルの信号が印加さ
れ、割込み待ちの状態となっている。この間、コンピュ
−タ１８のＣＰＵはメイン処理を行っており、スイッチ
１０，２０，３０がいずれもＯＦＦの時は、出力ポート
１８ｂは常時Ｌレベルにセットされるようにプログラム
されている。
たスイッチ入力検出方法を図２及び図３により述べる。
先ず、初期状態においては、スイッチ入力検出回路１７
のスイッチ１０，２０，３０はいずれもＯＦＦされてお
り、割込み入力端子２に電源が供給されず、割込み入力
端子２の電圧レベルはＬレベルとなり、プルダウン抵抗
３、入力保護抵抗４及びインバータバッファ５を介して
割込み入力ポート１８ａにはＨレベルの信号が印加さ
れ、割込み待ちの状態となっている。この間、コンピュ
−タ１８のＣＰＵはメイン処理を行っており、スイッチ
１０，２０，３０がいずれもＯＦＦの時は、出力ポート
１８ｂは常時Ｌレベルにセットされるようにプログラム
されている。
【００２０】メイン処理の中で一定時間毎のスイッチ入
力チェックタイミングになると（ステップＳ１１）、接
続制御手段を付勢するための出力ポート１８ｂがＨレベ
ル（付勢中）かＬレベル（非付勢中）かを自らチェック
する（ステップＳ１２）。ここでは、スイッチ１０，２
０，３０がいずれもＯＦＦなので、出力ポート１８ｂは
Ｌレベルで、スイッチ入力状態を格納するＲＡＭ（今回
用）をクリア、即ちスイッチ１０，２０，３０がＯＦＦ
という意味で各ビットをＨレベルにイニシャライズし
（ステップＳ１３）、各入力ポート１８ｃ，１８ｄ，１
８ｅの入力レベルをチェックする（ステップＳ１４）。
力チェックタイミングになると（ステップＳ１１）、接
続制御手段を付勢するための出力ポート１８ｂがＨレベ
ル（付勢中）かＬレベル（非付勢中）かを自らチェック
する（ステップＳ１２）。ここでは、スイッチ１０，２
０，３０がいずれもＯＦＦなので、出力ポート１８ｂは
Ｌレベルで、スイッチ入力状態を格納するＲＡＭ（今回
用）をクリア、即ちスイッチ１０，２０，３０がＯＦＦ
という意味で各ビットをＨレベルにイニシャライズし
（ステップＳ１３）、各入力ポート１８ｃ，１８ｄ，１
８ｅの入力レベルをチェックする（ステップＳ１４）。
【００２１】チェックの結果、すべての入力ポート１８
ｃ，１８ｄ，１８ｅがＨレベルであることを確認して、
各スイッチ１０，２０，３０をＯＦＦと判定する（ステ
ップＳ１５）。この時、Ｌレベルの入力ポート１８ｃ，
１８ｄ，１８ｅがあれば、Ｌレベルの入力ポート１８
ｃ，１８ｄ，１８ｅに係わるスイッチ１０，２０，３０
の信号線１１，２１，３１が接地間で短絡していると判
定する（ステップＳ１６）。
ｃ，１８ｄ，１８ｅがＨレベルであることを確認して、
各スイッチ１０，２０，３０をＯＦＦと判定する（ステ
ップＳ１５）。この時、Ｌレベルの入力ポート１８ｃ，
１８ｄ，１８ｅがあれば、Ｌレベルの入力ポート１８
ｃ，１８ｄ，１８ｅに係わるスイッチ１０，２０，３０
の信号線１１，２１，３１が接地間で短絡していると判
定する（ステップＳ１６）。
【００２２】次に、スイッチ１０，２０，３０のいずれ
かをＯＮすると、ＶＣＣ電源１３から供給される電圧
が、ＯＮされたスイッチ１０，２０，３０に係わるプル
アップ抵抗１４，２４，３４、入力端子１２，２２，３
２、信号線１１，２１，３１、ＯＮされたスイッチ１
０，２０，３０、信号線１、割込み入力端子２及びプル
ダウン抵抗３を介してグランドに放電される。この時、
プルダウン抵抗３はプルアップ抵抗１４，２４，３４の
抵抗値より十分大きく設定しているので、インバータバ
ッファ５の入力側には入力保護抵抗４を介してＨレベル
の信号が入力される。
かをＯＮすると、ＶＣＣ電源１３から供給される電圧
が、ＯＮされたスイッチ１０，２０，３０に係わるプル
アップ抵抗１４，２４，３４、入力端子１２，２２，３
２、信号線１１，２１，３１、ＯＮされたスイッチ１
０，２０，３０、信号線１、割込み入力端子２及びプル
ダウン抵抗３を介してグランドに放電される。この時、
プルダウン抵抗３はプルアップ抵抗１４，２４，３４の
抵抗値より十分大きく設定しているので、インバータバ
ッファ５の入力側には入力保護抵抗４を介してＨレベル
の信号が入力される。
【００２３】そして、入力されたＨレベルの信号はイン
バータバッファ５により反転され、Ｌレベルの信号が割
込みリクエスト信号として割込み入力ポート１８ａに印
加される。コンピュータ１８は割込み入力ポート１８ａ
に割込みリクエスト信号を受けると、割込みプログラム
を一回動作させる。
バータバッファ５により反転され、Ｌレベルの信号が割
込みリクエスト信号として割込み入力ポート１８ａに印
加される。コンピュータ１８は割込み入力ポート１８ａ
に割込みリクエスト信号を受けると、割込みプログラム
を一回動作させる。
【００２４】この割込み処理では、メイン処理におい
て、出力ポート１８ｂがＨレベルを出力中に入力ポート
１８ｃ，１８ｄ，１８ｅのいずれかがＨレベルからＬレ
ベルに変化した場合にセットされる“変化したフラッ
グ”がセットされているかをチェックする（ステップＳ
３１）。この場合、初期状態からスイッチ１０，２０，
３０のいずれかがＯＮになって、割込みプログラムが動
作した時は、“変化したフラッグ”はセットされていな
いので、出力ポート１８ｂにＨレベルを出力し、接続制
御手段を付勢させて割込み処理を終了する（ステップＳ
３２）。
て、出力ポート１８ｂがＨレベルを出力中に入力ポート
１８ｃ，１８ｄ，１８ｅのいずれかがＨレベルからＬレ
ベルに変化した場合にセットされる“変化したフラッ
グ”がセットされているかをチェックする（ステップＳ
３１）。この場合、初期状態からスイッチ１０，２０，
３０のいずれかがＯＮになって、割込みプログラムが動
作した時は、“変化したフラッグ”はセットされていな
いので、出力ポート１８ｂにＨレベルを出力し、接続制
御手段を付勢させて割込み処理を終了する（ステップＳ
３２）。
【００２５】次に、割込み処理終了後のメイン処理で
は、スイッチ入力のチェックタイミングになり、出力ポ
ート１８ｂをチェックすると、今度はＨレベルなので、
スイッチ入力状態を格納するＲＡＭ（今回用）の内容を
前回用のＲＡＭへ転送して（ステップＳ１７）から、新
たに各入力ポート１８ｃ，１８ｄ，１８ｅの入力レベル
を読込んで今回用のＲＡＭへ格納し（ステップＳ１
８）、スイッチ入力の読込みを更新する。
は、スイッチ入力のチェックタイミングになり、出力ポ
ート１８ｂをチェックすると、今度はＨレベルなので、
スイッチ入力状態を格納するＲＡＭ（今回用）の内容を
前回用のＲＡＭへ転送して（ステップＳ１７）から、新
たに各入力ポート１８ｃ，１８ｄ，１８ｅの入力レベル
を読込んで今回用のＲＡＭへ格納し（ステップＳ１
８）、スイッチ入力の読込みを更新する。
【００２６】その後、コンピュータ１８は各スイッチ入
力について、前回用のＲＡＭの内容と今回用のＲＡＭの
内容とをビット毎に比較し（ステップＳ１９）、前回の
入力レベルがＨレベルで今回の入力レベルがＬレベルと
いう変化を検出しなかった時は、スイッチ入力はＯＮ方
向の変化がないと判定してスイッチの入力チェック処理
を終了する。
力について、前回用のＲＡＭの内容と今回用のＲＡＭの
内容とをビット毎に比較し（ステップＳ１９）、前回の
入力レベルがＨレベルで今回の入力レベルがＬレベルと
いう変化を検出しなかった時は、スイッチ入力はＯＮ方
向の変化がないと判定してスイッチの入力チェック処理
を終了する。
【００２７】一方、変化を検出した時は、変化した入力
ポート１８ｃ，１８ｄ，１８ｅに係わるスイッチ１０，
２０，３０が本当にＯＮ方向に変化したのか、或いは入
力ポート１８ｃ，１８ｄ，１８ｅに係わる信号線１１，
２１，３１が接地間で短絡したのかを以下のように確認
する。
ポート１８ｃ，１８ｄ，１８ｅに係わるスイッチ１０，
２０，３０が本当にＯＮ方向に変化したのか、或いは入
力ポート１８ｃ，１８ｄ，１８ｅに係わる信号線１１，
２１，３１が接地間で短絡したのかを以下のように確認
する。
【００２８】先ず、出力ポート１８ｂをＬレベルにする
（ステップＳ２０）。そして、直ちに“変化したフラッ
グ”をセットした（ステップＳ２１）後、出力ポート１
８ｂがＬレベルであることを自ら確認する（ステップＳ
２２）。これは、出力ポート１８ｂをＬレベルにしてか
ら“変化したフラッグ”のセットが完了するまでの間
に、何らかの原因で割込みが掛かっていないことをチェ
ックするためである。“変化したフラッグ”のセット後
の確認で出力ポート１８ｂがＨレベルの場合はＬレベル
が確認できるまで、ステップＳ２０及びステップＳ２１
を繰り返す。
（ステップＳ２０）。そして、直ちに“変化したフラッ
グ”をセットした（ステップＳ２１）後、出力ポート１
８ｂがＬレベルであることを自ら確認する（ステップＳ
２２）。これは、出力ポート１８ｂをＬレベルにしてか
ら“変化したフラッグ”のセットが完了するまでの間
に、何らかの原因で割込みが掛かっていないことをチェ
ックするためである。“変化したフラッグ”のセット後
の確認で出力ポート１８ｂがＨレベルの場合はＬレベル
が確認できるまで、ステップＳ２０及びステップＳ２１
を繰り返す。
【００２９】ここで、出力ポート１８ｂがＬレベルにな
り、接続制御手段のトランジスタ６をＯＦＦ（非付勢状
態）にすると、スイッチ１０，２０，３０のいずれかが
ＯＮになっている場合には、初期状態からスイッチがＯ
Ｎになった時と同じ動作シーケンスで再び割込みリクエ
スト信号が割込み入力ポート１８ａに印加され、割り込
みプログラムを再動作させる。
り、接続制御手段のトランジスタ６をＯＦＦ（非付勢状
態）にすると、スイッチ１０，２０，３０のいずれかが
ＯＮになっている場合には、初期状態からスイッチがＯ
Ｎになった時と同じ動作シーケンスで再び割込みリクエ
スト信号が割込み入力ポート１８ａに印加され、割り込
みプログラムを再動作させる。
【００３０】ところが、この場合の割込み処理動作時に
は、“変化したフラッグ”がセットされているので、こ
のフラッグをクリアした上（ステップＳ３３）、割込み
プログラムは、接続制御手段が非付勢状態での各入力ポ
ート１８ｃ，１８ｄ，１８ｅの入力レベルを新たに読み
込み（ステップＳ３４）、その内容と、接続制御手段が
付勢状態の時に読み込み格納してあるスイッチ入力の今
回用ＲＡＭの内容とを各ビット毎に比較してスイッチ１
０，２０，３０のＯＮの正当性を次の（１）〜（４）の
ように判定する（ステップＳ３５）。ここで、回路の構
成上、接続制御手段のトランジスタ６がＯＦＦ（非付勢
状態）であれば、通常、各入力ポート１８ｃ，１８ｄ，
１８ｅの入力レベルはＨとなる。
は、“変化したフラッグ”がセットされているので、こ
のフラッグをクリアした上（ステップＳ３３）、割込み
プログラムは、接続制御手段が非付勢状態での各入力ポ
ート１８ｃ，１８ｄ，１８ｅの入力レベルを新たに読み
込み（ステップＳ３４）、その内容と、接続制御手段が
付勢状態の時に読み込み格納してあるスイッチ入力の今
回用ＲＡＭの内容とを各ビット毎に比較してスイッチ１
０，２０，３０のＯＮの正当性を次の（１）〜（４）の
ように判定する（ステップＳ３５）。ここで、回路の構
成上、接続制御手段のトランジスタ６がＯＦＦ（非付勢
状態）であれば、通常、各入力ポート１８ｃ，１８ｄ，
１８ｅの入力レベルはＨとなる。
【００３１】 （１）メイン処理で読み込んだスイッチ入力がＬレベル
で、次に割込み処理で読み込んだスイッチ入力がＨレベ
ルの時は、スイッチ１０，２０，３０はＯＮと判定す
る。（正常判定） （２）メイン処理で読み込んだスイッチ入力も、次の割
込み処理で読み込んだスイッチ入力も共にＬレベルの時
は、そのスイッチ１０，２０，３０に係わる信号線１
１，２１，３１が接地間で短絡していると判定する。
（異常判定）（３）メイン処理で読み込んだスイッチ入力がＨレベル
で、次に割込み処理で読み込んだスイッチ入力がＬレベ
ルの時は、そのスイッチ１０，２０，３０に係わる信号
線１１，２１，３１が接地間で短絡していると判定す
る。（異常判定） （４）メイン処理で読み込んだスイッチ入力も、次の割
込み処理で読み込んだ入力も共にＨレベルの時はスイッ
チ１０，２０，３０はＯＦＦと判定する。（正常判定）
で、次に割込み処理で読み込んだスイッチ入力がＨレベ
ルの時は、スイッチ１０，２０，３０はＯＮと判定す
る。（正常判定） （２）メイン処理で読み込んだスイッチ入力も、次の割
込み処理で読み込んだスイッチ入力も共にＬレベルの時
は、そのスイッチ１０，２０，３０に係わる信号線１
１，２１，３１が接地間で短絡していると判定する。
（異常判定）（３）メイン処理で読み込んだスイッチ入力がＨレベル
で、次に割込み処理で読み込んだスイッチ入力がＬレベ
ルの時は、そのスイッチ１０，２０，３０に係わる信号
線１１，２１，３１が接地間で短絡していると判定す
る。（異常判定） （４）メイン処理で読み込んだスイッチ入力も、次の割
込み処理で読み込んだ入力も共にＨレベルの時はスイッ
チ１０，２０，３０はＯＦＦと判定する。（正常判定）
【００３２】通常、接続制御手段が非付勢状態では、ス
イッチがＯＮであっても、ＯＦＦであっても各入力ポー
トの入力レベルはＨレベルになるはずである。しかし、
信号線１１，２１，３１が接地間で短絡していると、入
力ポート１８ｃ，１８ｄ，１８ｅへの入力レベルはＬレ
ベルとなる。したがって、接続制御手段を非付勢状態に
したときに、入力レベルがＬレベルになっている入力ポ
ートにおいて、その入力ポートと接続されている信号線
は接地し、短絡電流が流れていることになる。
イッチがＯＮであっても、ＯＦＦであっても各入力ポー
トの入力レベルはＨレベルになるはずである。しかし、
信号線１１，２１，３１が接地間で短絡していると、入
力ポート１８ｃ，１８ｄ，１８ｅへの入力レベルはＬレ
ベルとなる。したがって、接続制御手段を非付勢状態に
したときに、入力レベルがＬレベルになっている入力ポ
ートにおいて、その入力ポートと接続されている信号線
は接地し、短絡電流が流れていることになる。
【００３３】コンピュータ１８は各スイッチ１０，２
０，３０毎にスイッチ入力判定を行った後、判定結果格
納用ＲＡＭの各スイッチ１０，２０，３０に係わる各ビ
ット位置に、異常判定の時は異常ビットセットを行い
（ステップＳ３６）、正常判定の時はビットリセットを
行う（ステップＳ３７）。最後に出力ポート１８ｂをＨ
レベル（接続制御手段付勢状態）に戻し（ステップＳ３
２）、再びスイッチ入力を読み取れる状態にして割込み
処理を終了（リターン）する。尚、判定結果格納用ＲＡ
Ｍは異常処理プログラムにより、別途使用され適切に処
理される。
０，３０毎にスイッチ入力判定を行った後、判定結果格
納用ＲＡＭの各スイッチ１０，２０，３０に係わる各ビ
ット位置に、異常判定の時は異常ビットセットを行い
（ステップＳ３６）、正常判定の時はビットリセットを
行う（ステップＳ３７）。最後に出力ポート１８ｂをＨ
レベル（接続制御手段付勢状態）に戻し（ステップＳ３
２）、再びスイッチ入力を読み取れる状態にして割込み
処理を終了（リターン）する。尚、判定結果格納用ＲＡ
Ｍは異常処理プログラムにより、別途使用され適切に処
理される。
【００３４】そして、以後のメイン処理でのスイッチ１
０，２０，３０の扱いには入力ポート１８ｃ，１８ｄ，
１８ｅを読み込んで、この内容と上記判定結果とを併わ
せて総合判断し（ステップＳ２３）、スイッチ入力の誤
検出が防止される。
０，２０，３０の扱いには入力ポート１８ｃ，１８ｄ，
１８ｅを読み込んで、この内容と上記判定結果とを併わ
せて総合判断し（ステップＳ２３）、スイッチ入力の誤
検出が防止される。
【００３５】また、スイッチ１０，２０，３０のいずれ
かが既にＯＮになっていて、出力ポート１８ｂがＨレベ
ルの時、メイン処理のスイッチ入力のチェックタイミン
グで入力ポート１８ｃ，１８ｄ，１８ｅのうちのいずれ
かに新たにＬレベル（ＯＮ方向の変化）を検出した場合
も、上記のようにメイン処理と割込み処理とを協調動作
させることによりスイッチ入力の誤検出が防止される。
かが既にＯＮになっていて、出力ポート１８ｂがＨレベ
ルの時、メイン処理のスイッチ入力のチェックタイミン
グで入力ポート１８ｃ，１８ｄ，１８ｅのうちのいずれ
かに新たにＬレベル（ＯＮ方向の変化）を検出した場合
も、上記のようにメイン処理と割込み処理とを協調動作
させることによりスイッチ入力の誤検出が防止される。
【００３６】さらに、コンピュータ１８が非活性中（ス
リープモード中）に信号線１１，２１，３１のいずれか
が接地間で短絡し、その後、スイッチ１０，２０，３０
の内の正常な接続を維持しているスイッチ１０，２０，
３０がＯＮとなって、コンピュータ１８を活性化（起
動）させた場合も、上記のようにメイン処理と割込み処
理とを協調動作させることによりスイッチ入力の誤検出
が防止される。
リープモード中）に信号線１１，２１，３１のいずれか
が接地間で短絡し、その後、スイッチ１０，２０，３０
の内の正常な接続を維持しているスイッチ１０，２０，
３０がＯＮとなって、コンピュータ１８を活性化（起
動）させた場合も、上記のようにメイン処理と割込み処
理とを協調動作させることによりスイッチ入力の誤検出
が防止される。
【００３７】尚、本実施例ではＶＣＣ電源１３を正の電
源として説明したが、ＶＣＣ電源１３を負の電源にして
も良い。この場合、インバータバッファ５に代えてレベ
ル変換するアンプを用いると共に、ＮＰＮ型のトランジ
スタ６に代えてＰＮＰ型トランジスタを用い、積分コン
デンサ１６，２６，３６の極性を変える。
源として説明したが、ＶＣＣ電源１３を負の電源にして
も良い。この場合、インバータバッファ５に代えてレベ
ル変換するアンプを用いると共に、ＮＰＮ型のトランジ
スタ６に代えてＰＮＰ型トランジスタを用い、積分コン
デンサ１６，２６，３６の極性を変える。
【００３８】
【発明の効果】以上のように本発明によれば、割り込み
検出信号に基づいて、接続制御手段が付勢状態かそれと
も非付勢状態かを所定時間間隔で判断し、非付勢状態と
判断すると、検出した一端側の電位に基づいて各スイッ
チがＯＦＦ状態か又は接続異常状態かを検出し、付勢状
態と判断すると、ＯＦＦ状態から状態変化したスイッチ
が少なくとも１つ存在した場合には、一度、接続制御手
段を非付勢にし、各スイッチの一端側の電位を検出し
て、接続制御手段が付勢状態のときの各スイッチの一端
側の電位と比較して、各スイッチがＯＮ状態か、ＯＦＦ
状態か又は接続異常状態かを検出するようにしたので、
スイッチ毎に状態を確実に検出できる。特に接続制御手
段の付勢時において、付勢時のスイッチの一端側の電位
だけでは、スイッチがＯＮされてその電位になったの
か、それとも短絡によりその電位になったのかが検出で
きないので、スイッチがＯＮされたときには、接続制御
手段が付勢時と非付勢時とにおけるスイッチの一端側の
電位の極性は、背反することを利用し、例えばスイッチ
の信号線と接地間が短絡してもスイッチのＯＮ状態か又
は接続異常状態かを確実に検出できるので有効である。
検出信号に基づいて、接続制御手段が付勢状態かそれと
も非付勢状態かを所定時間間隔で判断し、非付勢状態と
判断すると、検出した一端側の電位に基づいて各スイッ
チがＯＦＦ状態か又は接続異常状態かを検出し、付勢状
態と判断すると、ＯＦＦ状態から状態変化したスイッチ
が少なくとも１つ存在した場合には、一度、接続制御手
段を非付勢にし、各スイッチの一端側の電位を検出し
て、接続制御手段が付勢状態のときの各スイッチの一端
側の電位と比較して、各スイッチがＯＮ状態か、ＯＦＦ
状態か又は接続異常状態かを検出するようにしたので、
スイッチ毎に状態を確実に検出できる。特に接続制御手
段の付勢時において、付勢時のスイッチの一端側の電位
だけでは、スイッチがＯＮされてその電位になったの
か、それとも短絡によりその電位になったのかが検出で
きないので、スイッチがＯＮされたときには、接続制御
手段が付勢時と非付勢時とにおけるスイッチの一端側の
電位の極性は、背反することを利用し、例えばスイッチ
の信号線と接地間が短絡してもスイッチのＯＮ状態か又
は接続異常状態かを確実に検出できるので有効である。
【図１】本発明のスイッチ入力検出回路の回路図であ
る。
る。
【図２】本発明のスイッチ入力検出方法を説明するフロ
ーチャートである。
ーチャートである。
【図３】本発明のスイッチ入力検出方法を説明するフロ
ーチャートである。
ーチャートである。
【図４】従来のスイッチ入力検出回路の回路図である。
【図５】従来の他のスイッチ入力検出回路の回路図であ
る。
る。
１，１１，２１，３１ 信号線 ３ プルダウン抵抗 ５ インバータバッファ ６ ＮＰＮ型トランジスタ １０，２０，３０ スイッチ １３ ＶＣＣ電源 １４，２４，３４ プルアップ抵抗 １８ コンピュータ １８ａ 割り込み入力ポート １８ｂ 出力ポート １８ｃ，１８ｄ，１８ｅ 入力ポート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂爪 辰美 埼玉県和光市中央１丁目４番１号 株式 会社 本田技術研究所内 (56)参考文献 特開 平４−275616（ＪＰ，Ａ) 特開 昭60−41321（ＪＰ，Ａ) 特開 昭58−193472（ＪＰ，Ａ) 特開 昭59−135928（ＪＰ，Ａ) 特開 平４−275616（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/00
Claims (1)
- 【請求項１】 各個独立して一端が電源に接続され、ま
た他端が共通線に接続されてＯＮ状態となると割込み信
号を出力する複数のスイッチと前記共通線を介して接続
され、最初の前記割込み信号が入力されると、割込み検
出信号を出力する割込み検出手段と、前記割込み検出信
号が入力されると付勢し、前記複数のスイッチの他端側
の電位を制御する接続制御手段と、前記複数のスイッチ
の一端側の電位をそれぞれ検出する複数の電位検出手段
とを備えた回路であって、前記割込み検出信号及び検出
した前記複数のスイッチの一端側の電位に基づいて、前
記スイッチ毎のＯＮ状態若しくはＯＦＦ状態又は接続異
常状態を検出するスイッチ入力検出方法において、 前記割り込み検出信号に基づいて、前記接続制御手段が
付勢状態かそれとも非付勢状態かを所定時間間隔で判断
する工程と、 前記接続制御手段が非付勢状態と判断すると、前記各ス
イッチの一端側の電位を検出し、検出した電位に基づい
て前記各スイッチがＯＦＦ状態か又は接続異常状態かを
検出する工程と、 一方、前記接続制御手段が付勢状態と判断すると、前記
各スイッチの一端側の電位を検出して、少なくとも１つ
のスイッチがＯＦＦ状態から状態変化したかどうかを判
定し、ＯＦＦ状態から状態変化したと判定された前記ス
イッチが存在すると、前記接続制御手段を非付勢にし
て、そのときの前記各スイッチの一端側の電位を検出
し、前記接続制御手段が付勢状態のときの前記各スイッ
チの一端側の電位と比較して、前記各スイッチがＯＮ状
態か若しくはＯＦＦ状態か又は接続異常状態かを検出す
る工程とを有することを特徴とするスイッチ入力検出方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32322592A JP2864438B2 (ja) | 1992-12-02 | 1992-12-02 | スイッチ入力検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32322592A JP2864438B2 (ja) | 1992-12-02 | 1992-12-02 | スイッチ入力検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177726A JPH06177726A (ja) | 1994-06-24 |
| JP2864438B2 true JP2864438B2 (ja) | 1999-03-03 |
Family
ID=18152416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32322592A Expired - Lifetime JP2864438B2 (ja) | 1992-12-02 | 1992-12-02 | スイッチ入力検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864438B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5902833B2 (ja) * | 2012-12-28 | 2016-04-13 | 本田技研工業株式会社 | 検知回路 |
-
1992
- 1992-12-02 JP JP32322592A patent/JP2864438B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177726A (ja) | 1994-06-24 |
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