JPH063457Y2

JPH063457Y2 - 集積回路

Info

Publication number: JPH063457Y2
Application number: JP1988050170U
Authority: JP
Inventors: 剛義目黒
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-04-14
Filing date: 1988-04-14
Publication date: 1994-01-26
Anticipated expiration: 2003-04-14
Also published as: JPH01155531U

Description

【考案の詳細な説明】 (イ)産業上の利用分野本考案は、単一のピンを入出力に共用したＩＣ（集積回
路）の改良に関するもので、特に電源投入時の誤動作を
防止したＩＣに関する。

(ロ)従来の技術単一のピンを用いて入出力に共用したＩＣが、実願昭６
１−１５９７１７号に記載されている。第２図は前記Ｉ
Ｃを示す回路図で、複合同期信号とＢＧＰ（バーストゲ
ートパルス）とを共通のピンで入出力させているもので
ある。第２図において、電源投入時の初期状態としてＢ
ＧＰ発生回路(1)の出力が「Ｌ」レベルであるとする
と、スイッチ(2)が図示の如く開放し、トランジスタ(3)
がオンする。すると、第１スイッチングトランジスタ
(4)のベース（点Ａ）の電圧が、低い値となり、ＩＣ(5)
の外部にある入力端子(6)からの複合同期信号をピン(7)
を介して取り込み可能となる。そして、前記第１スイッ
チングトランジスタ(4)のコレクタに得られた複合同期
信号は、1/2Ｈキラー回路(8)で等化パルスが除去され、
水平同期信号としてＡＦＣ回路(9)及びＢＧＰ発生回路
(1)に印加される。

さて、ＢＧＰは、水平同期信号に基き作成されるもので
あるから、1/2Ｈキラー回路(8)から水平同期信号がＢＧ
Ｐ発生回路(1)に印加されると、前記水平同期信号に応
じてＢＧＰ発生回路(1)の出力が「Ｈ」レベルとなる。
すると、スイッチ(2)が図示と逆に閉成し、トランジス
タ(3)のベースがアースされてオフになる。その為、カ
レントミラー回路(10)を構成するダイオード(11)に、抵
抗(12)の値に応じて決まる電流が流れ、前記電流と等し
い電流がトランジスタ(13)のコレクタから第２スイッチ
ングトランジスタ(14)のベースに供給され、前記第２ス
イッチングトランジスタ(14)がオンする。すると、ピン
(7)には第１スイッチングトランジスタ(4)がオンしてい
た時よりも高い電圧が生じ、ＩＣ(5)の外付けのトラン
ジスタ(15)がオンする。従って、出力端子(16)にはＢＧ
Ｐの発生に応じて「Ｌ」レベルの信号が得られる。ま
た、ＢＧＰ発生回路(1)から発生した「Ｈ」レベルの信
号は、所定期間後「Ｌ」レベルに復帰する。すると、ス
イッチ(2)が再び閉成し第２スイッチングトランジスタ
(14)がオフする。前記第２スイッチングトランジスタ(1
4)がオフすると、ピン(7)の電圧は低い値となりトラン
ジスタ(15)がオフする。その為、前記出力端子(16)の電
圧は「Ｈ」レベルに戻る。その結果、ＢＧＰ発生回路
(1)から発生するＢＧＰと等しい信号が出力端子(16)に
得られる。

従って、第２図の回路によれば、ＩＣの単一のピンに依
ってＩＣ内部へ複合同期信号を導入出来るとともに、Ｉ
Ｃ外部へＢＧＰを導出させることが出来る。

(ハ)考案が解決しようとする課題しかしながら、第２図の回路において電源投入時、ＢＧ
Ｐ発生回路(1)をイニシャライズしないとその出力信号
が「Ｈ」レベルとなる場合があり、その場合、スイッチ
(2)が閉成し、第２スイッチングトランジスタ(14)がオ
ンする。すると、入力端子(6)からの複合同期信号をＩ
Ｃ(5)内部に取り込むことが出来なくなり、ＢＧＰ発生
回路(1)に水平同期信号を印加出来なくなるという問題
がある。水平同期信号を印加されないとＢＧＰ発生回路
(1)は、その状態が変化せず、「Ｌ」レベルの出力を保
持したままになる。その結果、ピン(7)を用いての信号
の入出力が出来なくなるという問題があった。前記ＢＧ
Ｐ発生回路(1)にイニシャライズ機能を付加すれば、電
源投入時にその出力信号を「Ｌ」レベルに設定すること
は出来る。しかしながら、そうすると電源投入が行なわ
れた事を検出した信号を集積回路内部に別のピンを用い
て導入しなければならず、本来の目的である集積回路の
ピン数削減という意図に反してしまう。

(ニ)課題を解決するための手段本考案は、上述の点に鑑み成されたもので、集積回路の
単一のピンを用いて集積回路の外部からの信号を内部に
導入すると共に、集積回路内部で作成した信号を集積回
路外部へ導出する集積回路であって、集積回路内に内蔵
され、クロック信号を計数し所定計数行なった後、発生
する出力信号に応じて作成された集積回路内の信号を前
記ピンから集積回路外部に導出するパルス発生器と、前
記ピンに印加される集積回路外部からの信号に応じて前
記パルス発生器の計数動作を制御するラッチ回路と、該
ラッチ回路の出力信号及び前記パルス発生器の出力信号
に応じて前記パルス発生器をリセットするリセット回路
とを備えることを特徴とする。

(ホ)作用本考案に依れば、パルス発生器の計数動作を制御するラ
ッチ回路の出力信号と、パルス発生器の出力信号とに応
じて、前記パルス発生器をリセットしているので、電源
投入直後は必ずＩＣ外部からの信号をＩＣ内部へ取り込
むことが出来、誤動作を防止することが出来る。

(ヘ)実施例第１図は、本考案の一実施例を示す回路図で、(17)は1/
2Ｈキラー回路(8)からの水平同期信号に応じてセットさ
れるＦＦ（フリップフロップ）、(18)はピン(7)に入出
力される信号の周期より十分短い周期のクロック信号を
発生するクロック信号源、(19)は前記クロック信号源(1
8)からのクロック信号を前記ＦＦ(17)のＱ出力に応じて
ゲートする第１アンドゲート、(20)は前記第１アンドゲ
ート(19)からのクロック信号を分周し、ＢＧＰを発生す
るＢＧＰ発生回路、(21)は前記ＢＧＰ発生回路(20)から
のＢＧＰの立下りを検出するエッジ検出回路及び(22)は
前記ＦＦ(17)のＱ出力と前記ＢＧＰ発生回路(20)からの
ＢＧＰとの論理積を取り、その出力に応じて前記ＢＧＰ
発生回路(20)をリセットする第２アンドゲートである。

尚、第１図において、第２図と同一の回路素子について
は同一の符合を付し、その説明を省略する。

まず、電源投入時、ＢＧＰ発生回路(20)の出力信号が
「Ｌ」レベルであったとする。すると、従来技術と同様
にして入力端子(6)からの複合同期信号が、第１スイッ
チングトランジスタ(4)を介して1/2Ｈキラー回路(8)に
印加され、等価パルスが除去される。そして、前記1/2
Ｈキラー回路(8)から水平同期信号が、利用回路として
のＡＦＣ回路(9)に印加される。

一方、前記水平同期信号はＦＦ(17)に印加され、前記Ｆ
Ｆ(17)をセットし、そのＱ出力を「Ｈ」レベルにする。
すると、クロック信号源(18)からのクロック信号が第１
アンドゲート(19)を介してＢＧＰ発生回路(20)に印加さ
れる。その様子を第３図に示す。第３図(イ)は、クロッ
ク信号源(18)からのクロック信号を示し、第３図(ロ)は
ＦＦ(17)に印加される水平同期信号を示す。時刻t₁に第
３図(ロ)の水平同期信号がＦＦ(17)に印加されると、そ
のＱ出力が第３図(ハ)の如く「Ｈ」レベルとなり、第３
図(イ)のクロック信号がＢＧＰ発生回路(20)のクロック
端子(c)に印加される。すると、ＢＧＰ発生回路(20)
は、前記クロック信号の計数を行ない、所定計数すると
「Ｈ」レベルの出力を発生し、更に計数が進むと「Ｌ」
レベルに反転し、第３図(ニ)の如きＢＧＰを発生する。
そして、前記ＢＧＰは、スイッチ(2)をオンにするの
で、ＢＧＰと等しい信号が端子(16)に導出される。尚、
入力端子(6)からの複合同期信号に応じてトランジスタ
(15)は動作しない。

一方、前記ＢＧＰはエッジ検出回路(21)で、その立下り
エッジが検出され、第３図(ホ)の如き信号がＦＦ(17)の
リセット端子に印加される。すると、前記ＦＦ(17)のＱ
出力が「Ｌ」レベルとなるので、第１アンドゲート(19)
が閉じ、クロック信号がＢＧＰ発生回路(20)に印加され
なくなり、前記ＢＧＰ発生回路(20)は動作を停止する。
そして、次の水平同期信号に応じてＦＦ(17)がセットす
るまでこの状態を保持する。

尚、この際ＢＧＰ発生回路(20)の出力信号が「Ｈ」レベ
ルで、ＦＦ(17)のＱ出力が「Ｌ」レベルとなるタイミン
グは無いので、前記ＢＧＰ発生回路(20)はリセットされ
ない。

次に電源投入時、ＢＧＰ発生回路(20)の出力信号が
「Ｈ」レベルで、ＦＦ(17)がセット状態であったとす
る。すると、第１アンドゲート(19)が開いているので、
クロック信号源(18)からのクロック信号がＢＧＰ発生回
路(19)に印加され、前記ＢＧＰ発生回路(20)は計数を行
ない、その出力信号を「Ｌ」レベルにする。その為、Ｉ
Ｃ(5)外部の入力端子(6)からの複合同期信号をＩＣ(5)
内部に取り込み可能となり、正しい初期状態に設定出来
る。

更に、電源投入時、ＢＧＰ発生回路(20)の出力信号が
「Ｈ」レベルで、ＦＦ(17)がリセット状態であったとす
る。この場合、第２アンドゲート(22)の２つの入力が共
に「Ｈ」レベルとなるので、その出力が「Ｈ」レベルと
なりＢＧＰ発生回路(20)をリセットする。すると、前記
ＢＧＰ発生回路(20)の出力は「Ｌ」レベルとなり、前述
の場合と同様に正しい初期状態を設定出来る。

(ト)考案の効果以上述べた如く本考案に依れば、格別のイニシャライズ
機能を必要とせずＩＣの単一ピンを用いてＩＣ外部から
ＩＣ内部へ信号を取り込むと共に、前記信号に応じて作
成した信号をＩＣ内部からＩＣ外部へ導出することが出
来る。又、本考案に依れば、電源投入時の初期設定を必
らずＩＣ外部からの信号をまずＩＣ内部へ取り込むよう
にしているので、電源投入時等における誤動作を防止す
ることが出来る。

【図面の簡単な説明】

第１図は、本考案の一実施例を示す回路図、第２図は、
従来の集積回路を示す回路図、及び第３図は第１図の説
明に供する為の特性図である。 (2)…スイッチ、(4)…第１スイッチングトランジスタ、
(5)…ＩＣ、(6)…入力端子、(7)…ピン、(14)…第２ス
イッチングトランジスタ、(16)…出力端子、(17)…Ｆ
Ｆ、(18)…クロック信号源、(19)…第１アンドゲート、
(20)…ＢＧＰ発生回路、(22)…第２アンドゲート。

Claims

【実用新案登録請求の範囲】

【請求項１】集積回路の単一のピンを用いて集積回路の
外部からの信号を内部に導入すると共に、集積回路内部
で作成した信号を集積回路外部へ導出する集積回路であ
って、集積回路内に内蔵され、クロック信号を計数し所
定計数行なった後、発生する出力信号に応じて作成され
た集積回路内の信号を前記ピンから集積回路外部に導出
するパルス発生器と、前記ピンに印加される集積回路外
部からの信号に応じて前記パルス発生器の計数動作を制
御するラッチ回路と、該ラッチ回路の出力信号及び前記
パルス発生器の出力信号に応じて前記パルス発生器をリ
セットするリセット回路とを備え電源投入時の誤動作を
防止したことを特徴とする集積回路。
【請求項２】前記パルス発生器の出力信号に応じて切換
わるスイッチと、該スイッチの第１の状態に応じて集積
回路外部からの信号を集積回路内部のパルス発生器に導
入する第１供給回路と、前記スイッチの第２の状態に応
じて集積回路内部からの信号を集積回路外部へ導出する
第２供給回路とを備えることを特徴とする請求項第１項
記載の集積回路。
【請求項３】前記パルス発生器は集積回路外部から導入
される水平同期信号に基き計数動作を行ない、ＢＧＰを
発生することを特徴とする請求項第１項記載の集積回
路。
【請求項４】前記リセット回路はラッチ回路の出力信号
とパルス発生器の出力信号との論理積をとるアンドゲー
トから成ることを特徴とする請求項第１項記載の集積回
路。