JPH05282066A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05282066A JPH05282066A JP4074222A JP7422292A JPH05282066A JP H05282066 A JPH05282066 A JP H05282066A JP 4074222 A JP4074222 A JP 4074222A JP 7422292 A JP7422292 A JP 7422292A JP H05282066 A JPH05282066 A JP H05282066A
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- JP
- Japan
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- output
- circuit
- counter
- delay
- signal
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Abstract
(57)【要約】
【目的】 遅延回路を用いたクロック発生回路を有する
半導体集積回路において、遅延回路における遅延時間が
変化した場合に、システムが誤動作することを防ぐ。 【構成】 タイミングジェネレータ１３は、発振回路１
１の出力と遅延回路１２により遅延された発振回路１１
の出力とを入力して、システムクロックを出力する。カ
ウンタＡ１４は、発振回路１１の出力をカウントする。
カウンタＢ１５は、カウンタＡ１４の出力により制御さ
れてタイミングジェネレータ１３の出力をカウントす
る。リセット回路１６は、カウンタＢ１５の出力に応じ
てリセット信号を出力する。遅延時間制御回路１７は、
カウンタＢ１５の出力及びタイミングジェネレータ１３
の出力に基づいて、遅延回路１２における遅延時間を制
御する。
半導体集積回路において、遅延回路における遅延時間が
変化した場合に、システムが誤動作することを防ぐ。 【構成】 タイミングジェネレータ１３は、発振回路１
１の出力と遅延回路１２により遅延された発振回路１１
の出力とを入力して、システムクロックを出力する。カ
ウンタＡ１４は、発振回路１１の出力をカウントする。
カウンタＢ１５は、カウンタＡ１４の出力により制御さ
れてタイミングジェネレータ１３の出力をカウントす
る。リセット回路１６は、カウンタＢ１５の出力に応じ
てリセット信号を出力する。遅延時間制御回路１７は、
カウンタＢ１５の出力及びタイミングジェネレータ１３
の出力に基づいて、遅延回路１２における遅延時間を制
御する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に発振回路の出力を用いて逓倍する半導体集積回
路に関する。
し、特に発振回路の出力を用いて逓倍する半導体集積回
路に関する。
【０００２】
【従来の技術】従来の半導体集積回路としては、図３の
ブロック図に示すような半導体集積回路がある。図３に
示すように、発振回路３１の出力は、遅延回路３２及び
タイミングジェネレータ３３に入力される。遅延回路３
２の出力は、タイミングジェネレータ３３に入力され
る。タイミングジェネレータ３３の出力は、システムに
入力される。また、入力端が外部リセット端子３５に接
続されるリセット回路３４の出力は、システムに入力さ
れる。
ブロック図に示すような半導体集積回路がある。図３に
示すように、発振回路３１の出力は、遅延回路３２及び
タイミングジェネレータ３３に入力される。遅延回路３
２の出力は、タイミングジェネレータ３３に入力され
る。タイミングジェネレータ３３の出力は、システムに
入力される。また、入力端が外部リセット端子３５に接
続されるリセット回路３４の出力は、システムに入力さ
れる。
【０００３】タイミングジェネレータ３３は、発振回路
３１の出力と遅延回路３２により遅延された発振回路３
１の出力とを入力して、システムクロックを出力する。
リセット回路３４は、外部リセット端子３５を介して入
力信号を入力して、リセット信号を出力する。
３１の出力と遅延回路３２により遅延された発振回路３
１の出力とを入力して、システムクロックを出力する。
リセット回路３４は、外部リセット端子３５を介して入
力信号を入力して、リセット信号を出力する。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路では、下記のような問題点があ
る。図４は、図３に示す半導体集積回路における各ブロ
ックの出力信号波形を示す波形図である。発振回路３１
の出力を信号４１とし、遅延回路３２の出力を信号４２
とする。タイミングジェネレータ３３は、信号４１と信
号４２との排他的論理和をとり信号４３を出力する。こ
の信号４３をシステムのクロックとして使用する場合
は、そのシステムは正常に動作する。しかし、遅延回路
３２における遅延時間が周囲温度等により変化してその
遅延時間が短くなり、遅延回路３２の出力が信号４４の
ようになった場合は、タイミングジェネレータ３３にお
いて信号４１と信号４４との排他的論理和をとると、信
号４５になる。また、遅延回路３２における遅延時間が
長くなり、遅延回路３２の出力が信号４６のようになっ
た場合は、タイミングジェネレータ３３において信号４
１と信号４６との排他的論理和をとると、信号４７にな
る。そして、タイミングジェネレータ３３より出力され
るシステムクロックが信号４５及び信号４７のような波
形では、システムは正常に動作しない。従って、上述し
た従来の半導体集積回路では、遅延回路における遅延時
間が周囲温度の変化等により変化した場合は、外部リセ
ット端子３５に外部から信号を印加しリセット回路３４
からリセット信号を出力させてシステムをリセット状態
にしなければならないという問題点がある。
た従来の半導体集積回路では、下記のような問題点があ
る。図４は、図３に示す半導体集積回路における各ブロ
ックの出力信号波形を示す波形図である。発振回路３１
の出力を信号４１とし、遅延回路３２の出力を信号４２
とする。タイミングジェネレータ３３は、信号４１と信
号４２との排他的論理和をとり信号４３を出力する。こ
の信号４３をシステムのクロックとして使用する場合
は、そのシステムは正常に動作する。しかし、遅延回路
３２における遅延時間が周囲温度等により変化してその
遅延時間が短くなり、遅延回路３２の出力が信号４４の
ようになった場合は、タイミングジェネレータ３３にお
いて信号４１と信号４４との排他的論理和をとると、信
号４５になる。また、遅延回路３２における遅延時間が
長くなり、遅延回路３２の出力が信号４６のようになっ
た場合は、タイミングジェネレータ３３において信号４
１と信号４６との排他的論理和をとると、信号４７にな
る。そして、タイミングジェネレータ３３より出力され
るシステムクロックが信号４５及び信号４７のような波
形では、システムは正常に動作しない。従って、上述し
た従来の半導体集積回路では、遅延回路における遅延時
間が周囲温度の変化等により変化した場合は、外部リセ
ット端子３５に外部から信号を印加しリセット回路３４
からリセット信号を出力させてシステムをリセット状態
にしなければならないという問題点がある。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、遅延回路を用いたクロック発生回路を有す
る半導体集積回路において、遅延回路における遅延時間
が変化した場合でも、システムが誤動作することを防ぐ
ことができる半導体集積回路を提供することを目的とす
る。
のであって、遅延回路を用いたクロック発生回路を有す
る半導体集積回路において、遅延回路における遅延時間
が変化した場合でも、システムが誤動作することを防ぐ
ことができる半導体集積回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明に係る半導体集積
回路は、発振手段と、この発振手段の出力を入力して所
定の時間だけ遅延させる遅延手段と、前記発振手段の出
力と前記遅延手段の出力とに基づいてシステムクロック
を発生するタイミング発生手段とを有する半導体集積回
路において、前記発振手段の出力をカウントする第１の
カウンタと、この第１のカウンタの出力により制御され
て前記システムクロックをカウントする第２のカウンタ
と、この第２のカウンタの出力に応じてリセット信号を
出力するリセット信号生成手段と、前記第２のカウンタ
の出力及び前記システムクロックに基づいて前記遅延回
路における遅延時間を制御する遅延時間制御手段とを有
することを特徴とする。
回路は、発振手段と、この発振手段の出力を入力して所
定の時間だけ遅延させる遅延手段と、前記発振手段の出
力と前記遅延手段の出力とに基づいてシステムクロック
を発生するタイミング発生手段とを有する半導体集積回
路において、前記発振手段の出力をカウントする第１の
カウンタと、この第１のカウンタの出力により制御され
て前記システムクロックをカウントする第２のカウンタ
と、この第２のカウンタの出力に応じてリセット信号を
出力するリセット信号生成手段と、前記第２のカウンタ
の出力及び前記システムクロックに基づいて前記遅延回
路における遅延時間を制御する遅延時間制御手段とを有
することを特徴とする。
【０００７】
【作用】本発明に係る半導体集積回路においては、発振
手段と遅延手段とを用いてシステムクロックを発生する
タイミング発生手段を有する半導体集積回路において、
遅延手段における遅延時間が周囲温度の変化等により変
化した場合は、タイミング発生手段は、発振手段の出力
と遅延手段の出力とを入力してシステムクロックではな
い信号を出力する。このとき第２のカウンタは、タイミ
ング発生手段の出力を入力しても正しくは動作せず、リ
セット信号生成手段よりリセット信号を出力させてシス
テムにリセットをかける。更に、遅延時間制御手段は、
第２のカウンタの出力とタイミング発生手段の出力とを
入力して、遅延手段における遅延時間が正規の遅延時間
になるように制御し、遅延手段の出力を正常な出力にす
る。これらにより、本発明に係る半導体集積回路は、遅
延手段における遅延時間が周囲温度の変化等により変化
した場合でも、遅延時間制御手段によって遅延手段にお
ける遅延時間を正規の遅延時間に戻すことができ、シス
テムが誤動作することを防ぐことができる。
手段と遅延手段とを用いてシステムクロックを発生する
タイミング発生手段を有する半導体集積回路において、
遅延手段における遅延時間が周囲温度の変化等により変
化した場合は、タイミング発生手段は、発振手段の出力
と遅延手段の出力とを入力してシステムクロックではな
い信号を出力する。このとき第２のカウンタは、タイミ
ング発生手段の出力を入力しても正しくは動作せず、リ
セット信号生成手段よりリセット信号を出力させてシス
テムにリセットをかける。更に、遅延時間制御手段は、
第２のカウンタの出力とタイミング発生手段の出力とを
入力して、遅延手段における遅延時間が正規の遅延時間
になるように制御し、遅延手段の出力を正常な出力にす
る。これらにより、本発明に係る半導体集積回路は、遅
延手段における遅延時間が周囲温度の変化等により変化
した場合でも、遅延時間制御手段によって遅延手段にお
ける遅延時間を正規の遅延時間に戻すことができ、シス
テムが誤動作することを防ぐことができる。
【０００８】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【０００９】図１は、本発明の実施例に係る半導体集積
回路を示すブロック図である。図１に示すように、発振
回路１１の出力端は、遅延回路１２の入力端，タイミン
グジェネレータ１３の第１の入力端及びカウンタＡ１４
に入力端に接続されている。遅延回路１２の出力端は、
タイミングジェネレータ１３の第２の入力端に接続され
ている。タイミングジェネレータ１３の出力端は、カウ
ンタＢ１５の第１の入力端，遅延時間制御回路１８の第
１の入力端及びシステムの入力部に接続されている。カ
ウンタＡ１４の出力端は、カウンタＢ１５の第２の入力
端に接続されている。カウンタＢ１５の出力端は、遅延
時間制御回路１８の第２の入力端及びリセット回路１６
の第１の入力端に接続されている。リセット回路１６の
第２の入力端はリセット端子１７に、リセット回路１６
の出力端はシステムの入力部に接続されている。
回路を示すブロック図である。図１に示すように、発振
回路１１の出力端は、遅延回路１２の入力端，タイミン
グジェネレータ１３の第１の入力端及びカウンタＡ１４
に入力端に接続されている。遅延回路１２の出力端は、
タイミングジェネレータ１３の第２の入力端に接続され
ている。タイミングジェネレータ１３の出力端は、カウ
ンタＢ１５の第１の入力端，遅延時間制御回路１８の第
１の入力端及びシステムの入力部に接続されている。カ
ウンタＡ１４の出力端は、カウンタＢ１５の第２の入力
端に接続されている。カウンタＢ１５の出力端は、遅延
時間制御回路１８の第２の入力端及びリセット回路１６
の第１の入力端に接続されている。リセット回路１６の
第２の入力端はリセット端子１７に、リセット回路１６
の出力端はシステムの入力部に接続されている。
【００１０】次に、上述の如く構成された本実施例に係
る半導体集積回路の動作について説明する。タイミング
ジェネレータ１３は、発振回路１１の出力と遅延回路１
２により遅延された発振回路１１の出力とを入力して、
システムクロックを出力する。カウンタＡ１４は、発振
回路１１の出力をカウントする。カウンタＢ１５は、カ
ウンタＡ１４の出力により制御されてタイミングジェネ
レータ１３の出力であるシステムクロックをカウントす
る。リセット回路１６は、カウンタＢ１５の出力に応じ
てリセット信号を出力してシステムをリセットする。ま
た、リセット回路１６は、リセット端子１７に印加され
た信号によってもリセット信号を出力してシステムをリ
セットする。遅延時間制御回路１８は、カウンタＢ１５
の出力及びタイミングジェネレータ１３の出力であるシ
ステムクロックに基づいて、遅延回路１２における遅延
時間を制御する。
る半導体集積回路の動作について説明する。タイミング
ジェネレータ１３は、発振回路１１の出力と遅延回路１
２により遅延された発振回路１１の出力とを入力して、
システムクロックを出力する。カウンタＡ１４は、発振
回路１１の出力をカウントする。カウンタＢ１５は、カ
ウンタＡ１４の出力により制御されてタイミングジェネ
レータ１３の出力であるシステムクロックをカウントす
る。リセット回路１６は、カウンタＢ１５の出力に応じ
てリセット信号を出力してシステムをリセットする。ま
た、リセット回路１６は、リセット端子１７に印加され
た信号によってもリセット信号を出力してシステムをリ
セットする。遅延時間制御回路１８は、カウンタＢ１５
の出力及びタイミングジェネレータ１３の出力であるシ
ステムクロックに基づいて、遅延回路１２における遅延
時間を制御する。
【００１１】図２は、図１に示す半導体集積回路におけ
る各ブロックの出力信号波形を示す波形図である。発振
回路１１の出力を図２に示す信号２１とし、遅延回路１
２の出力を図２に示す信号２２とする。タイミングジェ
ネレータ１３は、信号２１と信号２２との排他的論理和
をとり信号２３を出力する。カウンタＡ１４は、発振回
路１１の出力における４つのパルスを入力して１つのパ
ルスを出力するので、信号２４を出力する。カウンタＢ
１５は、カウンタＡ１４の出力である信号２４が“Ｈ”
の期間だけ、タイミングジェネレータ１３の出力である
信号２３をカウントする。タイミングジェネレータ１３
の出力が信号１３のようであればカウンタＢ１５は、正
しく動作して７つのパルスをカウントする。この場合は
カウンタＢ１５の出力は、信号２５に示すように変化し
ない。
る各ブロックの出力信号波形を示す波形図である。発振
回路１１の出力を図２に示す信号２１とし、遅延回路１
２の出力を図２に示す信号２２とする。タイミングジェ
ネレータ１３は、信号２１と信号２２との排他的論理和
をとり信号２３を出力する。カウンタＡ１４は、発振回
路１１の出力における４つのパルスを入力して１つのパ
ルスを出力するので、信号２４を出力する。カウンタＢ
１５は、カウンタＡ１４の出力である信号２４が“Ｈ”
の期間だけ、タイミングジェネレータ１３の出力である
信号２３をカウントする。タイミングジェネレータ１３
の出力が信号１３のようであればカウンタＢ１５は、正
しく動作して７つのパルスをカウントする。この場合は
カウンタＢ１５の出力は、信号２５に示すように変化し
ない。
【００１２】遅延回路１２における遅延時間が周囲温度
の変化等により変化して短くなり、遅延回路１２の出力
が信号２６のようになった場合は、タイミングジェネレ
ータ１３は、発振回路１１の出力である信号２１と信号
２６との排他的論理和をとり信号２７を出力する。カウ
ンタＢ１５は、信号２７を入力しても正しくは動作せず
信号２８を出力する。リセット回路１６は、カウンタＢ
１５から信号２８を入力してリセット信号を出力しシス
テムにリセットをかける。更に、遅延時間制御回路１８
は、カウンタＢ１５の出力である信号２８とタイミング
ジェネレータ１３の出力である信号２７とを入力して、
遅延回路１２における遅延時間が長くなるように制御
し、遅延回路１２の出力を正常な出力である信号２２の
ようにする。
の変化等により変化して短くなり、遅延回路１２の出力
が信号２６のようになった場合は、タイミングジェネレ
ータ１３は、発振回路１１の出力である信号２１と信号
２６との排他的論理和をとり信号２７を出力する。カウ
ンタＢ１５は、信号２７を入力しても正しくは動作せず
信号２８を出力する。リセット回路１６は、カウンタＢ
１５から信号２８を入力してリセット信号を出力しシス
テムにリセットをかける。更に、遅延時間制御回路１８
は、カウンタＢ１５の出力である信号２８とタイミング
ジェネレータ１３の出力である信号２７とを入力して、
遅延回路１２における遅延時間が長くなるように制御
し、遅延回路１２の出力を正常な出力である信号２２の
ようにする。
【００１３】遅延回路１２における遅延時間が周囲温度
の変化等により変化して長くなり、遅延回路１２の出力
が信号２９のようになった場合は、タイミングジェネレ
ータ１３は、発振回路１１の出力である信号２１と信号
２９との排他的論理和をとり信号３０を出力する。カウ
ンタＢ１５は、信号３０を入力しても正しくは動作せず
信号５１を出力する。リセット回路１６は、カウンタＢ
１５から信号３０を入力してリセット信号を出力しシス
テムにリセットをかける。更に、遅延時間制御回路１８
は、カウンタＢ１５の出力である信号５１とタイミング
ジェネレータ１３の出力である信号３０とを入力して、
遅延回路１２における遅延時間が短くなるように制御
し、遅延回路１２の出力を正常な出力である信号２２の
ようにする。
の変化等により変化して長くなり、遅延回路１２の出力
が信号２９のようになった場合は、タイミングジェネレ
ータ１３は、発振回路１１の出力である信号２１と信号
２９との排他的論理和をとり信号３０を出力する。カウ
ンタＢ１５は、信号３０を入力しても正しくは動作せず
信号５１を出力する。リセット回路１６は、カウンタＢ
１５から信号３０を入力してリセット信号を出力しシス
テムにリセットをかける。更に、遅延時間制御回路１８
は、カウンタＢ１５の出力である信号５１とタイミング
ジェネレータ１３の出力である信号３０とを入力して、
遅延回路１２における遅延時間が短くなるように制御
し、遅延回路１２の出力を正常な出力である信号２２の
ようにする。
【００１４】これらにより、本実施例に係る半導体集積
回路は、遅延回路を用いたクロック発生回路を有する半
導体集積回路において、遅延回路１２における遅延時間
が周囲温度の変化等により変化した場合でも、遅延時間
制御回路１８によって遅延回路１２における遅延時間を
正規の遅延時間に戻すことができるので、システムが誤
動作することを防ぐことができる。
回路は、遅延回路を用いたクロック発生回路を有する半
導体集積回路において、遅延回路１２における遅延時間
が周囲温度の変化等により変化した場合でも、遅延時間
制御回路１８によって遅延回路１２における遅延時間を
正規の遅延時間に戻すことができるので、システムが誤
動作することを防ぐことができる。
【００１５】
【発明の効果】以上説明したように本発明に係る半導体
集積回路によれば、遅延回路を用いたクロック発生回路
を有する半導体集積回路において、発振回路の出力をカ
ウントする第１のカウンタと、第１のカウンタの出力に
より制御されてタイミングジェネレータの出力であるシ
ステムクロックをカウントする第２のカウンタと、第２
のカウンタの出力に応じてリセット信号を出力してシス
テムをリセットするリセット回路と、第２のカウンタの
出力及びタイミングジェネレータの出力であるシステム
クロックに基づいて遅延回路における遅延時間を制御す
る遅延時間制御回路を有しているので、遅延回路におけ
る遅延時間が周囲温度の変化等により変化した場合で
も、遅延時間制御回路によって遅延回路における遅延時
間を正規の遅延時間に戻すことができ、システムが誤動
作することを防ぐことができる。
集積回路によれば、遅延回路を用いたクロック発生回路
を有する半導体集積回路において、発振回路の出力をカ
ウントする第１のカウンタと、第１のカウンタの出力に
より制御されてタイミングジェネレータの出力であるシ
ステムクロックをカウントする第２のカウンタと、第２
のカウンタの出力に応じてリセット信号を出力してシス
テムをリセットするリセット回路と、第２のカウンタの
出力及びタイミングジェネレータの出力であるシステム
クロックに基づいて遅延回路における遅延時間を制御す
る遅延時間制御回路を有しているので、遅延回路におけ
る遅延時間が周囲温度の変化等により変化した場合で
も、遅延時間制御回路によって遅延回路における遅延時
間を正規の遅延時間に戻すことができ、システムが誤動
作することを防ぐことができる。
【図１】本発明の実施例に係る半導体集積回路を示すブ
ロック図である。
ロック図である。
【図２】図１に示す半導体集積回路における各ブロック
の出力信号波形を示す波形図である。
の出力信号波形を示す波形図である。
【図３】従来の半導体集積回路の一例を示すブロック図
である。
である。
【図４】図３に示す半導体集積回路における各ブロック
の出力信号波形を示す波形図である。
の出力信号波形を示す波形図である。
【符号の説明】 １１ ；発振回路 １２ ；遅延回路 １３ ；タイミングジェネレータ １４ ；カウンタＡ １５ ；カウンタＢ １６ ；リセット回路 １８ ；遅延時間制御回路
Claims (1)
- 【請求項１】 発振手段と、この発振手段の出力を入力
して所定の時間だけ遅延させる遅延手段と、前記発振手
段の出力と前記遅延手段の出力とに基づいてシステムク
ロックを発生するタイミング発生手段とを有する半導体
集積回路において、前記発振手段の出力をカウントする
第１のカウンタと、この第１のカウンタの出力により制
御されて前記システムクロックをカウントする第２のカ
ウンタと、この第２のカウンタの出力に応じてリセット
信号を出力するリセット信号生成手段と、前記第２のカ
ウンタの出力及び前記システムクロックに基づいて前記
遅延回路における遅延時間を制御する遅延時間制御手段
とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074222A JPH05282066A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074222A JPH05282066A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282066A true JPH05282066A (ja) | 1993-10-29 |
Family
ID=13540948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074222A Pending JPH05282066A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282066A (ja) |
-
1992
- 1992-03-30 JP JP4074222A patent/JPH05282066A/ja active Pending
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