JPS63123215A - 半導体集積回路の入力回路 - Google Patents
半導体集積回路の入力回路Info
- Publication number
- JPS63123215A JPS63123215A JP61270192A JP27019286A JPS63123215A JP S63123215 A JPS63123215 A JP S63123215A JP 61270192 A JP61270192 A JP 61270192A JP 27019286 A JP27019286 A JP 27019286A JP S63123215 A JPS63123215 A JP S63123215A
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- JP
- Japan
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- circuit
- signal
- noise
- input
- output signal
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000004913 activation Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Safety Devices In Control Systems (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の入力回路にｒＩＡする。
一般に、半導体集積回路の入力信号のパルス幅は、半導
体集積回路内部の正確な動作を保障する必要上ある時間
以上の長さでなければならないという制約がある。
体集積回路内部の正確な動作を保障する必要上ある時間
以上の長さでなければならないという制約がある。
このｔＩ１１約に対処するため、従来の入力回路は、入
力信号がアクティブレベルになったことを検知し、保持
するフリップ・フロップと、フリップφフロップの出力
を一定時間遅延させる遅延回路を備え、遅延回路の出力
信号によりフリップ・フロップをリセットすることによ
って入力信号のパルス幅にかかわらずアクティブレベル
が一定時間保持された信号を内部回路に供給することに
なっていた。
力信号がアクティブレベルになったことを検知し、保持
するフリップ・フロップと、フリップφフロップの出力
を一定時間遅延させる遅延回路を備え、遅延回路の出力
信号によりフリップ・フロップをリセットすることによ
って入力信号のパルス幅にかかわらずアクティブレベル
が一定時間保持された信号を内部回路に供給することに
なっていた。
第３図は上述した入力回路の従来例の構成を示すブロッ
ク図、第４図はそのタイミングチャートである。
ク図、第４図はそのタイミングチャートである。
この入力回路は、直列に接続されたｎ個のフリップ・フ
ロップ５１，５２．・・・、５ｎからなり、クロック信
号２により動作する遅延回路５と、入力信号１がアクテ
ィブ（ハイレベル）になるとセットされ、出力信＠４を
内部回路および遅延回路５に出力し、遅延回路５の出力
信＠６によりリセットされるＲＳフリップ・フロップ３
で構成されている。
ロップ５１，５２．・・・、５ｎからなり、クロック信
号２により動作する遅延回路５と、入力信号１がアクテ
ィブ（ハイレベル）になるとセットされ、出力信＠４を
内部回路および遅延回路５に出力し、遅延回路５の出力
信＠６によりリセットされるＲＳフリップ・フロップ３
で構成されている。
外部からの入力信号１がハイレベルになると、フリップ
・フロップ３はその立ち上がりを検知し、出力信号４を
ハイレベルにする。そして出力信号４がハイレベルにな
ってからｎクロック目に「延回路５の出力信号６はハイ
レベルとなり、フリップ・フロップ３はリセットされ、
その出力信＠４もローレベルとなる。
・フロップ３はその立ち上がりを検知し、出力信号４を
ハイレベルにする。そして出力信号４がハイレベルにな
ってからｎクロック目に「延回路５の出力信号６はハイ
レベルとなり、フリップ・フロップ３はリセットされ、
その出力信＠４もローレベルとなる。
以上の一連の動作により、入力回路は、入力信号１のパ
ルス幅にかかわらずにアクティブレベルが一定時間保持
された信号が内部回路に供給される。
ルス幅にかかわらずにアクティブレベルが一定時間保持
された信号が内部回路に供給される。
上述した従来の入力回路は、入力信号がアクティブレベ
ルとなったことを検知してフリップ・フロップをセット
するので、入力信号にノイズが重畳されている場合でも
フリップ・フロップがセットされ、誤動作するという欠
点がある。
ルとなったことを検知してフリップ・フロップをセット
するので、入力信号にノイズが重畳されている場合でも
フリップ・フロップがセットされ、誤動作するという欠
点がある。
本発明の半導体集積回路の入力回路は、入力信号のノイ
ズ除去回路と、 ノイズ除去回路の出力信号がアクティブになったことを
検知し、保持するフリップ・フロップと、フリップ・フ
ロップの出力信号を入力とし、ノイズ除去回路の出力信
号がアクティブになってから一定時間の侵に、フリップ
・フロップをリセットする遅延回路を有している。
ズ除去回路と、 ノイズ除去回路の出力信号がアクティブになったことを
検知し、保持するフリップ・フロップと、フリップ・フ
ロップの出力信号を入力とし、ノイズ除去回路の出力信
号がアクティブになってから一定時間の侵に、フリップ
・フロップをリセットする遅延回路を有している。
〔実施例〕゛
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体集積回路の一実施例を示すブロ
ック図、第２図はその動作を示すタイミングチャートで
ある。
ック図、第２図はその動作を示すタイミングチャートで
ある。
本実施例は第３図に示した従来例の構成に、入力信号１
からノイズを除去した信号８をＲＳフリップ・フロップ
３のセット端子に出力するノイズ除去回路７を付加した
ものである。
からノイズを除去した信号８をＲＳフリップ・フロップ
３のセット端子に出力するノイズ除去回路７を付加した
ものである。
次に、本実施例の動作について第２図を参照して説明す
る。入力信号１が時刻ｔ１にハイレベルに変化すると、
ノイズ除去回路７の出力信（３８はノイズ除去回路７の
伝達遅延時間Ｔの後にハイレベルになり、以後、従来と
同様に動作する。時刻ｔ３に入力信号１にノイズが重畳
されると、このノイズはノイズ除去回路７によって除去
されるため出力信号８に変化はない。
る。入力信号１が時刻ｔ１にハイレベルに変化すると、
ノイズ除去回路７の出力信（３８はノイズ除去回路７の
伝達遅延時間Ｔの後にハイレベルになり、以後、従来と
同様に動作する。時刻ｔ３に入力信号１にノイズが重畳
されると、このノイズはノイズ除去回路７によって除去
されるため出力信号８に変化はない。
以上説明したように本発明は、入力信号のノイズ除去回
路を設けることにより、入力信号に重畳されるノイズの
影響で誤動作することがなく、安定した信号を必要な時
間内部回路へ供給することができる効果がある。
路を設けることにより、入力信号に重畳されるノイズの
影響で誤動作することがなく、安定した信号を必要な時
間内部回路へ供給することができる効果がある。
第１図は本発明の半導体集積回路の入力回路の一実施例
を示すブロック図、第２図はそのタイミングチャート、
第３図は従来例のブロック図、第４図はそのタイミング
チャートである。 １・・・入力信号、 ２・・・クロック信号、４
・・・フリップ・フロップ３の出力信号、３、５１，５
２．・・・、５ｎ・・・フリップ・７０ツブ、 ５・・・遅延回路、 ６・・・遅延回路５の出力信号、 ７・・・ノイズ除去回路、 ８・・・ノイズ除去回路７の出力信号。
を示すブロック図、第２図はそのタイミングチャート、
第３図は従来例のブロック図、第４図はそのタイミング
チャートである。 １・・・入力信号、 ２・・・クロック信号、４
・・・フリップ・フロップ３の出力信号、３、５１，５
２．・・・、５ｎ・・・フリップ・７０ツブ、 ５・・・遅延回路、 ６・・・遅延回路５の出力信号、 ７・・・ノイズ除去回路、 ８・・・ノイズ除去回路７の出力信号。
Claims (1)
- 【特許請求の範囲】 半導体集積回路において、 入力信号のノイズ除去回路と、 ノイズ除去回路の出力信号がアクティブになったことを
検知し、これを保持するフリップ・フロップと、 フリップ・フロップの出力信号を入力とし、ノイズ除去
回路の出力信号がアクティブになってから一定時間後に
、フリップ・フロップをリセットする遅延回路を有する
半導体集積回路の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270192A JPS63123215A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270192A JPS63123215A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63123215A true JPS63123215A (ja) | 1988-05-27 |
Family
ID=17482804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270192A Pending JPS63123215A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123215A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152429A (en) * | 1978-05-22 | 1979-11-30 | Hitachi Cable Ltd | Contact information input circuit |
| JPS61170120A (ja) * | 1985-01-23 | 1986-07-31 | Seiko Epson Corp | パルス幅拡張回路 |
-
1986
- 1986-11-12 JP JP61270192A patent/JPS63123215A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152429A (en) * | 1978-05-22 | 1979-11-30 | Hitachi Cable Ltd | Contact information input circuit |
| JPS61170120A (ja) * | 1985-01-23 | 1986-07-31 | Seiko Epson Corp | パルス幅拡張回路 |
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