JPH0450659Y2

JPH0450659Y2 -

Info

Publication number: JPH0450659Y2
Application number: JP1986159717U
Authority: JP
Priority date: 1986-10-17
Filing date: 1986-10-17
Publication date: 1992-11-30
Also published as: JPS6365327U

Description

【考案の詳細な説明】 (イ) 産業上の利用分野本考案は、IC（集積回路）の改良に関するもの
で、特にピン数の削減を計ることが出来るICに
関する。

(ロ) 従来の技術ビデオテープレコーダの信号処理回路の１つと
して、カラーテレビジヨン信号中の複合同期信号
から等価パルスを除去するとともに、垂直同期信
号をパルス整形し、連続した水平同期パルスを作
成する1/2Ｈキラー回路が公知である。前記1/2Ｈ
キラー回路は作成した水平同期パルスを低域変換
回路のAFC回路に印加するとともに、バースト
ゲートパルス作成回路に印加するものである。そ
の様な1/2Ｈキラー回路を内蔵するICは、例え
ば、昭和60年３月20日付で発行された「′85三洋
半導体ハンドブツクモノリシツクバイポーラ集積
回路編」の第910頁に記載されている。第２図は
前記1/2Ｈキラー回路を内蔵するICを示す回路図
で、入力端子１に印加された複合同期信号はIC
２の入力ピン３を介して1/2Ｈキラー回路４に印
加され、前述の如き信号処理が施され、水平同期
信号がAFC回路５に印加れるとともに、バース
トゲートパルス作成回路６に印加される。バース
トゲートパルス作成回路６はコンポジツトビデオ
信号中のバースト信号を抽出するためのパルスを
作成するもので、前記水平同期信号に応じて、内
蔵するカウンタの計数を開始し所定計数すると出
力信号を発生し、更に所定計数すると元の状態に
戻る。そして、作成されたバーストゲートパルス
は、バースト信号の抽出の為に端子７から他の回
路（図示せず）に供給される。

ところで、ビデオテープレコーダの種類によつ
ては、色の濃淡や色相を微細に調整するための色
補正回路を備えるものがある。前記色補正回路
は、通常1/2Ｈキラー回路を内蔵するICとは別の
IC内に内蔵され、バーストゲートパルスに応じ
て動作するものであるが、前記別のIC内にバー
ストゲートパルスを作成する回路を設けると、回
路が重複し、回路素子数の増加を招くので、普通
は第２図の如くIC２にバーストゲートパルスを
発生させるための出力ピン８を設けて、前記出力
ピン８からのバーストゲートパルスを色補正回路
に供給している。

尚、第２図における前記IC２の他の回路は本
考案に直接関係しないので省略してある。

(ハ) 考案が解決しようとする問題点第２図の如き回路構成とすれば、ICの外部か
ら複合同期信号をIC内の1/2Ｈキラー回路４に入
力することが出来るとともに、IC内部のバース
トゲートパルス作成回路６で作成されたバースト
ゲートパルスをICの外部へ出力することが出来
るが、前記複合同期信号を入力する為の入力ピン
３と、前記バーストゲートパルスを出力する為の
出力ピン８とを独立にICに設けている為に、ピ
ン数の増加というIC化にとつて好ましくない欠
点があつた。一般に、ICのパツケージにおける
ピン数は、離散的に定められている為、例え１ピ
ンオーバーするだけでもパツケージ変更を余儀な
くされる場合があり、外型の大型化、コストの増
加等を招くので好ましくない。

(ニ) 問題点を解決するための手段本考案は、上述の点に鑑み成されたもので、
IC内部へ入力信号を印加する為のピンと、前記
IC内に内蔵され前記入力信号が印加される利用
回路と、該利用回路の出力信号に応じて開閉する
スイツチと、該スイツチの第１の状態に応じて前
記ピンからの前記入力信号を前記利用回路に供給
する第１切換回路と、前記スイツチの第２の状態
に応じて前記IC内部からの信号を前記ピンに供
給する第２切換回路とから成ることを特徴とす
る。

(ホ) 作用本考案に依れば、外付ピンからIC内部へ入力
信号を印加する場合は、スイツチを第１の状態と
して第１切換回路を動作させればよい。また、
IC内部で作成された信号を前記外付ピンからIC
外部へ導出する場合は、スイツチを第２の状態と
して第２切換回路を動作させればよい。そうする
ことにより、入力信号の状態に応じて、かつIC
の単一のピンを用いて自動的にIC内に入力信号
を印加し、IC外へ前記信号を導出することが出
来る。

(ヘ) 実施例第１図は、本考案の一実施例を示す回路図で、
９はIC、１０は入力端子、１１は抵抗１２及び
１３から成る分圧手段、１４は前記入力端子１０
からの複合同期信号が印加されるIC９のピン、
１５はバーストゲートパルス作成回路６からのバ
ーストゲートパルスが得られる出力端子、１６は
前記バーストゲートパルスに応じて開閉するスイ
ツチ、１７はスイツチ１６の開閉に応じてオン、
オフするトランジスタ、１８は入力端が前記トラ
ンジスタ１７のベースに、出力端が抵抗１９を介
して前記トランジスタ１７のコレクタに接続され
たカレントミラー回路、２０はベースが前記カレ
ントミラー回路１８の出力端に接続され、エミツ
タがピン１４に接続され、コレクタが1/2Ｈキラ
ー回路４に接続された第１スイツチングトランジ
スタ、２１はベース及びエミツタが前記第１スイ
ツチングトランジスタ２０のベース及びエミツタ
に共通接続され、コレクタが電源（＋V_CC）に接
続されている第２スイツチングトランジスタであ
る。

ところで、通常、バーストゲートパルスの位相
は、複合同期信号中の水平同期信号に対して一定
の遅れを持つ。その様子を第３図に示す。第３図
イは複合同期信号中の水平同期信号を示し、第３
図ロはバーストゲートパルスを示す。

今、第３図の時刻t₁において入力端子１０から
の水平同期信号が「Ｌ」、バーストゲートパルス
作成回路６の出力端子１５に得られるバーストゲ
ートパルスが「Ｈ」であるとする。前記「Ｈ」の
バーストゲートパルスは、スイツチ１６を図示の
如く開放し、トランジスタ１７をオンにする。す
ると、第１スイツチングトランジスタ２０のベー
ス（点Ａ）の電圧がV₁（＝V_CEO＋i₁R_Oただし、
V_CEOはトランジスタ１７のコレクタ・エミツタ間
飽和電圧、i₁はトランジスタ１７のコレクタ電
流、R_Oは抵抗１９の抵抗値）という低い値とな
る。そのとき、水平同期信号が「Ｌ」の為、第１
スイツチングトランジスタ２０はオンしない。こ
の状態で時刻t₂になり、第３図イの如き「Ｈ」の
水平同期信号が入力端子１０に印加されると、第
１スイツチングトランジスタ２０がオンし、ピン
１４の電圧は第３図ハの如くV₁＋V_BEとなる。そ
して前記水平同期信号に応じた電流がダイオード
２３、抵抗２４及び第１スイツチングトランジス
タ２０を介して、1/2Ｈキラー回路４に供給され
る。その為、1/2Ｈキラー回路４は前記水平同期
信号の前縁をトリガーとして同期パルスが除去さ
れた水平同期信号を再生する。再生された水平同
期信号はAFC回路５に印加され低域変換の為の
基準信号として用いられるとともに、バーストゲ
ートパルス作成回路６に印加される。バーストゲ
ートパルス作成回路６は、前記水平同期信号に基
づき内蔵するカウンタの計数を開始し、時刻t₃に
なると、その出力信号を第３図ロの如く「Ｈ」か
ら「Ｌ」に変化させる。すると、スイツチ１６が
図示と逆に閉成する。スイツチ１６が閉成する
と、トランジスタ１７のベースがアースされてオ
フになる。また、カレントミラー回路１８を構成
するダイオード２５に、抵抗２８の値に応じて決
める電流i₂が流れ、前記カレントミラー回路１８
を構成するトランジスタ２２にも同じ電流i₂が流
れる。その為、点Ａの電圧は、V₁よりも高い電
圧V₂（＝V_CC−V_CEただし、V_CCは電源電圧、V_CE
はトランジスタ２２のコレクタ・エミツタ間電
圧）が発生し、第２スイツチングトランジスタ２
１がオンしてピン１４の電圧がV₃（＝V₂−V_BEた
だし、V_BEはトランジスタ２１のベース・エミツ
タ間電圧）になる。

ここで、トランジスタ２６のオンする電圧が第
３図ハの一点鎖線のレベルになる様に分圧手段１
１の抵抗１２及び１３の値を設定すれば、時刻t₃
からトランジスタ２６がオンになり、その出力端
子２７には第３図ニの如く「Ｌ」の信号が発生す
る。

そして、バーストゲートパルス作成回路６内の
カウンタの計数が更に進み時刻t₄になると出力端
子１５の電圧が「Ｌ」から「Ｈ」に変化し、スイ
ツチ１６が再び開放され、トランジスタ１７がオ
ンし点Ａの電圧が下がる。この時、入力端子１０
からの水平同期信号は既に「Ｌ」であるので、ピ
ン１４の電圧は再び低くなりトランジスタ２６が
オフする。その為出力端子２７の電圧は「Ｈ」に
戻る。その結果、バーストゲートパルス作成回路
６からのバーストゲートパルスと等しい信号が出
力端子２７に得られる。

従つて、第１図の回路によれば、ICの単一の
ピンに依つてIC内部へ複合同期信号を印加出来
るとともに、IC外部へバーストゲートパルスを
導出させることが出来る。

尚、第１図の実施例においては、ICの内部に
複合同期信号を印加し、バーストゲートパルスを
ICの外に導出する場合について説明したが、本
考案はこれに限定されるものではなく、種々な信
号の組合せに適用可能である。

(ト) 考案の効果以上述べた如く、本考案に依ればIC内部へ入
力信号を印加する為のピンと、出力パルスをIC
外部へ導出する為のピンとを単一のピンで共用す
る事が出来るので、ICの外付ピン数の減少を計
ることが出来、特にこの様なピンを複数個有する
様な回路をIC化する際に大幅ばピン数の削減を
計ることが出来、効率的なIC設計を行なう事が
出来る。

【図面の簡単な説明】

第１図は、本考案の一実施例を示す回路図、第
２図は従来の集積回路を示す回路図、及び第３図
イ乃至ニは第１図の説明に供する為の波形図であ
る。１０……入力端子、１４……ピン、１５……出
力端子、１６……スイツチ、２０……第１スイツ
チングトランジスタ、２１……第２スイツチング
トランジスタ、２７……出力端子。

Claims

【実用新案登録請求の範囲】

IC内部へ入力信号を印加する為のピンと、前
記IC内に内蔵され前記入力信号が印加される利
用回路と、該利用回路の出力信号に応じて開閉す
るスイツチと、該スイツチが第１の状態の時前記
ピンからの前記入力信号に応じて動作し、前記入
力信号を前記利用回路に供給する第１切換回路
と、前記スイツチの第２の状態により前記利用回
路からの信号を前記ピンに供給する第２切換回路
とから成り、前記ICのピンを入出力に兼用した
事を特徴とする集積回路。