CN109727626B - 半导体装置及其闪存的存取周期的自动调节方法 - Google Patents

Abstract

半导体装置及其闪存的存取周期的自动调节方法。自动调节方法包括下列步骤。通过闪存控制器计数系统总线的系统时脉信号的上升缘在检测期间出现的次数以取得系统计数值。通过闪存控制器依据系统计数值判断系统时脉信号的系统频率，以及，通过闪存控制器依据系统频率判断存取闪存的存取周期数。

Description

半导体装置及其闪存的存取周期的自动调节方法

技术领域

本发明是有关于一种存取周期的调节方法，且特别是有关于一种半导体装置及其闪存的存取周期的自动调节方法。

背景技术

传统的闪存的存取周期(access cycle)数的设定方式，是由使用者根据目前系统时脉信号的频率，经技术文件查表推算出对应的数值，再将所查出的数值填写至闪存。然而，上述设定方式需要使用者花时间去查表，并且使用者无法直接与闪存控制器通信，因此也需要中央处理单元介入来更新存取周期数。藉此，传统的闪存的存取周期数的设定方式是花费使用者的时间及精力的工作。

发明内容

本发明提供一种半导体装置及其闪存的存取周期的自动调节方法，可在半导体装置初始化及系统时脉信号的频率改变时，自动判断系统时脉信号的频率以调节闪存的存取周期数。

本发明的半导体装置，包括闪存、系统总线及闪存控制器。闪存控制器耦接于闪存与系统总线之间。闪存控制器计数系统总线的系统时脉信号的上升缘在检测期间出现的次数以取得系统计数值，依据系统计数值判断系统时脉信号的系统频率，并且依据系统频率判断存取闪存的存取周期数。

本发明的闪存的存取周期的自动调节方法，包括下列步骤。通过闪存控制器计数系统总线的系统时脉信号的上升缘在检测期间出现的次数以取得系统计数值。通过闪存控制器依据系统计数值判断系统时脉信号的系统频率，以及，通过闪存控制器依据系统频率判断存取闪存的存取周期数。

基于上述，本发明实施例的半导体装置及其闪存的存取周期的自动调节方法，可在半导体装置初始化及系统时脉信号的频率改变时，计数系统时脉信号的上升缘的数目，以自动判断系统时脉信号的频率，并且依据所判定的系统时脉信号的频率，判断闪存的存取周期数。藉此，可自动调节闪存的存取周期数。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为依据本发明一实施例的半导体装置的系统示意图。

图2为依据本发明一实施例的半导体装置的时脉信号的波形示意图。

图3为依据本发明一实施例的闪存的存取周期的自动调节方法的流程图。

图4为依据本发明另一实施例的闪存的存取周期的自动调节方法的流程图。

附图标号：

100：半导体装置

110：中央处理单元

120：闪存

130：闪存控制器

140：主存储器

150：系统总线

160：系统时脉控制电路

ADD：地址信号

DAT：数据

HCLK：系统时脉信号

HIRC：内部时脉信号

SCN：变更通知信号

TDE：检测期间

S310、S320、S330、S410、S420、S430、S440、S450、S460、S470：步骤

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域相关技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护的范围。

图1为依据本发明一实施例的半导体装置的系统示意图。请参照图1，在本实施例中，半导体装置100例如包括中央处理单元110、闪存120、闪存控制器130、主存储器140、系统总线150及系统时脉控制电路160，其中主存储器140用以储存主存储器140运作所需的指令或数据，并且例如是静态随机存取存储器(Static Random-Access Memory，SRAM)、动态随机存取存储器(Dynamic Random Access Memory，DRAM)、同步动态随机存取存储器(synchronous dynamic random-access memory，SDRAM)或类似的存储器元件，且本发明实施例不以此为限。

系统总线150耦接于中央处理单元110、闪存控制器130、主存储器140及系统时脉控制电路160之间，亦即中央处理单元110、闪存控制器130、主存储器140及系统时脉控制电路160可通过系统总线150而相互耦接，并且闪存控制器130耦接于闪存120与系统总线150之间。

当半导体装置100开机时，半导体装置100会先进入初始化期间。此时，系统时脉控制电路160会先设定系统总线150的系统时脉信号HCLK，以使中央处理单元110、闪存控制器130、主存储器140及系统时脉控制电路160可以相互通信。

接着，当系统时脉信号HCLK稳定时，闪存控制器130计数系统总线150的系统时脉信号HCLK的上升缘在检测期间出现的次数以取得系统计数值CTS，依据系统计数值CTS判断系统时脉信号HCLK的系统频率FSYS，并且依据系统频率FSYS判断闪存120的存取周期数。接着，闪存控制器130会依据所判断的存取周期数对闪存120进行存取。

接着，当半导体装置100正常运作时，中央处理单元110可通过系统总线150传送地址信号ADD到闪存控制器130。接着，闪存控制器130会依据地址信号ADD存取闪存120中对应的位置，以取得地址信号ADD对应的数据DAT。在取得数据DAT后，闪存控制器130再通过系统总线150传送数据DAT到中央处理单元110。

并且，在半导体装置100正常运作时，系统时脉控制电路160可能受中央处理单元110的指令(例如设定指令)或外部电路的指令(例如中断指令)的控制而改变系统时脉信号HCLK的系统频率FSYS。当系统时脉控制电路160改变系统时脉信号HCLK的系统频率FSYS时，系统时脉控制电路160可提供变更通知信号SCN至闪存控制器130，其中系统时脉控制电路160可通过系统总线150提供变更通知信号SCN至闪存控制器130，或者系统时脉控制电路160可通过走线直接提供变更通知信号SCN至闪存控制器130。

当闪存控制器130接收到变更通知信号SCN时，闪存控制器130重新判断系统时脉信号HCLK的系统频率FSYS，并且依据重新判断的系统频率FSYS判断存取闪存120的存取周期数。进一步来说，当系统时脉信号HCLK的系统频率FSYS改变时，闪存控制器130将闪存120的存取周期数设为预设存取周期数，为了确保系统可正常存取闪存120，故预设存取周期数会设定的比较保守、比较大。在一实施例中，预设存取周期数可为下表表一所示最大的存取周期数“8”，但不限制于此。接着，闪存控制器130将存取周期设定值设为最小值并且取得当前的存取周期设定值对应的计数参考值CTREF。当系统计数值CTS大于计数参考值CTREF，将存取周期设定值+1；当系统计数值CTS小于等于计数参考值CTREF，当前的存取周期设定值保持不变，并且接着以当前的存取周期设定值更新闪存120的存取周期数(亦即将当前的存取周期设定值写入至闪存控制器130中对应闪存120的存取周期数的暂存器)。其中，计数参考值CTREF可以为当前的存取周期设定值对应的计数临界值CTTH-1，并且计数临界值CTTH是闪存120的各个存取周期数所对应的系统时脉信号HCLK的最大值(亦即最大计数值)。

在本发明的实施例中，闪存控制器130可利用系统计数值CTS判断系统时脉信号HCLK的系统频率FSYS。闪存控制器130将系统计数值CTS代入映射函数以求得系统时脉信号HCLK的系统频率FSYS，或者闪存控制器130统计数值CTS代入查找表以求得系统时脉信号HCLK的系统频率FSYS，此可依据电路设计而定，本发明实施例不以此为限。

在本发明的实施例中，闪存控制器130可具有处理器、暂存器、快取存储器及计数器等运算所需的元件，此可依据本领域通常知识者而定。也就是说，闪存控制器130可利用硬件(例如特殊应用集成电路(Application-specific integrated circuit，ASIC))及/或软件(例如储存于非挥发存储器的指令)来实现。

图2为依据本发明一实施例的半导体装置的时脉信号的波形示意图。请参照图1及图2，闪存控制器130的内部时脉信号HIRC为固定且可知的，因此闪存控制器130可利用内部时脉信号HIRC来设定检测期间TDE。以图2为例，检测期间TDE是设定为内部时脉信号HIRC的8个周期的时间，但在其他实施例中，检测期间TDE可以设定为闪存控制器130的内部时脉信号HIRC的单一周期的n倍，其中n为大于1的整数。并且，在接收到中央处理单元110的地址信号ADD后，闪存控制器130必须经历存取期间(对应存取周期数)才能取得地址信号ADD对应的数据DAT。

举例来说，由于系统时脉信号HCLK的系统频率FSYS对闪存控制器130来说是未知的，因此闪存控制器130会计数系统时脉信号HCLK在检测期间中上升次数(即上升缘的数目)，以取得系统计数值CTS。

在计算出闪存120的存取周期设定值前，前景的系统会读取储存于闪存控制器130内的预设存取周期值来设定闪存120的存取周期数。换言之，在闪存120的存取周期数的可设定范围中，预设值可设定为中间值或平均值，或略低于中间值或平均值，亦即中间值或平均值减1或2，此可依据电路设计而定，本发明实施例不以此为限。

表一

存取周期设定值	完整存取时间	计数临界值CTTH
			1	32	21
2	16	42
			3	10.67	63
4	8	84
			5	6.4	105
6	5.33	126
			7	4.57	146
8	4	167

接着，如表一所示，可定义多个存取周期设定值分别对应的完整存取时间及计数临界值CTTH，并且表一所示数值是以55纳米(nm)的闪存为例，且本发明实施例不以此为限。

如表一所示，当闪存120的存取周期设定值为“1”时，系统计数值CTS(亦即系统时脉信号HCLK的上升缘在检测期间TDE出现的次数)最多为“21”(亦即计数临界值)。所述完整存取时间等于存取周期数对应的时间(即对应的存取期时间)加上闪存控制器130的内部电路执行计算过程的所需时间(亦即电路延迟)。举例来说，存取期时间假设为30纳秒(ns)，闪存控制器130的内部电路执行计算过程的所需时间假设为2ns，因此存取周期设定值为“1”时，完整存取时间为30+2＝32(ns)。如果存取周期设定值对应的存取时间有变化，则表一的计数临界值CTTH也会跟着改变。

然后，比较系统计数值CTS与当下的存取周期设定值所对应的计数临界值CTTH。若系统计数值CTS大于当下的存取周期值所对应的计数临界值CTTH，则闪存120的存取周期数+1；若系统计数值CTS小于等于当下的存取周期设定值所对应的计数临界值CTTH，则闪存120的存取周期数保持不变。最后，将上述计算出的闪存120的存取周期设定值取代预设存取周期数，亦即将闪存120的存取周期数设定为所计算出的新存取周期设定值，以加快半导体装置100的数据存取速度。

表二

表二所要说明的是，就算闪存控制器130的内部时脉信号HIRC的频率有误差，还是可以得到正确的闪存120的存取周期数，在此内部时脉信号HIRC的频率是以12MHz为例，检测期间＝(1/12MHz)*8＝666ns。由于内部时脉信号HIRC的频率可能会有正负2％的误差，检测期间可能为666ns*(1+2％)＝681ns或者666ns*(1-2％)＝653ns。由于系统时脉信号HCLK和内部时脉信号HIRC的上升缘可能不对齐(亦即系统时脉信号HCLK和内部时脉信号HIRC存在差异)且内部时脉信号HIRC的频率可能会有正负2％的误差，因此在最差的状况下，系统计数值CTS有可能比预期的情况下少1。

为了防止得不到正确的闪存120的存取周期数，使得闪存控制器130写入了错误的参数，在某些实施例中，可将计数临界值CTTH–1，使得闪存控制器130可运算更保守及正确的闪存120的存取周期数。在系统时脉信号HCLK的频率重迭部份，会取比较保守的存取周期数，亦即取较大的存取周期数。以系统时脉信号HCLK的频率为29MHz为例，闪存120的存取周期数会同时对应至“1”及“2”，但最终闪存120的存取周期数会取“2”而不是“1”，以保证闪存120一定会读取成功。

图3为依据本发明一实施例的闪存的存取周期的自动调节方法的流程图。请参照图3，在本实施例中，闪存的存取周期的自动调节方法的步骤包括下列步骤。在步骤S310中，会通过闪存控制器计数系统总线的系统时脉信号的上升缘在检测期间出现的次数以取得系统计数值。接着，在步骤S320中，会通过闪存控制器依据系统计数值判断系统时脉信号的系统频率。最后，在步骤S330中，会通过闪存控制器依据系统频率判断存取闪存的存取周期数。

图4为依据本发明另一实施例的闪存的存取周期的自动调节方法的流程图。请参照图4，在本实施例中，闪存的存取周期的自动调节方法的步骤包括下列步骤。在步骤S410中，会判断是否触发自动调节事件，例如闪存控制器处于初始化期间或系统总线的系统时脉信号改变。当未触发自动调节事件时，亦即步骤S410判断结果为“否”，则回到步骤S410；当触发自动调节事件时，亦即步骤S420判断结果为“是”，则执行步骤S420。在步骤S420中，设定闪存的存取周期数为预设存取周期数。在一实施例中，预设存取周期数可以为上表表一所示最大的存取周期数“8”，但不限制于此。

接着，在步骤S430中，会判断闪存控制器的内部时脉信号是否稳定。当闪存控制器的内部时脉信号未稳定时，亦即步骤S430判断结果为“否”，则回到步骤S410；当闪存控制器的内部时脉信号已稳定时，亦即步骤S430判断结果为“是”，则执行步骤S440。

在步骤S440中，会判断系统时脉信号是否稳定。当系统时脉信号未稳定时，则回到步骤S440；当系统时脉信号已稳定时，则执行步骤S450。在步骤S450中，在检测期间内计数系统时脉信号的上升缘。并且，在步骤S460中，会产生新的闪存的存取周期设定值。接着，在步骤S470中，会将闪存的存取周期数设定为新的存取周期设定值。

其中，上述步骤S310、S320、S330、S410、S420、S430、S440、S450、S460及S470的顺序为用以说明，本发明实施例不以此为限。并且，上述步骤S310、S320、S330、S410、S420、S430、S440、S450、S460及S470可参照图1及图2的实施例所示，在此则不再赘述。

综上所述，本发明实施例的半导体装置及其闪存的存取周期的自动调节方法，可在半导体装置初始化及系统时脉信号的频率改变时，计数系统时脉信号的上升缘的数目，以自动判断系统时脉信号的频率，并且依据所判定的系统时脉信号的频率，判断闪存的存取周期数。藉此，可自动调节闪存的存取周期数。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求为准。

Claims (8)

1.一种半导体装置，其特征在于，包括：

一闪存；

一系统总线；以及

一闪存控制器，耦接于该闪存与该系统总线之间，其中该闪存控制器计数该系统总线的一系统时脉信号的一上升缘在一检测期间出现的次数以取得一系统计数值，依据该系统计数值判断该系统时脉信号的一系统频率，并且依据该系统频率判断存取该闪存的一存取周期数；

在该系统频率改变时，通过该闪存控制器重新判断该系统时脉信号的该系统频率，并且通过该闪存控制器依据重新判断的该系统频率判断存取该闪存的该存取周期数。

2.如权利要求1所述的半导体装置，其特征在于，该检测期间为该闪存控制器的一内部时脉信号的周期的n倍，其中n为大于1的整数。

3.如权利要求1所述的半导体装置，其特征在于，该闪存控制器将该系统计数值代入一映射函数以求得该系统时脉信号的该系统频率。

4.如权利要求1所述的半导体装置，其特征在于，更包括一系统时脉控制电路，耦接该系统总线及该闪存控制器，用以设定该系统时脉信号，并且在该系统时脉信号的该系统频率改变时，提供一变更通知信号至该闪存控制器。

5.如权利要求4所述的半导体装置，其特征在于，当该系统频率改变时，该闪存控制器将该闪存的该存取周期数设定为一最大值，将一存取周期设定值重置为一最小值，并且取得当前的该存取周期设定值对应的一计数参考值，当该系统计数值大于该计数参考值时，将该存取周期设定值+1，当该系统计数值小于等于该计数参考值时，当前的该存取周期设定值保持不变，并且依据当前的该存取周期设定值更新该闪存的该存取周期数。

6.一种闪存的存取周期的自动调节方法，其特征在于，包括：

通过一闪存控制器计数一系统总线的一系统时脉信号的一上升缘在一检测期间出现的次数以取得一系统计数值；

通过该闪存控制器依据该系统计数值判断该系统时脉信号的一系统频率；以及

通过该闪存控制器依据该系统频率判断存取一闪存的一存取周期数；

在该系统频率改变时，通过该闪存控制器重新判断该系统时脉信号的该系统频率，并且通过该闪存控制器依据重新判断的该系统频率判断存取该闪存的该存取周期数。

7.如权利要求6所述的存取周期的自动调节方法，其特征在于，更包括：

通过该闪存控制器在一初始化期间依据该系统频率判断存取该闪存的该存取周期数。

8.如权利要求6所述的存取周期的自动调节方法，其特征在于，更包括：

当该系统频率改变时，通过该闪存控制器将该闪存的该存取周期数设定为一最大值，将一存取周期设定值重置为一最小值，并且取得当前的该存取周期设定值对应的一计数参考值；

当该系统计数值大于该计数参考值时，将该存取周期设定值+1；以及

当该系统计数值小于等于该计数参考值，当前的该存取周期设定值保持不变，并且依据当前的该存取周期设定值更新该闪存的该存取周期数。

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