CN110908488A - 电压下降监测电路及片上系统 - Google Patents

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Abstract

提供了电压下降监测电路及片上系统。在一个实施例中，电压下降监测电路包括环形振荡器电路块，其被配置为产生多个振荡信号，并且被配置为基于第一控制信号输出来自多个振荡信号之一的所选择的振荡信号。第一控制信号基于功能电路块的电源电压。电压下降监测电路还包括计数器和下降检测器，计数器被配置为基于所选择的振荡信号产生计数值，下降检测器被配置为基于计数值和至少一个阈值检测功能电路块的电源电压的下降。

Description

电压下降监测电路及片上系统
相关申请的交叉引用
本申请要求于2018年9月17日向韩国知识产权局提交的韩国专利申请No.10-2018-0110784、于2019年2月7日向韩国知识产权局提交的韩国专利申请No.10-2019-0014363、以及于2019年7月23日提交的美国专利申请No.16/519,621的优先权，每一个所述申请的公开内容通过引用整体并入本文中。
技术领域
本公开涉及半导体电路，更具体地，涉及电压下降监测电路、包括该电压下降监测电路的片上系统和/或操作片上系统的方法。
背景技术
在半导体电路特别是高性能半导体电路中，供电电压可以取决于操作环境和电路内所执行操作的水平而摆动。通常，为支持在电压显著下降时最坏的情况而提供的电压被设置为大于正常状态的情况下所需的值。然而，因为这种常规方法使得半导体电路的功耗增加，从而削弱产品的竞争力。
为了克服上述缺点，当电路的供电电压开始下降时，检测供电电压的下降。基于检测的结果改变电路的操作速度或工作水平，以便即使在电压下降时也能允许执行正常操作。为了实现这一目标，重要的是快速且准确地知道电路的电压状态。监测半导体电路的电压的方式分类为数字方式和模拟方式。
发明内容
至少一个实施例涉及电压下降监测电路。
在一个实施例中，电压下降监测电路包括环形振荡器电路块，其被配置为产生多个振荡信号，并且被配置为基于第一控制信号输出来自多个振荡信号之一的所选择的振荡信号。第一控制信号基于功能电路块的电源电压。电压下降监测电路还包括计数器和下降检测器，计数器被配置为基于所选择的振荡信号产生计数值，下降检测器被配置为基于计数值和至少一个阈值检测功能电路块的电源电压的下降。
在另一实施例中，电压下降监测电路包括：环形振荡器电路块，被配置为产生多个振荡信号，并且被配置为输出来自多个振荡信号之一的所选择的振荡信号；计数器，被配置为基于所选择的振荡信号产生计数值；以及下降检测器，被配置为基于计数值和至少第一阈值和第二阈值检测功能电路块的电源电压的下降。第二阈值大于第一阈值。下降检测器被配置为响应于计数值下降至低于第一阈值，检测到电源电压的下降；并且下降检测器被配置为响应于计数值超过第二阈值，检测到电源电压的下降结束。
在一个实施例中，电压下降监测电路包括：环形振荡器电路块，被配置为产生多个振荡信号，并且被配置为输出来自多个振荡信号之一的所选择的振荡信号；计数器，被配置为基于所选择的振荡信号产生计数值；以及下降检测器，被配置为基于计数值和至少第一阈值和第二阈值检测功能电路块的电源电压的下降，使得相比于计数值下降至低于第二阈值，响应于计数值下降至低于第一阈值而检测到更大的下降水平。第二阈值大于第一阈值。
至少一个实施例涉及片上系统。
在一个实施例中，片上系统包括：电压下降监测电路，被配置为监测功能电路块的电源电压的下降，并且基于监测产生误差信号；时钟调制电路，被配置为基于误差信号调制输入时钟信号以产生自适应时钟信号，并且被配置为向功能电路块输出自适应时钟信号。
至少一个实施例涉及监测电压下降的方法。
在一个实施例中，该方法包括：基于功能电路块的电源电压从多个振荡信号中选择振荡信号；基于所选择的振荡信号产生计数值；以及基于计数值和至少一个阈值检测功能电路块的电源电压的下降。
至少一个实施例涉及另一方法。
在一个实施例中，该方法包括：基于监测到功能电路块的电源电压的下降产生误差信号；基于误差信号调制输入时钟信号以产生自适应时钟信号；并且向功能电路块输出自适应时钟信号。
附图说明
下面将参考附图更详细地描述示例实施例。
图1是示出了根据一些示例实施例的片上系统(SoC)的电路框图。
图2A是示出了根据一些示例实施例的图1中的电压下降监测电路的示例的电路框图。
图2B是示出了根据一些示例实施例的图2A中的电压下降监测电路中的控制器的示例的电路框图。
图3A示出了温度、向环形振荡器提供的电源电压的水平以及环形振荡器的速度之间的示例关系。
图3B是示出了根据一些示例实施例的图1的SoC中的时钟调制电路的示例的电路框图。
图3C是示出了根据一些示例实施例的图1的SoC中的时钟调制电路的示例的另一电路框图。
图4是示出了根据一些示例实施例的图2A中的环形振荡器电路块的示例的电路框图。
图5A是示出了根据一些示例实施例的图4中的第一环形振荡器的示例的电路框图。
图5B是示出了根据一些示例实施例的图4中的第一环形振荡器的另一示例的电路框图。
图6示出了图5A或图5B中的延时单元之一。
图7A是示出了根据一些示例实施例的图2A中的下降检测器的示例的电路框图。
图7B是示出了根据一些示例实施例的图2A中的下降检测器的另一示例的电路框图。
图8示出了根据一些示例实施例的图2A的电压下降监测电路的操作示例。
图9是示出了根据一些示例实施例的SoC的另一示例的电路框图。
图10是示出了根据一些示例实施例的图9中的功能电路的示例的电路框图。
图11是示出了根据一些示例实施例的图9中的功能电路的另一示例的电路框图。
图12是示出了根据一些示例实施例的图11中的电压下降监测电路的示例的电路框图。
图13是示出了根据一些示例实施例的图12中的下降检测器的示例的电路框图。
图14是示出了根据一些示例实施例的图9中的功能电路的另一示例的电路框图。
图15是示出了根据一些示例实施例的操作电压下降监测电路的方法的流程图。
图16是示出了根据一些示例实施例的包括SoC的数据处理系统的电路框图。
图17是示出了根据一些示例实施例的操作SoC的方法的流程图。
图18是示出了根据一些示例实施例的包括SoC的移动系统的电路框图。
具体实施方式
下面将参考附图更全面地描述各种示例实施例，在附图中示出了示例实施例。
图1是示出了根据示例实施例的片上系统(SoC)的电路框图。
图1的SoC 10也可以被称为自适应时钟系统。
参考图1，SoC 10包括功能电路110、时钟调制电路120、时钟产生器130以及电压下降监测电路200。
功能电路110可以通过经由电力线PL接收电源电压VDD进行操作，并且可以执行多个功能。
电压下降监测电路200可以通过电力线PL接收电源电压VDD，可以监测电源电压VDD的水平，并且如果电源电压VDD出现下降可以向时钟调制电路120提供误差信号ERR。误差信号ERR可以是包括单个比特的第一误差信号ERR1或包括多个比特的第二误差信号ERR2。
时钟产生器130可以使用锁相环(PLL)实现，并且可以基于参考时钟RCLK产生至少一个时钟信号CLK，并向时钟调制电路120提供时钟信号CLK。时钟产生器130可以向时钟调制电路120提供多个时钟信号CLK。
时钟调制电路120可以接收误差信号ERR和时钟信号CLK，可以通过对时钟信号CLK进行调制来产生对应的自适应时钟信号ACLK，并且向功能电路110提供自适应时钟信号ACLK。
时钟调制电路120可以通过响应于误差信号对时钟信号CLK进行分频或对时钟信号CLK进行复用来调整时钟信号CLK的频率，以输出自适应时钟信号ACLK。时钟调制电路120可以包括多个分频器和复用器。每一个分频器可以对时钟信号CLK的频率进行分频，并且复用器可以输出分频器的输出中的至少一个输出作为自适应时钟信号ACLK。在示例实施例中，时钟调制电路120可以包括多个乘法器，并且乘法器可以将时钟信号CLK乘以某一比率(例如，90％或80％)。在这种情况下，复用器可以输出分频器的输出之一或乘法器的输出之一作为自适应时钟信号ACLK。
在示例实施例中，功能电路110可以向电压下降监测电路200提供状态信号STS，状态信号STS指示功能电路110的操作状态(例如，温度、操作电压、操作电压的改变等)和操作速度。功能电路110、或者电压下降监测电路200外部或内部的其他电路可以提供参考电压VREF。可以根据任何动态电压频率标度(DVFS)技术(其也可以影响操作电压水平VDD方案)产生参考电压VREF。
图1的SoC 10可以检测电源电压VDD中出现下降，并且可以在时钟调制电路120中调整时钟信号CLK的频率，使得功能电路110可以在较低电压下操作。
图2A是示出了根据一些示例实施例的图1中的电压下降监测电路的示例的电路框图。
参考图2A，电压下降监测电路200可以包括控制器210、环形振荡器电路块300、计数器230以及下降检测器250。控制器210可以包括处理电路(比如包括逻辑电路的硬件)、硬件/软件组合(比如执行软件的处理器)或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
环形振荡器电路块300可以包括基于电源电压VDD操作的多个环形振荡器。多个环形振荡器产生多个振荡信号。环形振荡器电路块300可以选择多个振荡信号之一以输出所选择的振荡信号OSS。
计数器230可以在参考间隔期间对所选择的振荡信号OSS的切换进行计数，以输出计数信号(或计数值)CV。
下降检测器250可以将计数值CV与至少一个阈值进行比较，以输出指示电源电压VDD是否出现下降的误差信号ERR。例如，如果计数值CV下降至低于阈值，则下降检测器250检测到下降。如果电源电压VDD出现下降，则下降检测器250可以用第一逻辑(高)电平激活误差信号ERR。如果电源电压VDD的下降消失，则下降检测器250可以用第二逻辑(低)电平来去激活误差信号ERR。在示例实施例中，如果电源电压VDD出现下降，则下降检测器250可以输出包括多个比特的误差信号ERR，这些比特指示电源电压VDD的下降程度。
控制器210控制环形振荡器电路块300、计数器230以及下降检测器250。控制器210可以向计数器230提供关于参考间隔的信息，并且可以向下降检测器250提供至少一个阈值。控制器210通过向环形振荡器电路块300提供第一控制信号CTL1来控制环形振荡器电路块300，通过向计数器230提供第二控制信号CTL2来控制计数器230，并且通过向下降检测器250提供第三控制信号CTL3来控制下降检测器250。
控制器210接收电源电压VDD、参考电压VREF以及状态信号STS，并且可以基于电源电压VDD的水平产生第一控制信号至第三控制信号CTL1、CTL2和CTL3。在示例实施例中，控制器210可以进一步基于状态信号STS产生第一控制信号至第三控制信号CTL1、CTL2和CTL3。
图2B是示出了根据一些示例实施例的图2A中的电压下降监测电路中的控制器的示例的电路框图。
参考图2B，控制器210可以包括水平检测器211和信号产生器213。
水平检测器211将电源电压VDD的水平与参考电压VREF进行比较，并且如果电源电压VDD的水平低于参考电压VREF，则可以输出具有第一逻辑(高)电平的检测信号DS。
信号产生器213可以基于具有第一逻辑电平的检测信号DS产生第一控制信号至第三控制信号CTL1、CTL2和CTL3，并且可以进一步基于状态信号STS产生第一控制信号至第三控制信号CTL1、CTL2和CTL3。在备选实施例中，控制器210可以包括一个或多个寄存器、查找表等，其基于电源电压VDD和状态信号STS输出第一控制信号至第三控制信号CTL1、CTL2和CTL3。以下将更详细地描述控制信号CTL1、CTL2和CTL3的产生。
图3A示出了温度、向环形振荡器提供的电源电压的水平以及环形振荡器的速度之间的示例关系。
参考图3A，在相对低的电压范围中，环形振荡器电路块300中的环形振荡器的示例环形振荡器在特定电压下在较高的温度下操作得更快，而在相对高的电压范围中，该环形振荡器在特定电压下在较低的温度下操作得更快。当SoC 10操作时，由于出现各种温度变化并且电源电压VDD的水平根据DVFS频繁改变，因此当采用环形振荡器进行电压下降监测时，可以考虑温度和DVFS。控制器210可以向环形振荡器电路块300提供与电压下降监测电路200中的温度和DVFS有关的信息。控制器210可以将关于温度和DVFS的信息包括在第一控制信号CTL1中，并且向环形振荡器电路块300提供第一控制信号CTL1。响应于第一控制信号CTL1，环形振荡器电路块300可以输出所选择的振荡信号OSS，该所选择的振荡信号OSS相对于温度的改变是鲁棒的。
图3B是示出了根据一些示例实施例的图1的SoC中的时钟调制电路的示例的电路框图。
参考图3B，时钟调制电路120a可以包括多个分频器121、122、123和124，复用器125a以及信号产生器126a。
信号产生器126a接收第一误差信号ERR1，产生与第一误差信号ERR1相对应的选择信号SS1，并且向复用器125a提供选择信号SS1。
分频器121、122、123和124接收时钟信号CLK，以不同的分频比对时钟信号CLK进行分频，并且产生具有不同频率的分频时钟信号DCLK1、DCLK2、DCLK3和DCLK4。分频时钟信号DCLK1的频率可以与时钟信号CLK的频率相同，分频时钟信号DCLK2、DCLK3以及DCLK4的每个频率可以小于时钟信号CLK的频率。分频时钟信号DCLK3和DCLK4的频率可以小于分频时钟信号DCLK2的频率，并且分频时钟信号DCLK4的频率可以小于分频时钟信号DCLK3的频率。时钟调制电路120a可以包括任意数量的分频器。
复用器125a响应于选择信号SS1选择分频时钟信号DCLK1、DCLK2、DCLK3和DCLK4之一，并且输出所选择的信号作为自适应时钟信号ACLK。在示例实施例中，基于制造后测试对信号产生器126a中的查找表进行编程，使得：(1)如果输入的误差信号ERR1指示下降，则从查找表输出具有第一选择值的选择信号SS1，并且(2)如果输入的误差信号ERR1指示下降结束，则输出随时间推移具有一个或多个第二选择值的选择信号SS1。通过在制造期间提供若干选择选项(例如，分频器)，可以基于制造后对SoC 10的实验研究来设置针对下降状态的期望分频器选项和针对非下降状态的随时间推移的期望分频器选项。
图3C是示出了根据一些示例实施例的图1的SoC中的时钟调制电路的示例的另一电路框图。
参考图3C，时钟调制电路120b可以包括多个分频器121、122、123和124，多个乘法器127、128和129，复用器125b以及信号产生器126b。
在该实施例中，信号产生器126b接收包括指示下降水平的多个比特在内的第二误差信号ERR2，产生与第二误差信号ERR2相对应的选择信号SS2，并且向复用器125b提供选择信号SS2。
分频器121、122、123和124接收时钟信号CLK，以不同的分频比对时钟信号CLK进行分频，并且产生具有不同频率的分频时钟信号DCLK1、DCLK2、DCLK3和DCLK4，如关于图3B的实施例所述。乘法器127、128和129将时钟信号CLK与不同的倍增比相乘，以产生相乘后的时钟信号MCLK1、MCLK2和MCLK3。例如，相乘后的时钟信号MCLK1的频率可以与时钟信号CLK的频率的90％相对应，相乘后的时钟信号MCLK2的频率可以与时钟信号CLK的频率的80％相对应，并且相乘后的时钟信号MCLK3的频率可以与时钟信号CLK的频率的70％相对应。时钟调制电路120b可以包括任意数量的分频器和任意数量的乘法器。
复用器125b响应于选择信号SS2选择分频时钟信号DCLK1、DCLK2、DCLK3和DCLK4以及相乘后的时钟信号MCLK1、MCLK2和MCLK3之一，并输出所选择的信号作为自适应时钟信号ACLK。在示例实施例中，基于制造后测试对信号产生器126a中的查找表进行编程，使得：(1)选择信号SS2基于由误差信号ERR2指示的下降水平选择分频器/乘法器。通过在制造期间提供若干选择选项(例如，分频器或乘法器)，可以基于制造后对SoC 10的实验研究来设置与下降水平相关联的期望选项。
图4是示出了根据一些示例实施例的图2A中的环形振荡器电路块的示例的电路框图。
参考图4，环形振荡器电路块300可以包括第一选择电路310、多个单位振荡器电路UOC1至UOCk(k为大于2的整数)以及第二选择电路350。
多个单位振荡器电路UOC1至UOCk基于电源电压VDD分别产生多个振荡信号OS1至OSk。单位振荡器电路UOC1至UOCk中的每一个可以包括多个环形振荡器320a至320k中的对应环形振荡器以及多个逻辑门341至34k中的对应逻辑门。基本上，环形振荡器电路块300中的每一个环形振荡器可以随着电压水平增加而输出具有更高频率的振荡信号。此外，每一个环形振荡器可以根据制造工艺、每一个环形振荡器中包括的单元以及温度而具有不同的频率特性。
环形振荡器320a至320k可以基于电源电压VDD分别产生中间振荡信号IOS1至IOSk，并且逻辑门341至34k中的每一个可以对中间振荡信号IOS1至IOSk中的对应中间振荡信号和使能信号EN执行逻辑运算以产生振荡信号OS1至OSk中的对应振荡信号。例如，逻辑门341至34k可以是执行“与非”(NAND)运算的NAND门。将与逻辑门341至34k的相应输出相对应的振荡信号反馈到环形振荡器320a至320k中的相应环形振荡器的相应的第一延时单元DC1(参见以下讨论的图5A和图5B)。可以基于链选择信号CHSS从第一选择电路310选择性地提供使能信号EN。
第一选择电路310可以响应于链选择信号CHSS将使能信号EN提供到逻辑门341至34k中的至少一些逻辑门。
第二选择电路350可以响应于链选择信号CHSS选择振荡信号OS1至OSk之一以输出所选择的振荡信号OSS。
链选择信号CHSS可以确定与产生所选择的振荡信号OSS相关联的单位振荡器电路的数量。
在示例实施例中，控制器210提供使能信号EN和链选择信号CHSS作为第一控制信号CTL1的一部分。
在示例实施例中，控制器210周期性地并在固定间隔内产生使能信号EN。周期和间隔是通过实验研究设置的设计参数。可以在控制器210中对这些设置值进行编程等。
在示例实施例中，控制器210包括查找表，其基于电源电压或电压水平(例如，来自状态信号STS)中的一个或多个来输出链选择信号CHSS。查找表是通过实验研究设置的设计参数。
在一些示例实施例中，环形振荡器320a至320k可以进一步基于延时配置控制信号DCFG来产生中间振荡信号IOS1至IOSk，以下将结合图5B描述。
图5A是示出了根据一些示例实施例的图4中的第一环形振荡器的示例的电路框图。
在图5A中，示出了第一环形振荡器320aa，并且其他环形振荡器320b至320k中的每一个可以具有与第一环形振荡器320aa相同的架构。
参考图5A，第一环形振荡器320aa包括级联连接的第一延时单元至第m延时单元DC1至DCm(m为大于3的整数)。第一延时单元至第m延时单元DC1至DCm基于电源电压VDD操作。
将第m延时单元的输出提供为第一中间振荡信号IOS1，并且将与NAND门341的输出相对应的第一振荡信号OC1反馈到第一延时单元DC1。
图5B是示出了根据一些示例实施例的图4中的第一环形振荡器的另一示例的电路框图。
在图5B中，示出了第一环形振荡器320ab，并且其他环形振荡器320b至320k中的每一个可以具有与第一环形振荡器320ab相同的架构。
参考图5B，第一环形振荡器320ab包括级联连接的第一延时单元至第m延时单元DC1至DCm(m是大于3的整数)以及第三选择电路323。第一延时单元至第m延时单元DC1至DCm基于电源电压VDD操作。
向第三选择电路323提供第二延时单元至第m延时单元DC2至DCm的输出，并且第三选择电路323可以响应于延时配置控制信号DCFG选择第二延时单元至第m延时单元DC2至DCm的输出之一，以输出第一中间振荡信号IOS1。由于第三选择电路323可以响应于延时配置控制信号DCFG选择第二延时单元至第m延时单元DC2至DCm的输出之一，因此延时配置控制信号DCFG可以确定与产生中间振荡信号IOS1相关联的延时单元的数量。也就是说，延时配置控制信号DCFG可以调整第一中间振荡信号IOS1的延时量。这样，延时配置控制信号DCFG在当前操作条件(例如，电压和温度)下影响环形振荡器的固有速度，并且改变检测下降的灵敏度(振荡速度)。在示例实施例中，控制器210提供延时配置控制信号DCFG作为第一控制信号CTL1的一部分。在示例实施例中，控制器210包括查找表，该查找表基于电源电压或电压水平(例如，来自状态信号STS)中的一个或多个来输出延时配置控制信号DCFG。查找表是通过实验研究设置的设计参数。
在图5A和图5B中，第一延时单元至第m延时单元DC1至DCm的每一个可以包括均基于电源电压VDD操作的反相器、NAND门以及“或非”(NOR)门之一。
图6示出了图5A或图5B中的延时单元之一。
在图6中，示出了第一延时单元DC1的配置，并且其他延时单元DC2至DCm中的每一个可以具有与第一延时单元DC1相同的架构。
参考图6，第一延时单元DC1包括连接在电源电压VDD和地电压VSS之间的p沟道金属氧化物半导体(PMOS)晶体管PM1和n沟道金属氧化物半导体(NMOS)晶体管NM1。
PMOS晶体管PM1具有连接到电源电压VDD的源极、连接到第一节点N11的栅极以及连接到第二节点N12的漏极。NMOS晶体管NM1具有连接到第二节点N12的漏极、连接到地电压VSS的源极以及连接到第一节点N11的栅极。也就是说，第一延时单元DC1可以实现为反相器。
实现为反相器的第一延时单元DC1的切换速度对电源电压VDD敏感。因此，环形振荡器320a至320k的输出可以反映电源电压VDD的改变。通过在参考间隔期间对所选择的振荡信号OSS的切换进行计数而获得的计数值CV的增加可以指示电源电压VDD的水平增加，并且计数值CV的减小可以指示电源电压VDD的水平降低。
回到图2A，控制器210向计数器230提供使能信号EN和复位信号作为第二控制信号CTL2。控制器210设置复位信号以在使能时段的开始时复位计数器230。计数器230在使能时段期间对所选择的振荡信号脉冲进行计数，以产生计数值CV。可以理解，与向环形振荡器电路块300提供的使能信号EN相比，向计数器230提供的使能信号EN可以延时以考虑环形振荡器电路块300中的延时。
在备选实施例中，如果电源电压VDD的水平低于参考电压VREF，则信号产生器213可以激活第一控制信号CTL1中包括的使能信号，并且将激活的使能信号提供给环形振荡器电路块300和计数器230。这降低了功耗。
图7A是示出了根据一些示例实施例的图2A中的下降检测器的示例的电路框图。
参考图7A，下降检测器250a可以包括寄存器251和比较器253。
寄存器251存储第一阈值LTH和第二阈值UNTH，并且将第一阈值LTH和第二阈值UNTH提供给比较器253。图2A中的控制器210可以将第一阈值LTH和第二阈值UNTH作为第三控制信号CTL3的一部分提供给下降检测器250，并且控制器210可以根据DVFS(例如，参考电压VREF的改变)和电源电压VDD的改变调整第一阈值LTH和第二阈值UNTH的水平。在示例实施例中，控制器210包括查找表，其基于参考电压VREF和/或电源电压VDD输出这些阈值。查找表是通过实验研究设置的设计参数。此外，参考电压VREF由于根据DVFS的各种电压改变而改变，并且环形振荡器的计数值CV也改变。因此，可以考虑DVFS。
比较器253将计数值CV与第一阈值LTH和第二阈值UNTH进行比较，以输出第一误差信号ERR1。
图7B是示出了根据一些示例实施例的图2A中的下降检测器的另一示例的电路框图。
参考图7B，下降检测器250b可以包括寄存器252和比较器254。
寄存器252存储多个阈值RTH1至RTHt(t为大于2的整数)，并将阈值RTH1至RTHt提供给比较器254。图2A中的控制器210可以将阈值RTH1至RTHt作为第三控制信号CTL3的一部分提供给下降检测器250，并且控制器210可以根据DVFS(例如，参考电压VREF)和电源电压VDD的改变调整阈值RTH1至RTHt的水平。在示例实施例中，控制器210包括查找表，其基于参考电压VREF和/或电源电压VDD输出这些阈值。查找表是通过实验研究设置的设计参数。此外，参考电压VREF由于根据DVFS的各种电压改变而改变，并且环形振荡器的计数值CV也改变。因此，可以考虑DVFS。
比较器254将计数值CV与阈值RTH1至RTHt进行比较，以输出第二误差信号ERR2。比较器254输出包括多个比特的第二误差信号ERR2，这些比特指示计数值CV与阈值RTH1至RTHt中的至少一个之间的差。也就是说，第二误差信号ERR2可以指示电源电压VDD的下降程度。图3C的时钟调制电路120b中的信号产生器126b响应于第二误差信号ERR2产生选择信号SS2，因此时钟调制电路120b可以输出频率取决于下降(电压下降)程度的自适应时钟信号ACLK。
图8示出了根据一些示例实施例的图2A的电压下降监测电路的操作示例。
在图8中，VREF表示提供给控制器210的参考电压，LTH表示第一阈值，UNTH表示第二阈值，RO计数值表示计数器230的计数值。
参考图2A至图8，下降检测器250可以响应于与电源电压VDD对应的计数值CV低于第一阈值LTH，将第一误差信号ERR1转变到第一逻辑电平。
如果在电源电压VDD出现下降之后计数值CV增加并且计数值CV上升到高于第二阈值UNTH，则下降检测器250可以响应于对应的计数值将第一误差信号ERR1从第一逻辑电平转变到第二逻辑电平。
在图8中，第一误差信号ERR1指示在第一定时点T1和第二定时点T2之间电源电压VDD出现下降，并且指示在第三定时点T3和第四定时点T4之间电源电压VDD出现下降。
如果电源电压VDD出现下降，则需要快速调整时钟信号CLK的频率，并且通过在时钟调制电路120中分频或复用时钟信号CLK，来从时钟调制电路120提供自适应时钟信号ACLK，而不是在时钟产生器130中调整时钟信号CLK的频率。
如果时钟信号CLK的频率在出现下降的下降误差点处减小，然后当下降误差消失时时钟信号CLK的频率恢复到其原始频率，则有可能由于电路的较快操作而在电源电压VDD中出现另一下降。为了防止另一立即下降，在等于或高于下降误差发生时水平的水平处释放下降误差。这防止了在操作的下降状态和非下降状态之间来回摆动。
此外，时钟信号CLK的频率可以逐渐增加。例如，时钟信号CLK的频率可以在操作非常快的电路中逐渐增加到其原始频率，并且时钟信号CLK的频率可以在操作缓慢的电路中更快地增加到其原始频率。
例如，在一个实施例中，图3B的信号产生器126a被配置为使得：如果误差信号ERR1指示下降，则信号产生器126a产生选择信号SS1以选择对时钟信号进行分频(例如，将时钟信号CLK对半分频)的分频器(或复用器等)以产生自适应时钟信号ACLK，其中两个时钟的比率ACLK/CLK是第一比率(例如1/2)。并且，信号产生器126a被配置为响应于误差信号ERR1指示没有下降，周期性地改变选择信号SS1，使得选择不同的分频器，并且两个时钟的比率ACLK/CLK逐次增加(例如，2/3、3/4、4/5、1)，直到自适应时钟信号ACLK返回到下降前或非下降状态(例如，等于时钟信号CLK(例如，以1分频))。尽管未在图3B中示出，但是时钟信号CLK还可以作为输入直接提供给复用器125a。在一个实施例中，电压下降监测电路200可以采用校准操作，该校准操作自动计算与根据DVFS而改变的电源电压VDD的改变水平相对应的环形振荡器的计数值CV。
因此，电压下降监测电路200和包括电压下降监测电路200的SoC10可以对响应于向功能电路110提供的电源电压VDD而变化的振荡信号进行计数，检测电源电压VDD的下降，并且可以通过降低向功能电路110提供的时钟信号的频率来降低操作电压。因此，电压下降监测电路200可以降低SoC 10的功耗。
此外，如果电压下降监测电路200采用图7B的下降检测器250b，则SoC 10可以响应于指示下降程度的第二误差信号ERR2自适应地调整时钟信号CLK的频率。
在该实施例中，并且参考图3C，信号产生器126b被配置为基于由误差信号ERR2指示的下降水平来产生选择信号SS2。例如，如果误差信号ERR2指示没有下降，则信号产生器126b产生选择信号SS2，使得复用器125b选择以1分频时钟信号CLK的分频器，或者以1乘以时钟信号的乘法器。备选地，如果不存在下降，可以直接向复用器125b提供并选择时钟信号CLK。如果误差信号ERR2指示下降，则误差信号ERR2也指示下降水平。例如，阈值RTH1至RTHt是定义下降水平的递减的值。落在RTH1和RTH2之间的计数值CV指示第一下降水平，落在RTH2和RTH3之间的计数值CV指示大于第一下降水平的第二下降水平，以此类推。信号产生器126b产生选择信号SS2，使得复用器125b选择与下降水平相对应的分频器或乘法器。例如，对于第一下降水平，时钟信号CLK可以按4/5减小；对于第二下降水平，时钟信号CLK可以按3/4减小；对于第三下降水平，时钟信号CLK可以按2/3减小；以此类推，以产生自适应时钟信号ACLK。这样，时钟调制电路120被配置为基于下降水平改变自适应时钟信号ACLK的频率。更具体地，时钟调制电路120被配置为随着下降水平的增加而降低自适应时钟信号ACLK的频率，并且被配置为随着下降水平的降低而增加自适应时钟信号ACLK的频率。
与图7A的实施例一样，多个第一阈值RTH1至RTHt中的每一个可以具有多个第二阈值URTH1至URTHt中对应的一个，其中多个第二阈值中的每一个第二阈值大于相应的第一阈值。这里，如上所述，多个第一阈值RTH1至RTHt的值递减，并且与电源电压的不同下降水平相关联。这里，从较大下降水平转变到较低下降水平需要计数值CV落在对应的第二阈值以上。这防止在不同下降水平之间来回摆动。在一个实施例中，在第二阈值大于对应的第一阈值同时，该第二阈值小于指示较低下降水平的下一第一阈值。
因此，下降检测器250被配置为响应于计数值CV下降至低于多个第一阈值中的一个第一阈值而检测到下降，被配置为基于计数值下降所低于的多个第一阈值中的最低的第一阈值来检测下降水平，并且被配置为响应于计数值上升超出与计数值所低于的多个第一阈值中的最低的第一阈值相关联的第二阈值而检测到减少的下降水平。
图9是示出了根据示例实施例的SoC的另一示例的电路框图。
参考图9，SoC 20包括功能电路400、时钟调制电路120c、时钟产生器130a以及电压下降监测电路(VDMC)500。
电压下降监测电路500可以设置在功能电路400内。
功能电路400可以通过经由电力线PL接收电源电压VDD进行操作，并且可以执行多个功能。
电压下降监测电路500可以通过电力线PL接收电源电压VDD，可以监测电源电压VDD的水平，并且如果电源电压VDD出现下降可以向时钟调制电路120c提供误差信号ERR。
时钟产生器130a可以使用锁相环(PLL)实现，可以基于参考时钟RCLK产生至少一个时钟信号CLK，并可以向时钟调制电路120c提供时钟信号CLK。
时钟调制电路120c可以接收误差信号ERR和时钟信号CLK，可以通过对时钟信号CLK进行调制来产生对应的自适应时钟信号ACLK，并且向功能电路400提供自适应时钟信号ACLK。时钟调制电路120c可以与时钟调制电路120a或120b相同，并且误差信号ERR可以包括单个比特或多个比特(如上面关于图1至图8的实施例所述)。
功能电路400可以包括基于自适应时钟信号ACLK操作的多个功能电路块。
图10是示出了根据一些示例实施例的图9中的功能电路的示例的电路框图。
参考图10，功能电路400a可以包括安装在电路板401上的多个功能电路块410、420、430、440和450以及电压下降监测电路500a。
功能电路块410、420、430、440和450通过接收电源电压VDD分别执行对应的功能，并且可以基于自适应时钟信号ACLK的频率来调整操作速度。
电压下降监测电路500a可以通过电力线PL接收电源电压VDD，可以监测电源电压VDD的水平，可以产生指示电源电压VDD是否出现下降的误差信号ERR，并且可以将误差信号ERR提供给图9中的时钟调制电路120c。电压下降监测电路500a可以采用图2A的电压下降监测电路200。
图11是示出了根据一些示例实施例的图9中的功能电路的另一示例的电路框图。
参考图11，功能电路400b可以包括安装在电路板401上的多个功能电路块410、420、430、440和450，多个环形振荡器电路块(ROB)415、425、435和445以及电压下降监测电路500b。
功能电路块410、420、430、440和450通过接收电源电压VDD分别执行对应的功能，并且可以基于自适应时钟信号ACLK的频率来调整操作速度。
环形振荡器电路块415、425、435和445分布并设置在电路板401上。环形振荡器电路块415、425、435和445产生所选择的振荡信号OSS11、OSS12、OSS13和OSS14，并且向电压下降监测电路500b提供所选择的振荡信号OSS11、OSS12、OSS13和OSS14。
环形振荡器电路块415可以与功能电路块410相邻，环形振荡器电路块425可以与功能电路块430相邻，环形振荡器电路块435可以与功能电路块440相邻，并且环形振荡器电路块445可以与功能电路块450相邻。环形振荡器电路块415、425、435和445中的每一个可以向电压下降监测电路500b提供对应的所选择的振荡信号OSS11、OSS12、OSS13和OSS14。所选择的振荡信号OSS11、OSS12、OSS13和OSS14中的每一个可以反映向相邻功能电路块中的对应功能电路块提供的电源电压VDD的电压变化。
电压下降监测电路500b接收所选择的振荡信号OSS11、OSS12、OSS13和OSS14，并且如果在所选择的振荡信号OSS11、OSS12、OSS13和OSS14中的至少一个振荡信号中检测到下降，则向图9中的时钟调制电路120c提供误差信号ERR。如先前实施例中所述，误差信号ERR可以如上所述包括单个比特或多个比特。电压下降监测电路500b可以通过对所选择的振荡信号OSS11、OSS12、OSS13和OSS14的切换进行计数来产生计数值，可以将计数值与至少一个阈值进行比较，并且如果至少一个计数值等于或小于至少一个阈值，则可以输出指示出现下降的、具有第一逻辑电平的误差信号ERR。在示例实施例中，电压下降监测电路500b可以将计数值与多个阈值进行比较，并且可以输出如先前实施例中所述的那样包括用于指示下降水平的多个比特在内的误差信号ERR。
图12是示出了根据一些示例实施例的图11中的电压下降监测电路的示例的电路框图。
参考图12，电压下降监测电路500b包括控制器510、计数器530以及下降检测器550。控制器510可以包括处理电路(比如包括逻辑电路的硬件)、硬件/软件组合(比如执行软件的处理器)或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
计数器530可以对所选择的振荡信号OSS11、OSS12、OSS13和OSS14中的每一个的切换进行计数，以输出多个计数值CV11、CV12、CV13和CV14。
下降检测器550可以将计数值CV11、CV12、CV13和CV14中的每一个与至少一个阈值进行比较，以基于比较结果产生指示电源电压VDD是否出现下降的误差信号ERR。如果计数值CV11、CV12、CV13和CV14中的至少一个减小到小于第一阈值，则下降检测器550可以输出具有第一逻辑电平的误差信号ERR，并且如果下降被释放或消失(例如，超过大于第一阈值的第二阈值)，则可以将误差信号ERR从第一逻辑电平转变为具有第二逻辑电平。如果计数值CV11、CV12、CV13和CV14中的至少一个在第一阈值和第二阈值之间，则下降检测器550可以输出包括多个比特的误差信号ERR，这些比特指示计数值CV11、CV12、CV13和CV14中的至少一个与阈值之间的差。
控制器510控制环形振荡器电路块415、425、435和445，计数器530以及下降检测器550。控制器510可以向计数器530提供关于参考间隔的信息，并且可以向下降检测器550提供至少一个阈值。控制器510通过向环形振荡器电路块415、425、435和445提供第一控制信号CTL41来控制环形振荡器电路块415、425、435和445，通过向计数器530提供第二控制信号CTL42来控制计数器530，并且通过向下降检测器550提供第三控制信号CTL43来控制下降检测器550。第二控制信号CTL42可以包括关于参考间隔的信息，并且第三控制信号CTL43可以包括至少一个阈值。
控制器510接收电源电压VDD、参考电压VREF和状态信号STS，并可以基于电源电压VDD的水平产生第一控制信号至第三控制信号CTL41、CTL42和CTL43。在示例实施例中，控制器510可以将电源电压VDD和参考电压VREF进行比较，并且如果电源电压VDD低于参考电压VREF，则可以通过使用第一控制信号CTL41来操作环形振荡器电路块415、425、435和445。
控制器510可以包括如参考图2B所述的水平检测器和信号产生器。
图13是示出了根据一些示例实施例的图12中的下降检测器的示例的电路框图。
参考图13，下降检测器550可以包括寄存器559，多个比较器551、552、553和554，“或”(OR)门555，解码器556，反相器557和复用器558。
寄存器559存储第一阈值LTH和第二阈值UNTH，并向比较器551、552、553和554中的每一个提供第一阈值LTH和第二阈值UNTH。图12中的控制器510可以提供第一阈值LTH和第二阈值UNTH，并且可以根据DVFS和电源电压VDD的改变调整第一阈值LTH和第二阈值UNTH的水平。
第一比较器551将第一计数值CV11与第一阈值LTH和第二阈值UNTH进行比较，以输出第一比较信号CS11。第二比较器552将第二计数值CV12与第一阈值LTH和第二阈值UNTH进行比较，以输出第二比较信号CS12。第三比较器553将第三计数值CV13与第一阈值LTH和第二阈值UNTH进行比较，以输出第三比较信号CS13。第四比较器554将第四计数值CV14与第一阈值LTH和第二阈值UNTH进行比较，以输出第四比较信号CS14。
OR门555对第一比较信号至第四比较信号CS11、CS12、CS13和CS14执行OR运算，以输出子误差信号SERR。
解码器556对第一比较信号至第四比较信号CS11、CS12、CS13和CS14进行解码，以输出选择信号SS3。
复用器558可以响应于选择信号SS3，选择子误差信号SERR和将子误差信号SERR反相的反相器557的输出之一，以输出所选择的信号作为误差信号ERR。
因此，如果第一比较信号至第四比较信号CS11、CS12、CS13和CS14中的至少一个具有高电平，也就是说，在第一计数值至第四计数值CS11、CS12、CS13和CS14中的至少一个中检测到下降条件，则复用器558输出具有高电平的误差信号ERR。此外，如果第一比较信号至第四比较信号CS11、CS12、CS13和CS14中的每一个具有低电平，也就是说，在第一计数值至第四计数值CS11、CS12、CS13和CS14中的每一个中均没有检测到下降条件，则复用器558输出具有低电平的误差信号ERR。
例如，如果第一比较信号CS11是高电平并且第二比较信号至第四比较信号CS12、CS13和CS14中的每一个具有低电平，则第一比较信号CS11可以指示由于第一功能电路块410而使得电源电压VDD出现下降(条件)。OR门555响应于具有高电平的第一比较信号CS11输出具有高电平的子误差信号SERR，并且解码器556输出具有低电平的选择信号SS3。因此，复用器558输出具有高电平的误差信号ERR。
如果时钟调制电路120a响应于误差信号ERR降低自适应时钟信号ACLK的频率并释放由于第一功能电路块410引起的下降(条件)，则第一比较信号至第四比较信号CS11、CS12、CS13和CS14中的每一个具有低电平。
OR门555输出具有低电平的子误差信号SERR，并且解码器556输出具有低电平的选择信号SS3。因此，复用器558输出具有低电平的误差信号ERR。
图14是示出了根据一些示例实施例的图9中的功能电路的另一示例的电路框图。
参考图14，功能电路400c可以包括安装在电路板401上的多个功能电路块410、420、430、440和450，多个环形振荡器(RO)416、426、436和446以及电压下降监测电路500c。
功能电路块410、420、430、440和450通过接收电源电压VDD分别执行对应的功能，并且可以基于自适应时钟信号ACLK的频率来调整操作速度。
环形振荡器416、426、436和446分布并设置在电路板401上。环形振荡器416、426、436和446产生振荡信号OS21、OS22、OS23和OS24，并且向电压下降监测电路500c提供振荡信号OS21、OS22、OS23和OS24。
环形振荡器416可以被设置为与功能电路块410相邻，环形振荡器426可以被设置为与功能电路块430相邻，环形振荡器436可以被设置为与功能电路块440相邻，并且环形振荡器446可以被设置为与功能电路块450相邻。环形振荡器416、426、436和446中的每一个可以向电压下降监测电路500c提供振荡信号OS21、OS22、OS23和OS24中的对应振荡信号。振荡信号OS21、OS22、OS23、OS24中的每一个可以反映向相邻功能电路块中的对应功能电路块提供的电源电压VDD的电压变化。
电压下降监测电路500c接收振荡信号OS21、OS22、OS23、OS24，并且如果在振荡信号OS21、OS22、OS23、OS24中的至少一个振荡信号中检测到下降，则向图9中的时钟调制电路120c提供误差信号ERR。误差信号ERR可以如上所述包括单个比特或者多个比特。电压下降监测电路500c可以通过对振荡信号OS21、OS22、OS23、OS24的切换进行计数来产生计数值，可以将计数值与至少一个阈值进行比较，并且如果计数值中的至少一个计数值等于或小于至少一个阈值，则可以输出指示出现下降的、具有第一逻辑电平的误差信号ERR。在示例实施例中，电压下降监测电路500c可以将计数值与多个阈值进行比较，并且可以输出包括多个比特的误差信号ERR，这些比特指示计数值中的至少一个计数值与阈值之间的差。
电压下降监测电路500c可以具有与图12的电压下降监测电路500b类似的配置。
图15是示出了根据示例实施例的操作电压下降监测电路的方法的流程图。
参考图2A至图15，提供电源电压VDD的电力管理集成电路(PMIC)设置向每一个环形振荡器的延时单元提供的电源电压VDD的水平(S110)。
电压下降监测电路200中的计数器230计算(校准)在所设置的电源电压VDD的水平下从每一个环形振荡器输出的计数值CV(S120)。
电压下降监测电路200中的控制器210基于计数值CV计算第一阈值LTH和第二阈值UNTH(S130)。
电压下降监测电路200测量电源电压VDD的水平(S140)。电压下降监测电路200对在所测量的电源电压VDD的水平下来自环形振荡器电路块300的所选择的振荡信号进行计数，以检测电源电压VDD是否出现下降(S150)。如果检测到下降，则电压下降监测电路200输出具有第一逻辑电平的误差信号ERR。
图16是示出了根据示例实施例的包括SoC的数据处理系统的电路框图。
参考图16，数据处理系统600可以包括应用处理器700、存储器设备850以及PMIC800。
图16中所示的数据处理系统600可以实现在各种计算系统上。根据实施例，数据处理系统600可以是包括应用处理器700的移动系统。
数据处理系统600可以包括各种类型的存储器设备850。在各种实施例中，存储器设备850可以是各种类型的半导体器件。根据实施例，存储器设备850可以是动态随机存取存储器(DRAM)，比如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等。
应用处理器700可以使用根据示例实施例的SoC实现。SoC可以包括根据基于预定标准总线规范的协议进行操作的系统总线(未示出)以及连接到系统总线的各种知识产权核。系统总线的标准规范可以是高级RISC机(ARM)的高级微控制器总线架构(AMBA)协议。AMBA协议的总线类型包括高级高性能总线(AHB)、高级外围总线(APB)、高级可扩展接口(AXI)、AXI4、AXI一致性扩展(ACE)等。此外，可以使用其他类型的协议，比如SONICs公司的uNetwork、IBM的CoreConnect以及OCP-IP的开放核协议等。
应用处理器700可以包括中央处理单元(CPU)710、时钟调制电路(CMU)720、时钟产生器730、电压下降监测电路740、DVFS控制器750以及存储器控制接口(MCI)760。
CPU 710可以控制应用处理器710中的功能电路块。CPU 710可以经由存储器控制接口760向存储器设备850提供数据存取请求。
存储器控制接口760可以根据来自CPU 710的请求向存储器设备850输出命令。存储器控制接口760可以基于应用处理器700的操作将数据写入存储器设备850或从存储器设备850读取数据。存储器控制接口760可以与存储器设备850接口连接，并且可以向存储器设备850提供各种命令。
PMIC 800可以向应用处理器700提供第一电源电压VDD1和第二电源电压VDD2，并且可以向存储器设备850提供第三电源电压VDD3。PMIC 800可以向CPU 710提供第一电源电压VDD1，并且可以向时钟调制电路720、时钟产生器730以及DVFS控制器750提供第二电源电压VDD2。
PMIC 800可以基于来自DVFS控制器750的电压控制信号VCTL调整第一电源电压至第三电源电压VDD1、VDD2和VDD3中的至少一个电源电压的水平。
时钟产生器730可以产生时钟信号CLK以向时钟调制电路720提供时钟信号CLK。
时钟调制电路720可以基于时钟信号CLK产生第一自适应时钟信号ACLK1和第二自适应时钟信号ACLK2，可以向CPU 710提供第一自适应时钟信号ACLK1，并且可以向存储器控制接口760提供第二自适应时钟信号ACLK2。
电压下降监测电路740监测向CPU 710提供的第一电源电压VDD1的水平，并且如果第一电源电压VDD1出现下降，则向时钟调制电路720和DVFS控制器750提供误差信号ERR。电压下降监测电路740可以采用图2A的电压下降监测电路200，并且可以包括控制器、环形振荡器电路块、计数器以及下降检测器。
DVFS控制器750基于误差信号ERR向PMIC 800提供电压控制信号VCTL，并且PMIC800可以基于电压控制信号VCTL调整第一电源电压VDD1的水平。
DVFS控制器750可以从CPU 710接收状态信号STS21，并且可以从存储器控制接口760接收状态信号STS22。状态信号STS21可以指示CPU 710的操作速度，并且状态信号STS22可以指示存储器设备850的操作速度。DVFS控制器750可以基于状态信号STS21和STS22确定或估计CPU 710和存储器设备850的操作速度。DVFS控制器750可以向PMIC 800提供指示所确定的操作速度的电压控制信号VCTL。PMIC 800可以基于电压控制信号VCTL调整第一电源电压VDD1的水平和第三电源电压VDD3的水平。
应用处理器700可以向存储器设备850提供存储器电压控制信号VCTLM。在示例实施例中，DVFS控制器750可以产生存储器电压控制信号VCTLM，并且可以通过存储器控制接口760向存储器设备850提供存储器电压控制信号VCTLM。
DVFS控制器750可以从存储器控制接口760接收指示存储器设备850的操作状态的状态信号STS22，并且可以产生存储器电压控制信号VCTLM以基于存储器电压控制信号VCTLM调整存储器设备850的操作电压的水平。存储器控制接口760可以检查存储器设备850上的工作负载，并且可以根据检查到的工作负载的程度确定是执行高速存储器操作还是低速存储器操作。
存储器设备850可以响应于存储器电压控制信号VCTLM调整第三电源电压VDD3的水平，并且可以产生调整水平的操作电压作为内部电压。
根据实施例，存储器设备850可以在操作速度改变之前(或在第二自适应时钟信号ACLK2的频率改变之前)预先调整操作电压的水平。
此外，存储器设备850可以响应于操作速度的改变以各种方式设置操作电压的水平的调整时间点。例如，在存储器电压控制信号VCTLM是请求增加操作电压的水平的信号的情况下，存储器设备850可以在操作速度实际增加之前增加操作电压的水平，因此可以稳定执行高速存储器操作。此外，在存储器电压控制信号VCTLM是请求降低操作电压的水平的信号的情况下，存储器设备850可以在操作速度降低的时间点(或在接收到具有低频率的时钟信号的时间点)处降低操作电压的水平，而不事先降低操作电压的水平，由此可以稳定执行高速存储器操作。
在图16中，应用处理器700和PMIC 800中的每一个可以分别是SoC，或者应用处理器700和PMIC 800可以构成SoC。此外，CPU 710、时钟调制电路720、时钟产生器730、DVFS控制器750以及存储器控制接口760中的每一个可以对应于功能电路。
图17是示出了根据示例实施例的操作SoC的方法的流程图。
参考图1至图17，提供了操作SoC 10的方法，SoC 10包括基于电源电压VDD操作的功能电路110和包括多个环形振荡器并监测电源电压VDD的电压下降监测电路200。在该方法中，多个环形振荡器320a至320k基于电源电压VDD产生对温度改变鲁棒的多个振荡信号OS1至OSk(S210)。
选择振荡信号OS1至OSk之一，并将其提供为所选择的振荡信号OSS(S220)。
电压下降监测电路200中的计数器230通过对所选择的振荡信号OSS的切换进行计数，产生计数值CV(S230)。
电压下降监测电路200中的下降检测器250通过将计数值CV与至少一个阈值进行比较，产生误差信号ERR(S240)。
SoC 10中的时钟调制电路120基于误差信号ERR调整时钟信号CLK的频率，以向功能电路110提供自适应时钟信号ACLK(S250)。如果误差信号ERR指示电源电压VDD出现下降，则时钟调制电路120可以降低时钟信号CLK的频率以产生自适应时钟信号ACLK，并且可以向功能电路110提供自适应时钟信号ACLK。
图18是示出了根据示例实施例的包括SoC的移动系统的电路框图。
参考图18，移动系统2000可以包括自适应时钟系统2020、处理器(AP/ModAP)2100、缓冲器存储器2200、显示器/触摸模块2300以及储存设备2400。
自适应时钟系统2020可以使用图1的SoC 10实现。自适应时钟系统2020可以检测至少一条电力线的电压下降，可以基于所检测的结果产生自适应时钟信号，并且可以向处理器2100提供自适应时钟信号。
尽管未示出，但是移动系统2000还可以包括安全芯片。安全芯片可以被实现为提供安全功能。安全芯片可以包括软件和/或防篡改硬件，允许高级别的安全性，并且与处理器2100的可信执行环境(TEE)协同工作。
安全芯片可以包括本机操作系统(OS)，作为内部数据储存器的安全储存设备，用于控制到安全芯片的访问权限的访问控制电路块，用于执行所有权管理、密钥管理、数字签名以及加密/解密的安全功能电路块，以及用于更新安全芯片的固件的固件更新电路块。安全芯片可以是例如通用IC卡(UICC)(比如，USIM、CSIM以及ISIM)、订户身份模块(SIM)卡、嵌入式安全元件(eSE)、微型SD或标贴。
处理器2100可以被实现为控制移动系统2000的整体操作和与外部实体的有线/无线通信。例如，处理器2100可以是例如应用处理器(AP)或集成调制解调器应用处理器(ModAP)。
缓冲器存储器2200可以被实现为临时存储移动系统2000的处理操作所需的数据。显示器/触摸模块2300可以被实现为显示由处理器2100处理的数据或者从触摸面板接收数据。储存设备2400可以被实现为存储用户数据。储存设备2400可以是嵌入式多媒体卡(eMMC)、固态驱动器(SSD)或通用闪速储存器(UFS)。储存设备2400可以包括至少一个非易失性存储器设备。
非易失性存储器设备可以是NAND闪存、竖直NAND(VNAND)闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移矩随机存取存储器(STT-RAM)。
通过在电压下降的情况下通过与时钟信号的频率无关地调制时钟信号，移动系统2000可以增强性能并可以降低功耗。
本发明构思的各方面可以应用于使用电源电压和时钟信号的各种SoC。
前述内容是对示例实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质上脱离本发明构思的新颖教导和优点的情况下，可以在示例实施例中进行多种修改。因此，所有这种修改旨在被包括在权利要求中限定的本发明构思的范围内。

Claims (20)

1.一种电压下降监测电路，包括：
环形振荡器电路块，被配置为产生多个振荡信号，并且被配置为基于第一控制信号输出来自所述多个振荡信号之一的所选择的振荡信号，所述第一控制信号基于功能电路块的电源电压；
计数器，被配置为基于所选择的振荡信号产生计数值；以及
下降检测器，被配置为基于所述计数值和至少一个阈值检测所述功能电路块的电源电压的下降。
2.根据权利要求1所述的电压下降监测电路，其中：
所述环形振荡器电路块包括多个环形振荡器，每一个环形振荡器产生所述多个振荡信号中的相应振荡信号，并且所述环形振荡器电路块被配置为基于所述第一控制信号选择性地设置所述多个环形振荡器中的一个或多个环形振荡器的固有速度。
3.根据权利要求1所述的电压下降监测电路，其中：
所述环形振荡器电路块包括多个环形振荡器，每一个环形振荡器基于所述电源电压产生所述多个振荡信号中的相应振荡信号。
4.根据权利要求1所述的电压下降监测电路，其中：
所述下降检测器被配置为响应于所述计数值下降至低于第一阈值，检测到所述电源电压的下降。
5.根据权利要求4所述的电压下降监测电路，其中：
所述下降检测器被配置为响应于所述计数值超过第二阈值，检测到所述电源电压的下降结束，所述第二阈值大于所述第一阈值。
6.根据权利要求5所述的电压下降监测电路，还包括：
控制器，被配置为基于与所述功能电路块的电源电压相关联的参考电压设置所述第一阈值和所述第二阈值。
7.根据权利要求4所述的电压下降监测电路，还包括：
控制器，被配置为基于与所述功能电路块的电源电压相关联的参考电压设置所述第一阈值。
8.根据权利要求1所述的电压下降监测电路，其中：
所述下降检测器被配置为基于所述计数值和多个第一阈值检测所述电源电压的下降水平。
9.根据权利要求8所述的电压下降监测电路，其中：
所述多个第一阈值的值递减，并且与所述电源电压的不同下降水平相关联；以及
所述下降检测器被配置为响应于所述计数值下降至低于所述多个第一阈值之一，检测到下降，并且被配置为基于所述计数值下降所低于的所述多个第一阈值中的最低的第一阈值，检测下降水平。
10.根据权利要求8所述的电压下降监测电路，其中：
所述下降检测器被配置为基于所述计数值、多个第一阈值以及多个第二阈值检测所述电源电压的下降水平，所述多个第二阈值中的每一个第二阈值与所述多个第一阈值中的相应的第一阈值相关联，并且所述多个第二阈值中的每一个第二阈值大于相应的第一阈值；以及
所述多个第一阈值的值递减，并且与所述电源电压的不同下降水平相关联；以及
所述下降检测器被配置为响应于所述计数值下降至低于所述多个第一阈值之一，检测到下降，被配置为基于所述计数值下降所低于的所述多个第一阈值中的最低的第一阈值，检测下降水平，并且被配置为响应于所述计数值上升至超出与所述计数值所低于的所述多个第一阈值中的最低的第一阈值相关联的第二阈值，检测到减少的下降水平。
11.根据权利要求10所述的电压下降监测电路，还包括：
控制器，被配置为基于与所述功能电路块的电源电压相关联的参考电压设置所述多个第一阈值和所述多个第二阈值。
12.根据权利要求8所述的电压下降监测电路，还包括：
控制器，被配置为基于与所述功能电路块的电源电压相关联的参考电压设置所述多个第一阈值。
13.根据权利要求1所述的电压下降监测电路，还包括：
控制器，被配置为基于与所述功能电路块的电源电压相关联的参考电压设置所述至少一个阈值。
14.根据权利要求1所述的电压下降监测电路，还包括：
控制器，被配置为基于所述功能电路块的电源电压产生所述第一控制信号。
15.一种电压下降监测电路，包括：
环形振荡器电路块，被配置为产生多个振荡信号，并且被配置为输出来自所述多个振荡信号之一的所选择的振荡信号；
计数器，被配置为基于所选择的振荡信号产生计数值；以及
下降检测器，被配置为基于所述计数值和至少第一阈值和第二阈值检测功能电路块的电源电压的下降，使得相比于所述计数值下降至低于所述第二阈值，响应于所述计数值下降至低于所述第一阈值而检测到更大的下降水平，所述第二阈值大于所述第一阈值。
16.一种片上系统，包括：
电压下降监测电路，被配置为监测功能电路块的电源电压的下降，并且基于所述监测产生误差信号；以及
时钟调制电路，被配置为基于所述误差信号调制输入时钟信号以产生自适应时钟信号，并且被配置为向所述功能电路块输出所述自适应时钟信号。
17.根据权利要求16所述的片上系统，其中：
所述时钟调制电路被配置为响应于所述误差信号指示所述电源电压的下降，降低在下降前状态下的所述自适应时钟信号的频率。
18.根据权利要求17所述的片上系统，其中：
所述时钟调制电路被配置为响应于所述误差信号指示所述电源电压的下降结束，使所述自适应时钟信号的频率递增地返回到所述下降前状态下的频率。
19.根据权利要求16所述的片上系统，其中：
所述电压下降监测电路被配置为产生所述误差信号，使得所述误差信号指示下降水平；以及
所述时钟调制电路被配置为基于下降水平改变所述自适应时钟信号的频率。
20.根据权利要求19所述的片上系统，其中：
所述时钟调制电路被配置为随着下降水平增加而降低所述自适应时钟信号的频率，并且被配置为随着下降水平减少而增加所述自适应时钟信号的频率。
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