JP7452259B2

JP7452259B2 - 半導体装置

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Publication number: JP7452259B2
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Authority: JP
Inventors: 龍一西山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
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Description

本開示は、半導体装置に関する。

ＬＳＩ（Large Scale Integrated circuit）等の半導体装置において、計算負荷などの急増により消費電流が増加すると、電源電圧が一時的に降下することがある。電源電圧の降下を検出した場合、クロック周波数を低下させることで、半導体装置のタイミングエラーの発生を抑制する技術がある（ＡＣＣ（Adaptive Clocking Control））。さらに、ＡＣＣは、クロック周波数を低下させた後、降下した電源電圧が回復すると、クロック周波数を復帰（上昇）させることで、クロック周波数の低下による半導体装置の性能劣化を抑制する。

特表２０１３－５１１０９６号公報特開２００５－１１５９４４号公報特開２０１７－０５８９１１号公報

半導体装置には、共通の電源で動作する複数のプロセッサコアを備えるものがある。このような半導体装置にＡＣＣを適用する場合、それらのプロセッサコアのクロック周波数を一斉に上昇させても、一部又は全部のプロセッサコアの電源電圧の再降下が検出されてクロック周波数を再低下させないことが求められる。

しかしながら、電源電圧の再降下が検出されてクロック周波数を再低下させないように、それらのプロセッサコアのクロック周波数を一律にゆっくりと上昇させると、各々のクロック周波数が復帰するまでの時間が長くなる。その結果、半導体装置の性能を劣化させた状態が長引いてしまう。

本開示は、クロック周波数の低下に伴う性能劣化を抑制可能な半導体装置を提供する。

本開示は、
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアの電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置を提供する。

本開示は、
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアで使用される他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置を提供する。

本開示によれば、クロック周波数の低下に伴う性能劣化を抑制可能な半導体装置を提供できる。

電圧低下による信号遅延を説明するための図である。ロジック回路の通過遅延を説明するための図である。タイミングエラーを説明するための図である。ＡＣＣ動作の概要を説明するための図である。動作周波数の増加による電源電圧の再低下を説明するための図である。電源電圧の再低下を防止するためにクロック周波数を復帰させる方法の一例を示す図である。早すぎる周波数復帰によりＡＣＣの再発動が頻発する場合の一例を示す図である。半導体装置の構成例を示す図である。クロック周波数を復帰させる方法の一例を示すフローチャートである。１コアのみでクロック周波数を復帰させる場合の一例を示す図である。１コアのみでクロック周波数を復帰させる方法の一例を示す図である。複数コアでクロック周波数を復帰させる場合の一例を示す図である。複数コアでクロック周波数を復帰させる方法の一例を示す図である。電源電圧に応じてクロック周波数を復帰させる方法の一例を示す図である。電源電圧の情報をコア間で共有する半導体装置の構成例を示す図である。電源電圧の情報をコア間で共有するクロック制御回路の構成例を示す図である。他コアのクロック周波数に応じてクロック周波数を復帰させる方法の一例を示す図である。クロック周波数の情報をコア間で共有する半導体装置の構成例を示す図である。クロック周波数の情報をコア間で共有するクロック制御回路の構成例を示す図である。電源電圧と他コアのクロック周波数に応じてクロック周波数を復帰させる方法の一例を示す図である。電源電圧とクロック周波数の情報をコア間で共有する半導体装置の構成例を示す図である。電源電圧とクロック周波数の情報をコア間で共有するクロック制御回路の構成例を示す図である。

計算負荷及び動作回路数が大きく変化すると、ＬＳＩ内に電源ノイズ（同時スイッチングノイズ）が発生することがある。例えば、マルチコアＬＳＩにて計算負荷がアイドル状態から急増すると、瞬間的に増加する消費電流によってＬＳＩの電源電圧が降下することがある。ＬＳＩの電源電圧が降下すると、ＬＳＩ内部の回路に十分な電圧が印加されない場合、回路内で信号遅延が発生し、タイミングエラーを引き起こす場合がある。

図１は、電圧降下による信号遅延を説明するための図である。クロックドライバから供給されるクロックＣＬＫは、分岐点１００を経由して、送信側のＦＦ（フリップフロップ）１０１と受信側のＦＦ１０２に供給される信号である。クロックＣＬＫに従ってＦＦ１０１から送信されるデータは、ロジック回路１０３を介して、ＦＦ１０２に入力される。ＦＦ１０２に入力されるデータは、クロックＣＬＫに従ってラッチされる。

しかしながら、図２に示すように、ロジック回路１０３の電源電圧Ｖが電圧値Ｖ１から電圧値Ｖ２に降下すると、ロジック回路１０３で生じる信号遅延時間Ｌｄは、Ｔｄから"Ｔｄ＋Ｔｄｄ"に増大してしまうことがある。Ｔｄは、電源電圧Ｖの降下がないときの遅延時間を表し、Ｔｄｄは、電源電圧Ｖの降下による遅延時間の増大分を表す。

例えば図３において、本来、クロックＣＬＫのダウンエッジでＦＦ１０１から送信されたデータは、ロジック回路１０３を介して、次のダウンエッジまでにＦＦ１０２に到達する。しかしながら、電源電圧Ｖの降下によりロジック回路１０３での信号遅延が増大すると、データの到達が次のダウンエッジまでに間に合わず、ＦＦ１０２でタイミングエラーが発生する場合がある。

図４は、タイミングエラーの発生を抑制可能なＡＣＣ動作の概要を説明するための図である。電圧値Ｖ１，Ｖ２，Ｖ３は、それぞれ、電源電圧Ｖの定常値、電源電圧Ｖの最大の降下電圧値、ＳＴＡ（Static Timing Analysis）のタイミング限界値を表す。ＡＣＣ回路は、例えば、電源電圧センサにより検出された電源電圧Ｖがタイミングエラーの発生する電圧値Ｖ３以下に降下したことを検出した場合、クロックＣＬＫの周波数を低下させることで（ＡＣＣ発動）、ＬＳＩのタイミングエラーの発生を抑制する。その後、電源電圧Ｖが電圧値Ｖ３よりも高い電圧値まで回復すると、ＡＣＣ回路は、低下させたクロック周波数を、低下させる前の通常値に戻すことで（周波数復帰動作）、クロック周波数を低下させている期間を限定し、ＬＳＩの演算性能の劣化を抑制する。

例えば図５において、ＡＣＣ回路は、電源電圧Ｖがタイミングエラーの起こらない基準値Ｖｔｈ以上に回復してから、ＬＳＩのクロック周波数Ｆを復帰（上昇）させていく（タイミングｔ３）。しかしながら、クロック周波数Ｆをタイミングｔ３で急激に上昇させると、ＬＳＩの消費電流Ｉが急激に増加し、電源電圧Ｖがタイミングエラーの起こる電圧値Ｖ３以下に再び降下してしまう場合がある。電源電圧Ｖの再降下によりＡＣＣが再び発動すると、クロック周波数Ｆも再び低下するので、ＬＳＩの演算性能の劣化が断続的に発生してしまう。

上記のようなＡＣＣの再発動を防ぐため、ＡＣＣ回路は、電源電圧Ｖがタイミングエラーの起こらない基準値Ｖｔｈ以上に回復してから、クロック周波数Ｆを徐々に上昇させることで、ＬＳＩの演算性能の再劣化を抑制できる（図６参照）。

ところで、半導体装置には、共通の電源で動作する複数のプロセッサコアを備えるものがある。このような半導体装置にＡＣＣを適用する場合、一部又は全部のプロセッサコアの電源電圧Ｖの降下によってＡＣＣが再発動しないように、各々のクロック周波数Ｆを上昇させることが求められる。一部又は全部のプロセッサコアのクロック周波数Ｆの復帰が早すぎると、消費電流Ｉの増加により電源電圧Ｖが再降下し、ＡＣＣの再発動が頻発するおそれがある（図７参照）。各々のプロセッサコアは、自らの電源電圧の降下を検出すると、自らのクロック周波数を低下させることで、自らのタイミングエラーの発生を抑制する。したがって、各々のプロセッサコアで同時にＡＣＣが発動した後に各々のクロック周波数を同時に上昇させるワーストケースでも、ＡＣＣが電圧降下により再発動しないことが求められる。

しかしながら、このようなワーストケースを想定して、ＡＣＣが電圧降下により再発動しないように予め設定された同一の上昇速度で各々のクロック周波数をゆっくりと上昇させると、各々のクロック周波数が元の値に復帰するまでの時間が長くなる。この長い復帰時間は、複数のプロセッサコアを備える半導体装置の演算性能を劣化させた状態を長引かせてしまう。

本開示に係る一実施形態の半導体装置は、クロック周波数の低下に伴う性能劣化を抑制する構成を有する。本開示に係る一実施形態の半導体装置は、共通の電源で動作する複数のプロセッサコアを備え、それらの複数のプロセッサコアは、それぞれ、クロック制御回路を有する。各々のクロック制御回路は、自プロセッサコアの電源電圧の降下を検出すると、自プロセッサコアで使用されるクロック周波数（自クロック周波数）を低下させるＡＣＣ機能を有する。

各々のプロセッサコアが共通の電源で動作する場合、各々のプロセッサコアの電源電圧が回復する速度は、自プロセッサコアの動作状態だけでなく、他プロセッサコアの動作状態にも依存する。この依存性を利用して、本開示に係る一実施形態の半導体装置における各々のクロック制御回路は、自プロセッサコアと共通の電源で動作する他プロセッサコアの電源電圧の状況に応じて、自クロック周波数を上昇させる速度を調整する機能を有する。この調整機能により、自プロセッサコアの電源電圧の回復速度に影響を与える他プロセッサコアの電源電圧の状況を考慮して、自プロセッサコアの電源電圧の降下が検出されない適切な速度に、自クロック周波数を上昇させる速度を調整できる。よって、クロック周波数の低下に伴う半導体装置の性能劣化を抑制できる。

また、各々のクロック制御回路は、自プロセッサコアの電源電圧の降下を検出すると、自プロセッサコアで使用される自クロック周波数を低下させる。よって、他プロセッサコアで使用されるクロック周波数（他クロック周波数）の状況から、他プロセッサコアの電源電圧の状況を推定できる。この点を利用して、本開示に係る一実施形態の半導体装置における各々のクロック制御回路は、自プロセッサコアと共通の電源で動作する他プロセッサコアのクロック周波数の状況に応じて、自クロック周波数を上昇させる速度を調整する機能を有してもよい。この調整機能により、自プロセッサコアの電源電圧の回復速度に影響を与える他プロセッサコアのクロック周波数の状況を考慮して、自プロセッサコアの電源電圧の降下が検出されない適切な速度に、自クロック周波数を上昇させる速度を調整できる。よって、クロック周波数の低下に伴う半導体装置の性能劣化を抑制できる。

また、上記の依存性を利用して、本開示に係る一実施形態の半導体装置における各々のクロック制御回路は、自プロセッサコアと共通の電源で動作する他プロセッサコアの電源電圧の状況から、自プロセッサコアの電源電圧が回復する速度を予測できる。上記の依存性を利用して、各々のクロック制御回路は、自プロセッサコアと共通の電源で動作する他プロセッサコアのクロック周波数の状況から、自プロセッサコアの電源電圧が回復する速度を予測できる。

各々のクロック制御回路は、自プロセッサコアの電源電圧の回復速度の予測結果に応じて、ＡＣＣが再発動しない範囲で自クロック周波数を上昇させる最速の速度を複数の速度候補の中から選択することが可能となる。各々のクロック制御回路は、選択した最速の速度で、自クロック周波数を上昇させることで、クロック周波数の低下に伴って半導体装置の性能が劣化している状態をＡＣＣが再発動しない範囲で短縮でき、性能劣化を効果的に抑制できる。

図８は、本開示に係る一実施形態における半導体装置の構成例を示す図でる。図８に示す半導体装置１０は、共通の電源１１で動作する複数（この例では、９つ）のコア１～９を備える。コア１～９は、いずれも、演算機能を有するプロセッサコアである。半導体装置１０は、例えば、複数のコアが配列されるマルチコアプロセッサである。マルチコアプロセッサの具体例として、マルチコアＬＳＩがある。複数のコア１～９は、それぞれ、クロック制御回路を有する。

図９は、各コアのクロック制御回路がクロック周波数を復帰させる方法の一例を示すフローチャートである。各コアのクロック制御回路は、自コアと複数のコアのうちの他コア（例えば、自コアの隣りに配置された一又は複数の隣接コア）との間で、各々の電源電圧の状況を表す情報を共有する（ステップＳ１０）。各コアのクロック制御回路は、ステップＳ１０で取得した他コアの電源電圧の状況を表す情報に基づいて、自コアの電源電圧が元通りに回復する速度を予測・決定する（ステップＳ２０）。各コアのクロック制御回路は、ステップＳ２０で予測・決定した回復速度に予め対応付けされた復帰速度（上昇速度）を決定する（ステップＳ３０）。各コアのクロック制御回路は、ステップＳ３０で決定した復帰速度で、自コアで使用されるクロック周波数（自クロック周波数）を復帰（上昇）させる（ステップＳ４０）。

図９に示すような方法によれば、他コアの電源電圧の状況に応じた適切な速度で自コアのクロック周波数を上昇（復帰）させることができるので、クロック周波数の低下に伴う半導体装置の性能劣化を抑制できる。

なお、ステップＳ１０において、各々のクロック制御回路は、自コアと他コアとの間で、各々のクロック周波数の状況を表す情報を共有してもよい。この場合、ステップＳ２０において、各々のクロック制御回路は、ステップＳ１０で取得した他コアのクロック周波数の状況を表す情報に基づいて、自コアの電源電圧が元通りに回復する速度を予測・決定してもよい。あるいは、ステップＳ１０において、各々のクロック制御回路は、自コアと他コアとの間で、各々の電源電圧の状況を表す情報と各々のクロック周波数の状況を表す情報とを共有してもよい。この場合、ステップＳ２０において、各々のクロック制御回路は、ステップＳ１０で取得した他コアの電源電圧とクロック周波数との両方の情報に基づいて、自コアの電源電圧が元通りに回復する速度を予測・決定してもよい。

図１０は、１コアのみでクロック周波数を復帰させる場合の一例を示す図である。図１０は、コア５のみのＡＣＣが発動した状態（ｏｎ）と、コア５に隣接するコア１～４，６～９の各々のＡＣＣが発動していない状態（ｏｆｆ）とを表す。図１１は、１コアのみでクロック周波数を復帰させる方法の一例を示す図である。コア５のクロック制御回路は、コア５の電源電圧Ｖが基準値Ｖｔｈよりも降下したことを検出すると（タイミングｔ１）、コア５のクロック周波数Ｆを電圧値Ｖ３よりも低下させる（タイミングｔ２）。これにより、コア５の電源電圧Ｖの降下によってコア５のタイミングエラーの発生が抑制される。コア５のクロック制御回路は、コア５のクロック周波数Ｆを低下させた後、コア５の電源電圧Ｖが上昇して基準値Ｖｔｈ以上に回復したことを検出すると（タイミングｔ３）、コア５のクロック周波数Ｆを上昇させる。

図１０，１１の場合、コア５に隣接するコア１～４，６～９のＡＣＣは発動していないので、コア５のクロック制御回路は、コア５の電源電圧Ｖが比較的早期に回復すると予測する。したがって、コア５のクロック制御回路は、その予測結果に対応する比較的速い速度でコア５のクロック周波数Ｆを上昇させる。これにより、クロック周波数Ｆを低下させた状態を短縮できるので、半導体装置の性能劣化が長引くことを抑制できる。

図１２は、複数コアでクロック周波数を復帰させる場合の一例を示す図である。図１２は、コア１～９の全てのＡＣＣが発動した状態（ｏｎ）を表す。図１３は、複数コアでクロック周波数を復帰させる方法の一例を示す図である。各コアのクロック制御回路は、自コアの電源電圧Ｖが基準値Ｖｔｈよりも降下したことを検出すると（タイミングｔ１）、自コアのクロック周波数Ｆを電圧値Ｖ３よりも低下させる（タイミングｔ２）。これにより、各コアの電源電圧Ｖの降下によって各コアのタイミングエラーの発生が抑制される。各コアのクロック制御回路は、自コアのクロック周波数Ｆを低下させた後、自コアの電源電圧Ｖが上昇して基準値Ｖｔｈ以上に回復したことを検出すると（タイミングｔ３）、自コアのクロック周波数Ｆを上昇させる。

図１２，１３の場合、自コアに隣接する複数のコアのＡＣＣは全て発動しているので、各コアのクロック制御回路は、自コアの電源電圧Ｖが比較的遅く回復すると予測する。したがって、各コアのクロック制御回路は、その予測結果に対応する比較的遅い速度で自コアのクロック周波数Ｆを上昇させる。これにより、ＡＣＣの再発動による半導体装置の性能劣化を抑制できる。

また、自コアのクロック制御回路は、他コアの電源電圧が高いとき、当該他コアの電源電圧が低いときに比べて、自コアのクロック周波数を上昇させる速度を速くする。例えば図１０，１２において、コア５のクロック制御回路は、コア５に隣接するコア２の電源電圧が高いとき（図１０）、コア２の電源電圧が低いとき（図１２）に比べて、コア５のクロック周波数を上昇させる速度を速くする（図１１）。これにより、半導体装置の性能劣化が長引くことを抑制できる。コア５以外のコアのクロック制御回路についても同様である。

あるいは、自コアのクロック制御回路は、他コアのクロック周波数が高いとき、当該他コアのクロック周波数が低いときに比べて、自コアのクロック周波数を上昇させる速度を速くする。例えば図１０，１２において、コア５のクロック制御回路は、コア５に隣接するコア２のクロック周波数が高いとき（図１０）、コア２のクロック周波数が低いとき（図１２）に比べて、コア５のクロック周波数を上昇させる速度を速くする（図１１）。これにより、半導体装置の性能劣化が長引くことを抑制できる。コア５以外のコアのクロック制御回路についても同様である。

図１４は、自クロック周波数を低下させた後、自プロセッサコアの電源電圧の状況と他プロセッサコアの電源電圧の状況とに応じて、自クロック周波数を上昇させる速度を調整する方法の一例を示す図である。図１４は、複数のコアの各々のクロック制御回路が実行する処理を示す。

クロック制御回路は、自コアの電源電圧を参照し（ステップＳ５０）、自コアの電源電圧が基準値以上か否かを判定する（ステップＳ５１）。クロック制御回路は、自コアの電源電圧が基準値以上でないと判定した場合（つまり、自コアの電源電圧が基準値以下に降下したことを検出した場合）、ＡＣＣを発動させて自コアのクロック周波数を低下させる（ステップＳ５２）。その後、クロック制御回路は、ステップＳ５０の判定処理を行う。一方、クロック制御回路は、ステップＳ５１において、自コアの電源電圧が基準値以上であると判定した場合（つまり、自コアの電源電圧が上昇して基準値以上に回復したことを検出した場合）、ステップＳ６０以降の周波数復帰処理を行う。

ステップＳ６０にて、クロック制御回路は、クロック周波数が上限値であるか否かを判定する。クロック制御回路は、クロック周波数が上限値であると判定した場合、ステップＳ５０の判定処理を行う。一方、クロック制御回路は、クロック周波数が上限値でないと判定した場合、クロック周波数が元の値にまだ復帰していないと判断し、ステップＳ６１の処理を行う。

クロック制御回路は、隣接コア等の他コアの電源電圧を参照し（ステップＳ６１）、電源電圧が基準値以下に降下した他コアの個数を判断する（ステップＳ６２）。クロック制御回路は、電源電圧が基準値以下に降下している他コアの数が少ないほど、自コアのクロック周波数を上昇させる速度を速くする。クロック制御回路は、自コアの電源電圧の基準値以下への再降下が検出されない範囲で、自コアのクロック周波数の復帰時間が最短となるように、自コアのクロック周波数の復帰速度を動的に変更する。

クロック制御回路は、複数の速度候補の中から、自コアの電源電圧の降下が検出されない範囲で最速の速度を、他コアの電源電圧の状況に応じて選択し、選択した最速の速度で自コアのクロック周波数を上昇させる。

クロック制御回路は、全ての他コアの電源電圧が降下していないとき（例えば、０個）、自コアの電源電圧の回復速度が速いと推定し（ステップＳ６３）、自コアのクロック周波数の復帰速度を高速に設定する（ステップＳ６６）。クロック制御回路は、一部の他コアの電源電圧が降下しているとき（例えば、１個又は２個）、自コアの電源電圧の回復速度が遅いと推定し（ステップＳ６４）、自コアのクロック周波数の復帰速度を中速に設定する（ステップＳ６７）。クロック制御回路は、ほとんど又は全部の他コアの電源電圧が降下しているとき（例えば、３個以上）、自コアの電源電圧の回復速度が非常に遅いと推定し（ステップＳ６５）、自コアのクロック周波数の復帰速度を低速に設定する（ステップＳ６８）。クロック制御回路は、ステップＳ６６，６７，６８のいずれかで設定された速度で自コアのクロック周波数を増加させて（ステップＳ６９）、ステップＳ５０の判定処理に戻る。

図１４に示すような方法によれば、ＡＣＣの再発動による半導体装置の性能劣化を抑制できる。

図１５は、各コアの電源電圧の状況を表す情報を各コアのＡＣＣ間で共有する半導体装置の構成例を示す図である。図１５に示す半導体装置１０Ａは、一対一の接続で当該情報を送信又は受信する相互接続方式のＡＣＣを各コアに有する。

図１６は、各コアの電源電圧の状況を表す情報を各コアのＡＣＣ間で共有するクロック制御回路の構成例を示す図である。図１６に示すクロック制御回路２０Ａは、複数のコアのそれぞれに設けられる。クロック制御回路２０Ａは、検出器２１、ＦＦ２２、設定回路２４及びＰＬＬ（位相同期回路）２３を有する。自コアの電源電圧Ｖと基準値Ｖｔｈとの高低が検出器２１で検出される。検出器２１は、例えば、コンパレータである。検出器２１の検出結果がＦＦ２２に入力される。ＦＦ２２は、電源電圧Ｖが基準値Ｖｔｈに対して低いか高いかを表す電圧判定値を、一又は複数の他コアに送信するとともに、設定回路２４に供給する。設定回路２４は、一又は複数の他コアから受信した情報（電源電圧の状況を表す情報。例えば、電圧判定値）に応じて、他コアの電源電圧の低下状況に対応する復帰速度を複数の速度候補に中から選択して設定する。設定回路２４は、クロック周波数の復帰速度設定値をＰＬＬ２３に供給する。ＰＬＬ２３は、設定回路２４により設定された復帰速度で、自コアのクロック周波数ＣＬＫを上昇させる。

図１７は、自クロック周波数を低下させた後、自プロセッサコアの電源電圧の状況と他プロセッサコアのクロック周波数の状況とに応じて、自クロック周波数を上昇させる速度を調整する方法の一例を示す図である。図１７は、複数のコアの各々のクロック制御回路が実行する処理を示す。図１７では、図１４のステップＳ６１，６２に代えて、ステップＳ６１ａ，Ｓ６２ａの処理が行われる。

クロック制御回路は、隣接コア等の他コアのクロック周波数を参照し（ステップＳ６１ａ）、ＡＣＣが発動した他コアの個数を判断する（ステップＳ６２ａ）。クロック制御回路は、ＡＣＣが発動している（つまり、クロック周波数が低下している）他コアの数が少ないほど、自コアのクロック周波数を上昇させる速度を速くする。クロック制御回路は、自コアの電源電圧の基準値以下への再降下が検出されない範囲で、自コアのクロック周波数の復帰時間が最短となるように、自コアのクロック周波数の復帰速度を動的に変更する。

クロック制御回路は、複数の速度候補の中から、自コアの電源電圧の降下が検出されない範囲で最速の速度を、他コアのクロック周波数の状況に応じて選択し、選択した最速の速度で自コアのクロック周波数を上昇させる。

クロック制御回路は、全ての他コアのクロック周波数が低下していないとき（例えば、０個）、自コアの電源電圧の回復速度が速いと推定し（ステップＳ６３）、自コアのクロック周波数の復帰速度を高速に設定する（ステップＳ６６）。クロック制御回路は、一部の他コアのクロック周波数が低下しているとき（例えば、１個又は２個）、自コアの電源電圧の回復速度が遅いと推定し（ステップＳ６４）、自コアのクロック周波数の復帰速度を中速に設定する（ステップＳ６７）。クロック制御回路は、ほとんど又は全部の他コアのクロック周波数が低下しているとき（例えば、３個以上）、自コアの電源電圧の回復速度が非常に遅いと推定し（ステップＳ６５）、自コアのクロック周波数の復帰速度を低速に設定する（ステップＳ６８）。クロック制御回路は、ステップＳ６６，６７，６８のいずれかで設定された速度で自コアのクロック周波数を増加させて（ステップＳ６９）、ステップＳ５０の判定処理に戻る。

図１７に示すような方法によれば、ＡＣＣの再発動による半導体装置の性能劣化を抑制できる。

図１８は、各コアのクロック周波数の状況を表す情報を各コアのＡＣＣ間で共有する半導体装置の構成例を示す図である。図１８に示す半導体装置１０Ｂは、一対一の接続で当該情報を送信又は受信する相互接続方式のＡＣＣを各コアに有する。

図１９は、各コアのクロック周波数の状況を表す情報を各コアのＡＣＣ間で共有するクロック制御回路の構成例を示す図である。図１９に示すクロック制御回路２０Ｂは、複数のコアのそれぞれに設けられる。クロック制御回路２０Ｂは、検出器２１、ＦＦ２２、設定回路２４及びＰＬＬ（位相同期回路）２３を有する。自コアの電源電圧Ｖと基準値Ｖｔｈとの高低が検出器２１で検出される。検出器２１は、例えば、コンパレータである。検出器２１の検出結果は、ＦＦ２２に入力される。ＦＦ２２は、電源電圧Ｖが基準値Ｖｔｈに対して低いか高いかを表す電圧判定値を、設定回路２４に供給する。設定回路２４は、一又は複数の他コアから受信した情報（クロック周波数の状況を表す情報。例えば、電圧判定値）に応じて、他コアの電源電圧の低下状況に対応する復帰速度を複数の速度候補に中から選択して設定する。設定回路２４は、クロック周波数の復帰速度設定値を、一又は複数の他コアに送信するとともに、ＰＬＬ２３に供給する。ＰＬＬ２３は、設定回路２４により設定された復帰速度で、自コアのクロック周波数ＣＬＫを上昇させる。

図２０は、自クロック周波数を低下させた後、自プロセッサコアの電源電圧の状況と他プロセッサコアの電源電圧の状況と他プロセッサコアのクロック周波数の状況とに応じて、自クロック周波数を上昇させる速度を調整する方法の一例を示す図である。図２０は、複数のコアの各々のクロック制御回路が実行する処理を示す。図２０では、図１４のステップＳ６１，６２に代えて、ステップＳ６１ｂ，Ｓ６２ｂの処理が行われる。

クロック制御回路は、隣接コア等の他コアの電源電圧及びクロック周波数を参照し（ステップＳ６１ｂ）、電源電圧が基準値以下に降下した又はＡＣＣが発動した他コアの個数を判断する（ステップＳ６２ｂ）。つまり、図２０は、図１４のステップＳ６１，６２と図１７のステップＳ６１ａ，６２ａとを組み合わせた方法を示す。

図２０に示すような方法によれば、ＡＣＣの再発動による半導体装置の性能劣化を抑制できる。

図２１は、各コアの電源電圧の状況を表す情報及び各コアのクロック周波数の状況を表す情報を各コアのＡＣＣ間で共有する半導体装置の構成例を示す図である。図２１に示す半導体装置１０Ｃは、一対一の接続で当該情報を送信又は受信する相互接続方式のＡＣＣを各コアに有する。

図２２は、各コアの電源電圧の状況を表す情報及び各コアのクロック周波数の状況を表す情報を各コアのＡＣＣ間で共有するクロック制御回路の構成例を示す図である。図２２に示すクロック制御回路２０Ｃは、複数のコアのそれぞれに設けられる。つまり、図２２は、図１６の構成と図１９の構成とを組み合わせた構成を示す。

以上、実施形態について説明したが、本開示の技術は上記の実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が可能である。

例えば、半導体装置は、複数のプロセッサコアを備えるＦＰＧＡ（Field Programmable Gate Array）等の半導体デバイスでもよい。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアの電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。
（付記２）
前記クロック制御回路は、前記他プロセッサコアの電源電圧の状況に応じて設定された速度で、前記自クロック周波数を上昇させる、付記１に記載の半導体装置。
（付記３）
前記クロック制御回路は、複数の速度候補の中から、前記自プロセッサコアの電源電圧の降下が検出されない範囲で最速の速度を、前記他プロセッサコアの電源電圧の状況に応じて選択し、選択した前記最速の速度で前記自クロック周波数を上昇させる、付記２に記載の半導体装置。
（付記４）
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧の状況と前記他プロセッサコアの電源電圧の状況とに応じて、前記自クロック周波数を上昇させる速度を調整する、付記１から３のいずれか一項に記載の半導体装置。
（付記５）
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧が回復すると、前記他プロセッサコアの電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、付記４に記載の半導体装置。
（付記６）
前記クロック制御回路は、電源電圧が降下している前記他プロセッサコアの数が少ないほど、前記自クロック周波数を上昇させる速度を速くする、付記１から５のいずれか一項に記載の半導体装置。
（付記７）
前記クロック制御回路は、前記他プロセッサコアの電源電圧が高いとき、前記他プロセッサコアの電源電圧が低いときに比べて、前記自クロック周波数を上昇させる速度を速くする、付記１から６のいずれか一項に記載の半導体装置。
（付記８）
前記クロック制御回路は、前記他プロセッサコアの電源電圧の状況を前記他プロセッサコアから受信し、前記自プロセッサコアの電源電圧の状況を前記他プロセッサコアに送信する、付記１から７のいずれか一項に記載の半導体装置。
（付記９）
前記クロック制御回路は、前記他プロセッサコアで使用される他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、付記１から８のいずれか一項に記載の半導体装置。
（付記１０）
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアで使用される他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。
（付記１１）
前記クロック制御回路は、前記他クロック周波数の状況に応じて設定された速度で、前記自クロック周波数を上昇させる、付記１０に記載の半導体装置。
（付記１２）
前記クロック制御回路は、複数の速度候補の中から、前記自プロセッサコアの電源電圧の降下が検出されない範囲で最速の速度を、前記他クロック周波数の状況に応じて選択し、選択した前記最速の速度で前記自クロック周波数を上昇させる、付記１１に記載の半導体装置。
（付記１３）
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧の状況と前記他クロック周波数の状況とに応じて、前記自クロック周波数を上昇させる速度を調整する、付記１０から１２のいずれか一項に記載の半導体装置。
（付記１４）
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧が回復すると、前記他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、付記１３に記載の半導体装置。
（付記１５）
前記クロック制御回路は、前記他クロック周波数が低下している前記他プロセッサコアの数が少ないほど、前記自クロック周波数を上昇させる速度を速くする、付記１０から１４のいずれか一項に記載の半導体装置。
（付記１６）
前記クロック制御回路は、前記他クロック周波数が高いとき、前記他クロック周波数が低いときに比べて、前記自クロック周波数を上昇させる速度を速くする、付記１０から１５のいずれか一項に記載の半導体装置。
（付記１７）
前記クロック制御回路は、前記他クロック周波数の状況を前記他プロセッサコアから受信し、前記自クロック周波数の情報を前記他プロセッサコアに送信する、付記１０から１６のいずれか一項に記載の半導体装置。
（付記１８）
前記他プロセッサコアは、前記自プロセッサコアに隣接するプロセッサコアである、付記１から１７のいずれか一項に記載の半導体装置。
（付記１９）
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記自プロセッサコアと前記複数のプロセッサコアのうちの他プロセッサコアとの間で共有する各々の電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。
（付記２０）
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記自プロセッサコアと前記複数のプロセッサコアのうちの他プロセッサコアとの間で共有する各々のクロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。

１～９プロセッサコア
１０，１０Ａ，１０Ｂ，１０Ｃ半導体装置
１１電源
２０Ａ，２０Ｂ，２０Ｃクロック制御回路
１００分岐点
１０１，１０２ＦＦ（フリップフロップ）
１０３ロジック回路

Claims

共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアの電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。
前記クロック制御回路は、前記他プロセッサコアの電源電圧の状況に応じて設定された速度で、前記自クロック周波数を上昇させる、請求項１に記載の半導体装置。
前記クロック制御回路は、複数の速度候補の中から、前記自プロセッサコアの電源電圧の降下が検出されない範囲で最速の速度を、前記他プロセッサコアの電源電圧の状況に応じて選択し、選択した前記最速の速度で前記自クロック周波数を上昇させる、請求項２に記載の半導体装置。
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧の状況と前記他プロセッサコアの電源電圧の状況とに応じて、前記自クロック周波数を上昇させる速度を調整する、請求項１から３のいずれか一項に記載の半導体装置。
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧が回復すると、前記他プロセッサコアの電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、請求項４に記載の半導体装置。
前記クロック制御回路は、電源電圧が降下している前記他プロセッサコアの数が少ないほど、前記自クロック周波数を上昇させる速度を速くする、請求項１から５のいずれか一項に記載の半導体装置。
前記クロック制御回路は、前記他プロセッサコアの電源電圧が高いとき、前記他プロセッサコアの電源電圧が低いときに比べて、前記自クロック周波数を上昇させる速度を速くする、請求項１から６のいずれか一項に記載の半導体装置。
前記クロック制御回路は、前記他プロセッサコアの電源電圧の状況を前記他プロセッサコアから受信し、前記自プロセッサコアの電源電圧の状況を前記他プロセッサコアに送信する、請求項１から７のいずれか一項に記載の半導体装置。
前記クロック制御回路は、前記他プロセッサコアで使用される他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、請求項１から８のいずれか一項に記載の半導体装置。
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアで使用される他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。
前記クロック制御回路は、前記他クロック周波数の状況に応じて設定された速度で、前記自クロック周波数を上昇させる、請求項１０に記載の半導体装置。
前記クロック制御回路は、複数の速度候補の中から、前記自プロセッサコアの電源電圧の降下が検出されない範囲で最速の速度を、前記他クロック周波数の状況に応じて選択し、選択した前記最速の速度で前記自クロック周波数を上昇させる、請求項１１に記載の半導体装置。
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧の状況と前記他クロック周波数の状況とに応じて、前記自クロック周波数を上昇させる速度を調整する、請求項１０から１２のいずれか一項に記載の半導体装置。
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧が回復すると、前記他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、請求項１３に記載の半導体装置。
前記クロック制御回路は、前記他クロック周波数が低下している前記他プロセッサコアの数が少ないほど、前記自クロック周波数を上昇させる速度を速くする、請求項１０から１４のいずれか一項に記載の半導体装置。
前記クロック制御回路は、前記他クロック周波数が高いとき、前記他クロック周波数が低いときに比べて、前記自クロック周波数を上昇させる速度を速くする、請求項１０から１５のいずれか一項に記載の半導体装置。
前記クロック制御回路は、前記他クロック周波数の状況を前記他プロセッサコアから受信し、前記自クロック周波数の情報を前記他プロセッサコアに送信する、請求項１０から１６のいずれか一項に記載の半導体装置。
前記他プロセッサコアは、前記自プロセッサコアに隣接するプロセッサコアである、請求項１から１７のいずれか一項に記載の半導体装置。