CN107407942A - 欠电压检测和性能调节 - Google Patents

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Abstract

本发明公开了一种欠电压检测电路和用于操作包括该欠电压检测电路的IC的方法。在一个实施方案中，IC包括具有第一比较器和第二比较器的欠电压检测电路，该第一比较器和第二比较器被配置为将供电电压分别与第一电压阈值和第二电压阈值进行比较，其中第二电压阈值大于第一电压阈值。逻辑电路被耦接成从第一比较器和第二比较器接收信号。在由对应的功能电路在高性能状态中操作期间，该逻辑电路被配置为响应于供电电压已下降至低于第一阈值的指示而使得对调节信号进行断言。被提供至功能电路的时钟信号可响应于该指示而被调节。如果供电电压随后升高到高于第二阈值的水平，则调节信号可被解除断言。

Description

欠电压检测和性能调节
技术领域
本公开涉及集成电路，并且更具体地涉及用于平衡性能和功率消耗的电路。
背景技术
在向集成电路(IC)提供功率时，经常实施介于最大可能供电电压和实际供电电压之间的保护带。例如，当IC的电路可在无错误操作的情况下在0.9伏特下起作用时，向其提供的供电电压可在1.0伏特处。类似地，时钟频率还可局限于实际上小于IC(或其中的功能电路)可正常运转的最大值的一个值。例如，如果特定的IC可正常运转的最大时钟频率为1.1MHz，则可在1MHz下提供时钟信号。
在许多情况下，供电电压和时钟信号频率彼此相关，因为当提供更高的电压时，IC能够在更高的时钟频率下正常地起作用。在许多情况下，尽管存在保护带规范，但是IC诸如处理器可在超过全局保护带评级的性能状态中(即，在与保护带评级相比更高的电压和/或时钟频率下)操作。这可允许针对特定IC的更高的性能和增加的处理吞吐量。
发明内容
本发明公开了一种欠电压检测电路和用于操作包括该欠电压检测电路的IC的方法。在一个实施方案中，IC包括具有第一比较器和第二比较器的欠电压检测电路，该第一比较器和第二比较器被配置为将供电电压分别与第一电压阈值和第二电压阈值进行比较，其中第二电压阈值大于第一电压阈值。逻辑电路被耦接成从第一比较器和第二比较器接收信号。在由对应的功能电路在特定的性能状态中操作期间，该逻辑电路被配置为响应于供电电压已下降至低于第一阈值的指示来使得对调节信号进行断言。被提供至功能电路的时钟信号可响应于该指示而被调节。如果供电电压随后升高到高于第二阈值的水平，则调节信号可被解除断言。在电路的初始化期间，对调节信号进行断言可被抑制，直到供电电压升高到高于第二阈值的水平。
在一个实施方案中，当对应的功能电路在高性能状态或加速性能状态中操作时可对欠电压检测电路进行操作。否则，当正在较低性能状态中操作时，对调节信号进行断言可被抑制。耦接至第一计数器和第二计数器的输出端的计数器可确定供电电压在具体时间段中跨越其各自被监测的阈值的次数。如果耦接至第一比较器的计数器指示调节信号不经常被断言(基于供电电压在具体时间段期间下降至低于第一阈值的次数)，则功率管理电路可将功能电路置于在更高供电电压下操作的加速性能状态中。如果调节经常出现，则功率管理电路可随后将功能电路置于具有比高性能状态的时钟频率低的时钟频率的中等性能状态中。
附图说明
现在对附图进行简要说明，下面的具体说明将参照附图进行描述。
图1是集成电路(IC)的一个实施方案的框图。
图2是示出了与功率管理电路的实施方案共同操作的欠电压检测电路的一个实施方案的图示。
图3是示出了具有欠电压检测电路的IC的一个实施方案的操作的状态图。
图4是示出了在针对与包括欠电压检测电路的IC的实施方案结合操作的功能电路的性能状态之间进行转换的状态图。
图5是用于操作具有欠电压检测电路的IC的方法的一个实施方案的流程图。
图6是示例性系统的一个实施方案的框图。
尽管所公开的主题易受各种修改形式和替代形式的影响，但其具体实施方案在附图中以举例的方式示出并且将在本文中详细描述。然而，应当理解，附图及对附图的详细描述并非旨在将所公开的主题限制于所公开的特定形式，而正相反，其目的在于覆盖落在由所附权利要求书所限定的所公开主题的实质和范围内的所有修改形式、等同形式和替代形式。本文所使用的标题仅用于组织目的，并且并非旨在受到说明书的范围的限制。如在整个本专利申请中所使用的那样，以允许的意义(即，意味着具有可能性)而非强制的意义(即，意味着必须)使用“可能”一词。类似地，字词“包括”是指包括但不限于。
各种单元、电路或其他部件可被描述为“被配置为”执行一个或多个任务。在此类上下文中，“被配置为”是一般表示“具有”在操作期间执行一个或多个任务的“电路”的结构的宽泛表述。如此，即使在单元/电路/部件当前未接通时，单元/电路/部件也可被配置为执行任务。一般来讲，形成与“被配置为”对应的结构的电路可包括硬件电路和/或存储可执行以实现该操作的程序指令的存储器。该存储器可包括易失性存储器(诸如静态随机存取存储器或动态随机存取存储器)和/或非易失性存储器(诸如光盘或磁盘存储装置、闪存存储器、可编程只读存储器等)。类似地，为了描述中的方便，可将各种单元/电路/部件描述为执行一项或多项任务。此类描述应当被解释成包括短语“被配置为”。详述被配置为执行一项或多项任务的单元/电流/组件意在明确地不援引35U.S.C.§112，段落(f)(或pre-AIA第六段)对该单元/电路/部件的解释。
具体实施方式
现在转向图1，其示出了IC的一个实施方案的框图。如图1所示的IC10是用于示出本公开的各个方面的示例性实施方案，但并非旨在进行限制。落入本公开的范围的各种IC实施方案是可能的并且被设想到。此外，尽管IC 10和其各个电路在下文中为了便于理解而以简化的术语来论述，但是应当理解，他们的功能不局限于明确讨论的那些功能。
在所示的实施方案中的IC 10包括稳压器(Vreg)11、功能电路块12、功率管理电路15、时钟发生器电路17、和欠电压检测电路20。功能电路块12包括被配置为执行IC 10的主要功能的电路。此类电路可包括(但不限于)通用处理电路、图形处理电路、用于与IC 10外部的电路进行接口连接的各种类型的电路、存储器电路(例如高速缓存、寄存器等)等。IC10中的电路的至少一部分包括接收时钟信号的同步数字电路，尽管组合的数字逻辑电路和模拟电路也可被包括。
被提供至功能电路块12的时钟信号初始由时钟发生器电路17生成。时钟发生器电路17可为被配置为生成时钟信号的任何合适类型的电路，诸如锁相环(PLL)或本机振荡器。在一些实施方案中，时钟发生器电路17还可包括用于使时钟信号成形的电路，以便将占空比控制成所需的值(例如50％)。来自时钟发生器电路17的时钟信号输出Root Clk可被提供至功率管理电路15。
在所示的实施方案中，功率管理电路15被配置为执行针对IC 10的各种功率管理功能。一些功率管理功能可通过控制功能电路块12的性能状态来执行。给定的性能状态可由被提供至功能电路块12的时钟信号的频率以及供电电压来限定。一般来讲，旨在提供更好性能的性能状态是那些具有更高时钟频率和更高供电电压的性能状态。旨在减少功率消耗的性能状态可以是那些具有更低时钟频率和更低供电电压的性能状态。这样，功率管理电路15可包括能够对被提供至功能电路块12的时钟信号的频率施加控制的电路。在所示的实施方案中的功率管理电路15还包括使得其能够控制被提供至功能电路块12的供电电压Vdd的电路。
这里需注意，功率管理电路15和时钟发生器17可从一个或多个其他电压源接收功率，该一个或多个其他电压源未被明确示出并且与提供至功能电路块12的供电电压分开。
各种性能指标和数据可从功能电路块12提供至功率管理电路15，以便使得功率管理电路15确定适当的性能状态。性能指标/数据可包括当前的处理工作负载、处理工作负载的类型(例如处理器密集型、存储器密集型)、在给定时间段内执行/停用的指令、温度读数等。至少部分地基于该信息，功率管理电路15可对被提供至功能电路块12的时钟信号的频率和供电电压施加控制。
在所示的实施方案中，IC 10包括被配置为从外部电源接收功率的稳压器11。该实施方案中的稳压器11是可变稳压器，并且因此其输出电压是可控的。在许多实施方案中，稳压器11可被实现为开关稳压器(例如降压变换器、升压变换器)，尽管利用线性稳压器的实施方案也是可能的并且被设想到。
在IC 10的操作期间，功能电路块12可被置于各种高性能操作状态中。为了本公开的目的，这些性能状态中的一个性能状态是指高性能状态，而这些性能状态中的另一个性能状态是指加速性能状态。这些状态可在与其他状态相比更高的电压和时钟频率下操作，其中加速性能状态具有最高的电压/频率组合。然而，需注意，这些状态的定义并非旨在限制本公开。
在高性能状态或加速性能状态中进行操作期间，功能电路块12的功率消耗与稳压器11的功率递送能力相比相对更高。具体地，功能电路块12的当前消耗在这些性能状态中的操作期间可相对于其他性能状态更高。有时，较高的当前消耗可耗尽稳压器11的功率递送能力，并且因此导致电压降Vdd。如果未检查，则电压的降低(有时被称为“电压降”)可对功能电路块12内的电路的正确操作的能力产生不利影响。在所示的实施方案中，IC 10包括欠电压检测(UVD)电路20。UVD电路20可将节点Vdd上的所接收的电压与一个或多个阈值进行比较。基于检测到电压低于特定阈值，UVD电路20可对被提供至功率管理电路15的调节信号进行断言。响应于对调节信号进行断言，功率管理电路15可暂时对提供至功能电路块12的时钟信号进行调节，以允许供电电压恢复至安全水平。当UVD电路20检测到电压已回到安全水平时，调节信号可被解除断言。UVD电路20还可向功率管理电路15提供关于供电电压在预先确定时间段内跨越各个阈值的次数信息的。基于该信息，功率管理电路15可通过改变时钟信号的供电电压或频率中的一者或多者来改变功能电路块12的性能状态。
图2是示出了与功率管理电路的实施方案共同操作的欠电压检测电路的一个实施方案的图示。在所示的实施方案中，UVD电路20包括比较器204和205，该比较器中的每个比较器被配置为将供电电压Vdd与对应阈值进行比较。比较器204被耦接成从数模转换器(DAC)202接收第一阈值电压，而比较器205被耦接成从DAC 203接收第二阈值电压。
如果供电电压下降至低于第一电压阈值，则比较器204可对指示存在欠电压状况的欠电压(UV)信号进行断言。当供电电压下降至低于被指定为安全、较低的操作极限的极限时发生欠电压状况。例如，该极限可被限定作为可能的最低电压，在该可能的最低电压下，IC的逻辑功能可正确地辨别逻辑1电压与逻辑0电压。这里所指定的极限可基于在表征测试期间或通过另一机制所确定的极限。在一些情况下，该极限可包括某个保护带或安全裕度。对UV信号进行断言可导致UVD电路20对提供至功率管理电路15的调节信号进行断言，这继而可使得对时钟信号进行调节。
如果调节信号已被断言并且比较器205检测到供电电压已升高到高于第二电压阈值，则可对关闭信号(Voff)进行断言。当该信号被断言时，功率管理电路15可对调节信号解除断言。该第二电压阈值还可被用作用于确定何时使得能够对调节信号进行断言的解除保险电压。例如，当过渡到可执行调节的性能状态时，对调节信号进行断言可被抑制，直到供电电压已达到至少等于第二电压阈值的值，如Voff信号所指示的。对Voff信号进行断言可被用于指示供电电压已升高到第二电压阈值的水平或升高到高于第二电压阈值，在此之后如果下降至低于第一阈值电压，则对调节信号进行断言不再被抑制。这可防止当使供电电压达到与正进入的性能状态相称的水平时发生误调节。
UVD电路包括调节逻辑部件210。分别来自比较器204和205的输出信号UV和Voff可由滤波器218接收。滤波器218可用于防止由于发生在供电电压节点上的瞬变电压而产生的调节信号的状态的转换，该瞬变电压的持续时间较短或可忽略。例如，一个实施方案可将滤波器218实现为低通滤波器，该低通滤波器仅使显著的电压降通过但过滤掉持续时间很短的瞬变电压(并且因此包括高频率部件)。取决于特定的实施方案，此类滤波器可使用数字电路或模拟电路来实现。
调节逻辑部件210还包括被配置为控制对调节信号进行断言的抑制逻辑部件222。当正在某个性能状态中操作时，诸如在上文所提及的高性能状态和加速性能状态中，当比较器204检测到供电电压小于第一电压阈值并且其不是由滤波器218过滤掉的瞬变电压时，抑制逻辑部件可使得对调节信号进行断言。类似地，当UVD电路被解除保险(即调节信号被实现)时，抑制逻辑部件222可响应于比较器205检测到供电电压已升高到至少第二电压阈值而使得对原本被断言的调节信号解除断言。抑制逻辑部件222还被耦接成从功率管理电路15接收抑制信号，该功率管理电路还可使得抑制逻辑部件222抑制对调节信号进行断言。这包括转换至或转换自UVD电路20可被解除保险的性能状态的时间以及当UVD电路20未被解除保险时正在性能状态中进行操作的时间。
UVD电路20还包括分别耦接至计数器204和205的输出端的计数器208和209。这些计数器可用于记录供电电压跨越与其对应耦接的计数器相关联的电压阈值的实例。在一个实施方案中，计数器可在被重置之前在预先确定时间段内操作。如果计数器指示在预先确定时间段内跨越对应的电压阈值多于特定的次数，则功率管理电路15可使得功能电路块12的性能状态发生改变。例如，如果正在加速性能状态中操作(即在该实施方案中的最高性能状态)，对跨越第一电压阈值多于特定次数的指示可指示调节比所期望的发生得更频繁。响应于基于来自第一计数器的计数值作出此确定，功率管理电路15可将功能电路块15的性能状态减少至具有较低时钟频率和较低操作电压的性能状态。这将参考图4更为详细地进行描述。
所示的实施方案中的功率管理电路15包括状态机231、时钟门控电路233、和频率控制电路235。频率控制电路235可用于设置与功能电路块12操作所处的性能状态对应的时钟信号的频率。在一个实施方案中，频率控制电路可为时钟倍频器电路，而在另一个实施方案中，频率控制电路235可为时钟分频器电路。一般来讲，频率控制电路可以是用于改变基于所接收的根时钟信号所生成的时钟信号的频率的任何合适的电路。
所示的实施方案中的时钟门控电路233用于抑制将时钟信号提供至功能电路块12。在该特定的实施方案中，可使用时钟门控电路233来完成调节。例如，可通过使得时钟门控电路233在预先确定的时间量内抑制时钟信号来完成对时钟信号的调节。在另一个示例中，可通过使得时钟门控电路在每N个循环中的一个循环内(例如，其中N为整数值)被抑制来完成调节。一般来讲，可通过暂时抑制时钟信号或暂时减少其频率来完成调节。然而，需注意，尽管本文讨论了某些调节机制，但是其他的机制也是可能的并且被设想到。
所示的实施方案中的状态机231可包括被配置为确定功能电路块12的性能状态、调节动作和其他功率控制动作的多个时序的和组合的逻辑电路。该示例中的状态机231经由调节信号、(至计数器的)重置信号、(从计数器接收的)计数值信号、和(至抑制逻辑部件222的)抑制信号而被耦接至UVD电路20。如上所述，调节信号可响应于供电电压下降至低于第一电压阈值而被断言，并且可保持被断言，直到其升高到等于或高于第二电压阈值的水平。状态机231可使得响应于通过例如对被提供至时钟门控电路233的门控信号(Gate)进行断言而对调节信号进行断言来执行对时钟信号的调节。
使用从计数器208和209接收的计数值，状态机231可确定在预先确定时间段期间跨越第一阈值电压和第二阈值电压的频率，并且如果跨越的次数超过预先确定的值则可使得性能状态发生改变。在一些情况下，预先确定的值取决于功能电路块12的当前的性能状态。当预先确定时间段已过去，状态机231可对重置信号进行断言，从而重置计数器208和209。
在所示的实施方案中的状态机231可控制功能电路块12的性能状态。如上所述，性能状态可由操作电压和时钟频率来限定。为了设置操作供电电压，状态机231可生成被输送至稳压器11的控制信号Vctrl，该稳压器可随后据此来调整供电电压。状态机231还可经由被提供至频率控制电路235的频率控制信号F来调整频率。可基于各种因素来确定性能状态，包括从功能电路块12所接收的各种性能指标和数据、以及从UVD电路20的计数器208和209所接收的计数值。
现在转向图3，其示出了具有UVD电路20的一个实施方案IC 10的操作的状态机。状态图300假设UVD电路20已被解除保险并在单个模式内操作。模式之间的切换在下文结合图4来讨论。还需注意，状态图300可被应用于IC的其他实施方案，该其他实施方案使用除了本文明确讨论的那些机制之外的机制来执行本文所述的功能。
在状态305下，调节被抑制，因为调节信号未由UVD电路20进行断言。如果供电电压下降至低于第一电压阈值的水平，则转换至状态310。在状态310下，调节信号被断言，并且响应于此，功率管理电路15使得对时钟信号进行调节。如果电压保持在小于第二电压阈值的水平下，则IC保持在状态310中，其中调节信号被断言并且继续对时钟信号进行调节。如果供电电压升高到等于或大于第二阈值电压的水平，则IC 10可随后转换回到状态305，其中调节信号被解除断言并且被抑制，只要供电电压大于第一电压阈值。
图4是示出了在针对与包括欠电压检测电路的IC的实施方案结合操作的功能电路的性能状态之间进行转换的状态图。本文所述的操作可被应用于上文所述的各种电路实施方案。然而，状态图400还可被应用于本文未明确讨论的其他实施方案，包括使用用于检测欠电压状况和对此作出响应的不同机制的那些实施方案。此外，尽管在图4的状态图400中仅示出四个不同的性能状态，但是具有更多或更少个性能状态的实施方案也是可能的并且被设想到。
如图4中所示的状态405是低性能状态，其中供电电压在值V最小下并且时钟频率在值F最小下。在图4中所示的状态中，状态405在处理吞吐量方面具有最低能力。在低性能状态405下的操作期间，UVD电路20未被解除保险，并且未执行对时钟信号的调节。因此，如果未足够快地完成被施加至功能电路12的较大工作负载，则可转换至状态415中的高性能状态。使用各种机制(诸如等待被处理的队列中的数据指令或单元、对指令内的严格时延要求的指示等)来确定工作负载是否正被足够快速地处理。
在高性能状态415中，供电电压从V最小增加至V最大，而时钟频率从F最小增加至Fbst。时钟频率Fbst可为大于IC 10的评级最高的时钟频率(例如F最大)的时钟频率。在时钟频率Fbst下操作可显著地增加功能电路12的处理吞吐量。然而，电压降在该性能状态中更有可能发生。因此，在转换至该性能状态时，UVD电路20被解除保险并随后开始监测供电电压。
可以至少两种方式中的一种方式来从高性能状态415退出。如果处理工作负载已完成并且后续的工作负载显著地减少功能电路块12的处理需求，则IC 10可转换至中等性能状态410，从而使时钟频率从Fbst下降至F最大。可退出高性能状态415的另一种方式是通过进行调节。可由UVD电路20来对调节信号进行断言，其中执行对时钟信号的调节。如果确定对时钟信号的调节发生得太过频繁，则发起至加速性能状态420的转换。
在转换至加速性能状态420时，供电电压从V最大增加至Vbst。类似于加速频率，电压Vbst可高于IC 10的正常额定电压。因此，在加速性能状态420下，供电电压和时钟频率两者可在其各自的保护带之外进行操作。
可以两种方式中的一种方式来从加速性能状态退出。如果处理工作负载已完成或另外具有显著减少的处理需求，则可通过将供电电压和时钟频率分别减少至V最小和F最小来执行至低性能状态405的转换。另一方面，如果在加速性能状态420中调节继续发生得太过频繁，则IC 10转换至中等性能状态410，其中供电电压和时钟频率分别减少至V最大和F最大。这可使得完成处理工作负载，尽管比在加速性能状态420下要慢。然而，由于UVD电路20在中等性能状态中未被解除保险，并且因此未发生调节，并且因此可允许处理工作负载在V最大和F最大下继续完成。一旦处理需求足够低以使得能够转换至低性能状态405，便从中等性能状态退出。这里需注意，V最大和F最大可被分别限定为位于IC 10的全局保护带内的最高操作电压和最高操作时钟频率。
图5是用于操作具有欠电压检测电路诸如UVD电路20的IC的方法的一个实施方案的流程图。可使用上文所述的电路的各种实施方案来执行方法500。能够执行方法500但是未另外在本文讨论的电路实施方案也是可能的并且被设想到。还需注意，方法500局限于转换至高性能状态中的操作，并且因此不包括上文结合图4所述的从高性能状态中退出的状况。然而，这不会被解释为进行限制，因为此类状况可仍然是适用的。
方法500以从另一较低性能状态转换至高性能状态(框505)开始。在转换至高性能状态期间，供电电压在时钟频率增加之前增加。此外，在转换期间，调节信号被抑制(框510)，直到供电电压已至少达到两者的电压阈值上限，UVD电路20将供电电压与该电压阈值上限进行比较。一旦供电电压已超过电压阈值上限，则UVD电路20被视为解除保险的(框515)，并且调节信号在电压下降的情况下不再被抑制对其进行断言。此后，时钟信号的频率升高到与高性能状态对应的值(框520)。
当处于高性能状态中时，如果供电电压不低于较低阈值(框525，否)，则在当前电压和时钟频率下继续操作。如果电压下降至低于较低阈值(框525，是)，则调节信号被断言(框530)。此后，可执行对时钟信号的调节。如上所述，这能够以各种方式来完成，诸如完全抑制时钟信号或在每N个循环中的特定的数量M内抑制时钟信号(例如，其中M＝1并且N＝2，使用一个可能的示例)。如果供电电压保持小于电压阈值上限(框535，是)，则在框530中执行的调节继续。如果电压随后升高到大于电压阈值上限的值(框535，否)，则调节信号被解除断言(框540)并且调节被停止。此后，在高性能状态中以针对该状态的供电电压和时钟频率继续进行操作(框545)。
对如本文所述的UVD电路20的使用可有利地允许功能电路12获得比在规定极限内操作时的另外可用的性能更高的性能。可为IC 10(并且因此功能电路12)规定相对于供电电压和时钟频率的某些操作极限。这些极限可与保护带一起设置，在一些情况下，即时当正在超出此类极限的情况下操作时某些事件(例如电压下降到低于阈值电压)比较罕见，这些极限也可限制性能。因此，使用UVD电路20检测供电电压的电压降，功率管理电路15可使得功能电路块12在一个或多个性能状态中操作，在该一个或多个性能状态中，供电电压和/或时钟频率超出规定极限。这继而可允许更好的性能，诸如用于处理工作负载的更大的处理吞吐量。与这些处理工作负载相关联的任务可在较少的时间内完成，这继而可允许功率管理电路15将功能电路块12置于较低性能状态以用于较不密集的工作负载，否则如果较密集的工作负载受限于规定极限内的性能状态时，该任务可以其他方式被延迟。
接下来转向图6，其示出了系统150的一个实施方案的框图。在例示的实施方案中，该系统150包括耦接至外部存储器158的集成电路10的至少一个实例。该集成电路10可包括耦接至外部存储器158的存储器控制器。该集成电路10耦接到一个或多个外围设备154、以及外部存储器158。还提供了向集成电路10供应供电电压并且向存储器158和/或外围设备154供应一个或多个供电电压的电源156。在一些实施方案中，可包括集成电路10的多于一个实例(也可包括多于一个外部存储器158)。
根据系统150的类型，外围设备154可包括任意期望的电路。例如，在一个实施方案中，系统150可以是移动设备(如个人数字助理(PDA)、智能电话等)，并且外围设备154可包括用于各种类型的无线通信的设备，诸如WiFi、蓝牙、蜂窝、全球定位系统等。外围设备154还可包括附加存储装置，该附加存储装置包括RAM存储装置、固态存储装置、或磁盘存储装置。该外围设备154可包括用户界面设备诸如显示屏，该用户界面设备包括触摸显示屏或多触摸显示屏、键盘或其他输入设备、麦克风、扬声器等。在其他实施方案中，系统150可以是任何类型的计算系统(例如，台式个人计算机、膝上型电脑、工作站、平板电脑等)。
该外部存储器158可包括任何类型的存储器。例如，外部存储器158可以是SRAM、动态RAM(DRAM)(诸如同步DRAM(SDRAM))、双数据速率(DDR、DDR2、DDR3、LPDDR1、LPDDR2等)SDRAM、RAMBUS DRAM等。该外部存储器158可包括存储器设备被安装到的一个或多个存储器模块，诸如单列直插存储器模块(SIMM)、双列直插存储器模块(DIMM)等。
一旦充分理解了以上公开，很多变型和修改对于本领域的技术人员而言将变得显而易见。本发明旨在将以下权利要求书解释为涵盖所有此类变型和修改。

Claims (20)

1.一种电路，包括：
被配置为将供电电压与第一电压阈值进行比较的第一比较器；
被配置为将所述供电电压与第二电压阈值进行比较的第二比较器，所述第二电压阈值大于所述第一电压阈值；和
被耦接成分别从所述第一比较器和所述第二比较器接收第一信号和第二信号的逻辑电路，其中所述逻辑电路被配置为当对应的功能电路块正在高性能状态中操作时，如果所述供电电压下降至低于所述第一电压阈值则对调节信号进行断言，并且被进一步配置为如果所述供电电压高于所述第二电压阈值则将所述调节信号保持在解除断言状态中；
其中所述逻辑电路被进一步配置为当正在具有比所述高性能状态低的性能的性能状态中操作时抑制对所述调节信号进行断言，并且在转换至所述高性能状态时，抑制对所述调节信号进行断言，直到在所述供电电压已增加至高于所述第二电压阈值的值的时间点之后为止。
2.根据权利要求1所述的电路，其中在当所述功能电路块正在所述高性能状态中操作时对所述调节信号进行断言之后，所述逻辑电路被进一步配置为将所述调节信号保持为被断言，直到所述第二比较器指示所述供电电压已升高到高于所述第二阈值为止或直到功能电路块退出所述高性能状态为止。
3.根据权利要求1所述的电路，还包括第一计数器和第二计数器，所述第一计数器被配置为记录所述供电电压下降至低于所述第一阈值的实例，所述第二计数器被配置为记录所述供电电压下降至低于所述第二阈值的实例。
4.根据权利要求3所述的电路，还包括状态机，所述状态机被配置为如果所述第一计数器指示预先确定时间段内的对所述调节信号的多于预先确定数量的断言则使得所述功能电路块退出所述高性能状态并进入加速性能状态。
5.根据权利要求4所述的电路，其中在所述高性能状态中操作包括在第一时钟频率和第一供电电压下操作，并且其中在加速性能状态中操作包括在所述第一时钟频率、大于所述第一电压的第二电压下操作。
6.根据权利要求4所述的电路，其中所述状态机被配置为如果所述第一计数器在所述加速性能状态中操作期间指示预先确定时间段内的对所述调节信号的多于所述预先确定数量的断言则使得所述功能电路块退出所述加速性能状态并进入中等性能状态。
7.根据权利要求6所述的电路，其中在所述中等性能状态中操作包括在所述第一电压和小于所述第一时钟频率的第二时钟频率下操作。
8.根据权利要求1所述的电路，其中所述逻辑电路进一步包括被配置为抑制供电电压瞬变触发所述调节信号的滤波器。
9.根据权利要求1所述的电路，还包括被配置为当进入所述高性能状态时在使得增加时钟频率之前使得增加所述供电电压的定序器。
10.一种方法，包括：
第一比较器将供电电压与第一电压阈值进行比较；
第二比较器将所述供电电压与第二电压阈值进行比较；
在所述第一功能电路块正在高性能状态中操作的同时，逻辑电路在所述第一比较器指示所述供电电压已下降至低于所述第一电压阈值时对被提供至功能电路块的时钟信号进行调节，其中使得进行调节包括对调节信号进行断言；
如果所述第二比较器指示所述供电电压已升高到高于所述第二电压阈值则对所述调节信号解除断言；
如果所述功能电路块正在具有比所述高性能状态低的性能的性能状态中操作则抑制对所述调节信号进行断言；以及
在转换至所述高性能状态时，抑制对所述调节信号进行断言，直到在所述供电电压高于所述第二阈值的时间点之后为止。
11.根据权利要求10所述的方法，还包括第一计数器和第二计数器，所述第一计数器记录所述供电电压下降至低于所述第一电压阈值的实例，所述第二计数器记录所述供电电压下降至低于所述第二电压阈值的实例。
12.根据权利要求10所述的方法，还包括：
第一计数器记录所述供电电压下降至低于所述第一电压阈值的实例；以及
功率管理电路使得所述第一功能块响应于确定所述供电电压下降至低于所述第一电压阈值的实例的数量已超过预先确定的数量而从所述高性能状态转换至加速性能状态。
13.根据权利要求12所述的方法，还包括：
当正在所述加速性能状态中操作时，所述第一计数器记录所述供电电压下降至低于所述第一电压阈值的实例；以及
所述功率管理电路使得所述第一功能块响应于确定所述供电电压下降至低于所述第一电压阈值的实例的数量已超过预先确定的数量而从所述加速性能状态转换至中等性能状态。
14.根据权利要求10所述的方法，还包括：
所述第一比较器指示所述供电电压已下降至低于所述第一阈值电压；
响应于所述供电电压下降至低于所述第一阈值电压而对所述调节信号进行断言；
如果所述供电电压后续超过所述第一阈值电压但仍然低于所述第二阈值电压，则将所述调节信号保持为被断言；以及
响应于所述供电电压后续超过所述第二阈值电压而对所述调节信号解除断言。
15.根据权利要求10所述的方法，还包括抑制供电电压瞬变引起对所述调节信号的断言。
16.一种集成电路，包括：
被配置为接收供电电压和时钟信号的功能电路块；
被配置为控制所述功能电路块的性能状态的功率管理电路；和
欠电压检测电路，其中在所述功能电路块在高性能状态中操作的同时，所述功率管理电路被配置为响应于所述欠电压检测电路对调节信号进行断言而对所述时钟信号进行调节，其中所述欠电压检测电路包括：
被配置为将所述供电电压分别与第一电压阈值和第二电压阈值进行比较的第一比较器电路和第二比较器电路；
逻辑电路，所述逻辑电路被耦接成分别从所述第一比较器和所述第二比较器接收第一信号和第二信号，并被配置为当所述功能电路块正在高性能状态中操作时，如果所述供电电压下降至低于所述第一电压阈值则对所述调节信号进行断言，并且如果所述供电电压高于所述第二电压阈值则将所述调节信号保持在解除断言状态中；
其中所述逻辑电路被进一步配置为当正在具有比所述高性能状态低的性能的性能状态中操作时抑制对所述调节信号进行断言，并且在转换至所述高性能状态时，抑制对所述调节信号进行断言，直到在所述供电电压已增加至高于所述第二电压阈值的值的时间点之后为止。
17.根据权利要求16所述的集成电路，其中所述欠电压电路进一步包括：
被配置为记录所述供电电压下降至低于所述第一阈值的实例的第一计数器，以及被配置为记录所述供电电压下降至低于所述第二阈值的实例的第二计数器；
并且其中所述功率管理电路进一步包括状态机，所述状态机被配置为如果所述第一计数器指示预先确定时间段内的对所述调节信号的多于预先确定数量的断言则使得所述功能电路块退出所述高性能状态并进入加速性能。
18.根据权利要求17所述的集成电路，其中所述状态机被进一步配置为在所述加速性能状态中操作时如果所述第一计数器指示预先确定时间段内的对所述调节信号的多于所述预先确定数量的断言则使得所述功能电路块退出所述加速性能状态并进入中等性能状态。
19.根据权利要求16所述的集成电路，其中在所述中等性能状态中操作包括在第一电压和第一频率下操作，其中在所述高性能状态中操作包括在所述第一电压和大于所述第一频率的第二频率下操作，并且其中在所述加速性能状态中操作包括在大于所述第一电压的第二电压处和在所述第二频率下操作。
20.根据权利要求16所述的集成电路，其中所述逻辑电路包括被配置为抑制供电电压瞬变触发所述调节信号的滤波器。
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