JP2021189870A - 半導体装置 - Google Patents
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Abstract
Description
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアの電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置を提供する。
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアで使用される他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置を提供する。
(付記1)
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアの電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。
(付記2)
前記クロック制御回路は、前記他プロセッサコアの電源電圧の状況に応じて設定された速度で、前記自クロック周波数を上昇させる、付記1に記載の半導体装置。
(付記3)
前記クロック制御回路は、複数の速度候補の中から、前記自プロセッサコアの電源電圧の降下が検出されない範囲で最速の速度を、前記他プロセッサコアの電源電圧の状況に応じて選択し、選択した前記最速の速度で前記自クロック周波数を上昇させる、付記2に記載の半導体装置。
(付記4)
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧の状況と前記他プロセッサコアの電源電圧の状況とに応じて、前記自クロック周波数を上昇させる速度を調整する、付記1から3のいずれか一項に記載の半導体装置。
(付記5)
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧が回復すると、前記他プロセッサコアの電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、付記4に記載の半導体装置。
(付記6)
前記クロック制御回路は、電源電圧が降下している前記他プロセッサコアの数が少ないほど、前記自クロック周波数を上昇させる速度を速くする、付記1から5のいずれか一項に記載の半導体装置。
(付記7)
前記クロック制御回路は、前記他プロセッサコアの電源電圧が高いとき、前記他プロセッサコアの電源電圧が低いときに比べて、前記自クロック周波数を上昇させる速度を速くする、付記1から6のいずれか一項に記載の半導体装置。
(付記8)
前記クロック制御回路は、前記他プロセッサコアの電源電圧の状況を前記他プロセッサコアから受信し、前記自プロセッサコアの電源電圧の状況を前記他プロセッサコアに送信する、付記1から7のいずれか一項に記載の半導体装置。
(付記9)
前記クロック制御回路は、前記他プロセッサコアで使用される他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、付記1から8のいずれか一項に記載の半導体装置。
(付記10)
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアで使用される他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。
(付記11)
前記クロック制御回路は、前記他クロック周波数の状況に応じて設定された速度で、前記自クロック周波数を上昇させる、付記10に記載の半導体装置。
(付記12)
前記クロック制御回路は、複数の速度候補の中から、前記自プロセッサコアの電源電圧の降下が検出されない範囲で最速の速度を、前記他クロック周波数の状況に応じて選択し、選択した前記最速の速度で前記自クロック周波数を上昇させる、付記11に記載の半導体装置。
(付記13)
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧の状況と前記他クロック周波数の状況とに応じて、前記自クロック周波数を上昇させる速度を調整する、付記10から12のいずれか一項に記載の半導体装置。
(付記14)
前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧が回復すると、前記他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、付記13に記載の半導体装置。
(付記15)
前記クロック制御回路は、前記他クロック周波数が低下している前記他プロセッサコアの数が少ないほど、前記自クロック周波数を上昇させる速度を速くする、付記10から14のいずれか一項に記載の半導体装置。
(付記16)
前記クロック制御回路は、前記他クロック周波数が高いとき、前記他クロック周波数が低いときに比べて、前記自クロック周波数を上昇させる速度を速くする、付記10から15のいずれか一項に記載の半導体装置。
(付記17)
前記クロック制御回路は、前記他クロック周波数の状況を前記他プロセッサコアから受信し、前記自クロック周波数の情報を前記他プロセッサコアに送信する、付記10から16のいずれか一項に記載の半導体装置。
(付記18)
前記他プロセッサコアは、前記自プロセッサコアに隣接するプロセッサコアである、付記1から17のいずれか一項に記載の半導体装置。
(付記19)
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記自プロセッサコアと前記複数のプロセッサコアのうちの他プロセッサコアとの間で共有する各々の電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。
(付記20)
共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記自プロセッサコアと前記複数のプロセッサコアのうちの他プロセッサコアとの間で共有する各々のクロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。
10,10A,10B,10C 半導体装置
11 電源
20A,20B,20C クロック制御回路
100 分岐点
101,102 FF(フリップフロップ)
103 ロジック回路
Claims (18)
- 共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアの電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。 - 前記クロック制御回路は、前記他プロセッサコアの電源電圧の状況に応じて設定された速度で、前記自クロック周波数を上昇させる、請求項1に記載の半導体装置。
- 前記クロック制御回路は、複数の速度候補の中から、前記自プロセッサコアの電源電圧の降下が検出されない範囲で最速の速度を、前記他プロセッサコアの電源電圧の状況に応じて選択し、選択した前記最速の速度で前記自クロック周波数を上昇させる、請求項2に記載の半導体装置。
- 前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧の状況と前記他プロセッサコアの電源電圧の状況とに応じて、前記自クロック周波数を上昇させる速度を調整する、請求項1から3のいずれか一項に記載の半導体装置。
- 前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧が回復すると、前記他プロセッサコアの電源電圧の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、請求項4に記載の半導体装置。
- 前記クロック制御回路は、電源電圧が降下している前記他プロセッサコアの数が少ないほど、前記自クロック周波数を上昇させる速度を速くする、請求項1から5のいずれか一項に記載の半導体装置。
- 前記クロック制御回路は、前記他プロセッサコアの電源電圧が高いとき、前記他プロセッサコアの電源電圧が低いときに比べて、前記自クロック周波数を上昇させる速度を速くする、請求項1から6のいずれか一項に記載の半導体装置。
- 前記クロック制御回路は、前記他プロセッサコアの電源電圧の状況を前記他プロセッサコアから受信し、前記自プロセッサコアの電源電圧の状況を前記他プロセッサコアに送信する、請求項1から7のいずれか一項に記載の半導体装置。
- 前記クロック制御回路は、前記他プロセッサコアで使用される他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、請求項1から8のいずれか一項に記載の半導体装置。
- 共通の電源で動作する複数のプロセッサコアを備え、
前記複数のプロセッサコアは、それぞれ、
自プロセッサコアの電源電圧の降下を検出すると、前記自プロセッサコアで使用される自クロック周波数を低下させ、前記複数のプロセッサコアのうちの他プロセッサコアで使用される他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整するクロック制御回路を有する、半導体装置。 - 前記クロック制御回路は、前記他クロック周波数の状況に応じて設定された速度で、前記自クロック周波数を上昇させる、請求項10に記載の半導体装置。
- 前記クロック制御回路は、複数の速度候補の中から、前記自プロセッサコアの電源電圧の降下が検出されない範囲で最速の速度を、前記他クロック周波数の状況に応じて選択し、選択した前記最速の速度で前記自クロック周波数を上昇させる、請求項11に記載の半導体装置。
- 前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧の状況と前記他クロック周波数の状況とに応じて、前記自クロック周波数を上昇させる速度を調整する、請求項10から12のいずれか一項に記載の半導体装置。
- 前記クロック制御回路は、前記自クロック周波数を低下させた後、前記自プロセッサコアの電源電圧が回復すると、前記他クロック周波数の状況に応じて、前記自クロック周波数を上昇させる速度を調整する、請求項13に記載の半導体装置。
- 前記クロック制御回路は、前記他クロック周波数が低下している前記他プロセッサコアの数が少ないほど、前記自クロック周波数を上昇させる速度を速くする、請求項10から14のいずれか一項に記載の半導体装置。
- 前記クロック制御回路は、前記他クロック周波数が高いとき、前記他クロック周波数が低いときに比べて、前記自クロック周波数を上昇させる速度を速くする、請求項10から15のいずれか一項に記載の半導体装置。
- 前記クロック制御回路は、前記他クロック周波数の状況を前記他プロセッサコアから受信し、前記自クロック周波数の情報を前記他プロセッサコアに送信する、請求項10から16のいずれか一項に記載の半導体装置。
- 前記他プロセッサコアは、前記自プロセッサコアに隣接するプロセッサコアである、請求項1から17のいずれか一項に記載の半導体装置。
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