TWI639157B - 半導體裝置及其快閃記憶體的存取週期的自動調節方法 - Google Patents
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Abstract
半導體裝置及其快閃記憶體的存取週期的自動調節方法。自動調節方法包括下列步驟。透過快閃記憶體控制器計數系統匯流排的系統時脈信號的上升緣在偵測期間出現的次數以取得系統計數值。透過快閃記憶體控制器依據系統計數值判斷系統時脈信號的系統頻率，以及，透過快閃記憶體控制器依據系統頻率判斷存取快閃記憶體的存取週期數。
Description
本發明是有關於一種存取週期的調節方法，且特別是有關於一種半導體裝置及其快閃記憶體的存取週期的自動調節方法。
傳統的快閃記憶體的存取週期（access cycle）數的設定方式，是由使用者根據目前系統時脈信號的頻率，經技術文件查表推算出對應的數值，再將所查出的數值填寫至快閃記憶體。然而，上述設定方式需要使用者花時間去查表，並且使用者無法直接與快閃記憶體控制器通訊，因此也需要中央處理單元介入來更新存取週期數。藉此，傳統的快閃記憶體的存取週期數的設定方式是花費使用者的時間及精力的工作。
本發明提供一種半導體裝置及其快閃記憶體的存取週期的自動調節方法，可在半導體裝置初始化及系統時脈信號的頻率改變時，自動判斷系統時脈信號的頻率以調節快閃記憶體的存取週期數。
本發明的半導體裝置，包括快閃記憶體、系統匯流排及快閃記憶體控制器。快閃記憶體控制器耦接於快閃記憶體與系統匯流排之間。快閃記憶體控制器計數系統匯流排的系統時脈信號的上升緣在偵測期間出現的次數以取得系統計數值，依據系統計數值判斷系統時脈信號的系統頻率，並且依據系統頻率判斷存取快閃記憶體的存取週期數。
本發明的快閃記憶體的存取週期的自動調節方法，包括下列步驟。透過快閃記憶體控制器計數系統匯流排的系統時脈信號的上升緣在偵測期間出現的次數以取得系統計數值。透過快閃記憶體控制器依據系統計數值判斷系統時脈信號的系統頻率，以及，透過快閃記憶體控制器依據系統頻率判斷存取快閃記憶體的存取週期數。
基於上述，本發明實施例的半導體裝置及其快閃記憶體的存取週期的自動調節方法，可在半導體裝置初始化及系統時脈信號的頻率改變時，計數系統時脈信號的上升緣的數目，以自動判斷系統時脈信號的頻率，並且依據所判定的系統時脈信號的頻率，判斷快閃記憶體的存取週期數。藉此，可自動調節快閃記憶體的存取週期數。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為依據本發明一實施例的半導體裝置的系統示意圖。請參照圖1，在本實施例中，半導體裝置100例如包括中央處理單元110、快閃記憶體120、快閃記憶體控制器130、主記憶體140、系統匯流排150及系統時脈控制電路160，其中主記憶體140用以儲存主記憶體140運作所需的指令或資料，並且例如是靜態隨機存取記憶體（Static Random-Access Memory，SRAM）、動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、同步動態隨機存取記憶體（synchronous dynamic random-access memory，SDRAM）或類似的記憶體元件，且本發明實施例不以此為限。
系統匯流排150耦接於中央處理單元110、快閃記憶體控制器130、主記憶體140及系統時脈控制電路160之間，亦即中央處理單元110、快閃記憶體控制器130、主記憶體140及系統時脈控制電路160可透過系統匯流排150而相互耦接，並且快閃記憶體控制器130耦接於快閃記憶體120與系統匯流排150之間。
當半導體裝置100開機時，半導體裝置100會先進入初始化期間。此時，系統時脈控制電路160會先設定系統匯流排150的系統時脈信號HCLK，以使中央處理單元110、快閃記憶體控制器130、主記憶體140及系統時脈控制電路160可以相互通訊。
接著，當系統時脈信號HCLK穩定時，快閃記憶體控制器130計數系統匯流排150的系統時脈信號HCLK的上升緣在偵測期間出現的次數以取得系統計數值CTS，依據系統計數值CTS判斷系統時脈信號HCLK的系統頻率FSYS，並且依據系統頻率FSYS判斷快閃記憶體120的存取週期數。接著，快閃記憶體控制器130會依據所判斷的存取週期數對快閃記憶體120進行存取。
接著，當半導體裝置100正常運作時，中央處理單元110可透過系統匯流排150傳送位址信號ADD到快閃記憶體控制器130。接著，快閃記憶體控制器130會依據位址信號ADD存取快閃記憶體120中對應的位置，以取得位址信號ADD對應的資料DAT。在取得資料DAT後，快閃記憶體控制器130再透過系統匯流排150傳送資料DAT到中央處理單元110。
並且，在半導體裝置100正常運作時，系統時脈控制電路160可能受中央處理單元110的指令（例如設定指令）或外部電路的指令（例如中斷指令）的控制而改變系統時脈信號HCLK的系統頻率FSYS。當系統時脈控制電路160改變系統時脈信號HCLK的系統頻率FSYS時，系統時脈控制電路160可提供變更通知信號SCN至快閃記憶體控制器130，其中系統時脈控制電路160可透過系統匯流排150提供變更通知信號SCN至快閃記憶體控制器130，或者系統時脈控制電路160可透過走線直接提供變更通知信號SCN至快閃記憶體控制器130。
當快閃記憶體控制器130接收到變更通知信號SCN時，快閃記憶體控制器130重新判斷系統時脈信號HCLK的系統頻率FSYS，並且依據重新判斷的系統頻率FSYS判斷存取快閃記憶體120的存取週期數。進一步來說，當系統時脈信號HCLK的系統頻率FSYS改變時，快閃記憶體控制器130將快閃記憶體120的存取週期數設為預設存取週期數，為了確保系統可正常存取快閃記憶體120，故預設存取週期數會設定的比較保守、比較大。在一實施例中，預設存取週期數可為下表表一所示最大的存取週期數「8」，但不限制於此。接著，快閃記憶體控制器130將存取週期設定值設為最小值並且取得當前的存取週期設定值對應的計數參考值CTREF。當系統計數值CTS大於計數參考值CTREF，將存取週期設定值+1；當系統計數值CTS小於等於計數參考值CTREF，當前的存取週期設定值保持不變，並且接著以當前的存取週期設定值更新快閃記憶體120的存取週期數（亦即將當前的存取週期設定值寫入至快閃記憶體控制器130中對應快閃記憶體120的存取週期數的暫存器）。其中，計數參考值CTREF可以為當前的存取週期設定值對應的計數臨界值CTTH-1，並且計數臨界值CTTH是快閃記憶體120的各個存取週期數所對應的系統時脈信號HCLK的最大值（亦即最大計數值）。
在本發明的實施例中，快閃記憶體控制器130可利用系統計數值CTS判斷系統時脈信號HCLK的系統頻率FSYS。快閃記憶體控制器130將系統計數值CTS代入映射函數以求得系統時脈信號HCLK的系統頻率FSYS，或者快閃記憶體控制器130統計數值CTS代入查找表以求得系統時脈信號HCLK的系統頻率FSYS，此可依據電路設計而定，本發明實施例不以此為限。
在本發明的實施例中，快閃記憶體控制器130可具有處理器、暫存器、快取記憶體及計數器等運算所需的元件，此可依據本領域通常知識者而定。也就是說，快閃記憶體控制器130可利用硬體（例如特殊應用積體電路（Application-specific integrated circuit，ASIC））及/或軟體（例如儲存於非揮發記憶體的指令）來實現。
圖2為依據本發明一實施例的半導體裝置的時脈信號的波形示意圖。請參照圖1及圖2，快閃記憶體控制器130的內部時脈信號HIRC為固定且可知的，因此快閃記憶體控制器130可利用內部時脈信號HIRC來設定偵測期間TDE。以圖2為例，偵測期間TDE是設定為內部時脈信號HIRC的8個週期的時間，但在其他實施例中，偵測期間TDE可以設定為快閃記憶體控制器130的內部時脈信號HIRC的單一週期的n倍，其中n為大於1的整數。並且，在接收到中央處理單元110的位址信號ADD後，快閃記憶體控制器130必須經歷存取期間（對應存取週期數）才能取得位址信號ADD對應的資料DAT。
舉例來說，由於系統時脈信號HCLK的系統頻率FSYS對快閃記憶體控制器130來說是未知的，因此快閃記憶體控制器130會計數系統時脈信號HCLK在偵測期間中上升次數（即上升緣的數目），以取得系統計數值CTS。
在計算出快閃記憶體120的存取週期設定值前，前景的系統會讀取儲存於快閃記憶體控制器130內的預設存取週期值來設定快閃記憶體120的存取週期數。換言之，在快閃記憶體120的存取週期數的可設定範圍中，預設值可設定為中間值或平均值，或略低於中間值或平均值，亦即中間值或平均值減1或2，此可依據電路設計而定，本發明實施例不以此為限。
<TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 存取週期設定值 </td><td> 完整存取時間 </td><td> 計數臨界值CTTH </td></tr><tr><td> 1 </td><td> 32 </td><td> 21 </td></tr><tr><td> 2 </td><td> 16 </td><td> 42 </td></tr><tr><td> 3 </td><td> 10.67 </td><td> 63 </td></tr><tr><td> 4 </td><td> 8 </td><td> 84 </td></tr><tr><td> 5 </td><td> 6.4 </td><td> 105 </td></tr><tr><td> 6 </td><td> 5.33 </td><td> 126 </td></tr><tr><td> 7 </td><td> 4.57 </td><td> 146 </td></tr><tr><td> 8 </td><td> 4 </td><td> 167 </td></tr></TBODY></TABLE>表 一
接著，如表一所示，可定義多個存取週期設定值分別對應的完整存取時間及計數臨界值CTTH，並且表一所示數值是以55奈米(nm)的快閃記憶體為例，且本發明實施例不以此為限。
如表一所示，當快閃記憶體120的存取週期設定值為“1”時，系統計數值CTS（亦即系統時脈信號HCLK的上升緣在偵測期間TDE出現的次數）最多為“21”（亦即計數臨界值）。所述完整存取時間等於存取週期數對應的時間（即對應的存取期時間）加上快閃記憶體控制器130的內部電路執行計算過程的所需時間（亦即電路延遲）。舉例來說，存取期時間假設為30奈秒（ns），快閃記憶體控制器130的內部電路執行計算過程的所需時間假設為2 ns，因此存取週期設定值為“1”時，完整存取時間為30+2=32（ns）。如果存取週期設定值對應的存取時間有變化，則表一的計數臨界值CTTH也會跟著改變。
然後，比較系統計數值CTS與當下的存取週期設定值所對應的計數臨界值CTTH。若系統計數值CTS大於當下的存取週期值所對應的計數臨界值CTTH，則快閃記憶體120的存取週期數+1；若系統計數值CTS小於等於當下的存取週期設定值所對應的計數臨界值CTTH，則快閃記憶體120的存取週期數保持不變。最後，將上述計算出的快閃記憶體120的存取週期設定值取代預設存取週期數，亦即將快閃記憶體120的存取週期數設定為所計算出的新存取週期設定值，以加快半導體裝置100的資料存取速度。
<TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 存取週期設定值 </td><td> 計數臨界值CTTH </td><td> 653 ns </td><td> 666 ns </td><td> 681 ns </td><td> 計數參考值CTREF (CTTH-1) </td><td> 653 ns </td><td> 666 ns </td><td> 681 ns </td><td> 系統時間信號HCLK的頻率 </td></tr><tr><td> 內部時脈信號HIRC的頻率 (MHz) </td><td> 內部時脈信號HIRC的頻率(MHz) </td></tr><tr><td> 1 </td><td> 21 </td><td> 32.15926 </td><td> 31.53153 </td><td> 30.837 </td><td> 20 </td><td> 30.62787 </td><td> 30.03003 </td><td> 29.36858 </td><td> 0MHz ~33MHz </td></tr><tr><td> 2 </td><td> 42 </td><td> 64.31853 </td><td> 63.06306 </td><td> 61.67401 </td><td> 41 </td><td> 62.78714 </td><td> 61.56156 </td><td> 60.20558 </td><td> 29MHz~65MHz </td></tr><tr><td> 3 </td><td> 63 </td><td> 96.47779 </td><td> 94.59459 </td><td> 92.51101 </td><td> 62 </td><td> 94.9464 </td><td> 93.09309 </td><td> 91.04258 </td><td> 60MHz~97MHz </td></tr><tr><td> 4 </td><td> 84 </td><td> 128.6371 </td><td> 126.1261 </td><td> 123.348 </td><td> 83 </td><td> 127.1057 </td><td> 124.6246 </td><td> 121.8796 </td><td> 91MHz~129MHz </td></tr><tr><td> 5 </td><td> 105 </td><td> 160.7963 </td><td> 157.6577 </td><td> 154.185 </td><td> 104 </td><td> 159.2649 </td><td> 156.1562 </td><td> 152.7166 </td><td> 121MHz~161MHz </td></tr><tr><td> 6 </td><td> 126 </td><td> 192.9556 </td><td> 189.1892 </td><td> 185.022 </td><td> 125 </td><td> 191.4242 </td><td> 187.6877 </td><td> 183.5536 </td><td> 152MHz~193MHz </td></tr><tr><td> 7 </td><td> 146 </td><td> 223.5835 </td><td> 219.2192 </td><td> 214.3906 </td><td> 145 </td><td> 222.0521 </td><td> 217.7177 </td><td> 212.9222 </td><td> 183MHz~224MHz </td></tr><tr><td> 8 </td><td> 167 </td><td> 255.7427 </td><td> 250.7508 </td><td> 245.2276 </td><td> 166 </td><td> 254.2113 </td><td> 249.2492 </td><td> 243.7592 </td><td> 212MHz~244MHz </td></tr></TBODY></TABLE>表 二
表二所要說明的是，就算快閃記憶體控制器130的內部時脈信號HIRC的頻率有誤差，還是可以得到正確的快閃記憶體120的存取週期數，在此內部時脈信號HIRC的頻率是以12MHz為例，偵測期間=(1/12MHz)*8 = 666 ns。由於內部時脈信號HIRC的頻率可能會有正負2%的誤差，偵測期間可能為666ns*(1+ +2%)=681ns或者666ns*(1-2%)=653ns。由於系統時脈信號HCLK和內部時脈信號HIRC的上升緣可能不對齊（亦即系統時脈信號HCLK和內部時脈信號HIRC存在差異）且內部時脈信號HIRC的頻率可能會有正負2%的誤差，因此在最差的狀況下，系統計數值CTS有可能比預期的情況下少1。
為了防止得不到正確的快閃記憶體120的存取週期數，使得快閃記憶體控制器130寫入了錯誤的參數，在某些實施例中，可將計數臨界值CTTH–1，使得快閃記憶體控制器130可運算更保守及正確的快閃記憶體120的存取週期數。在系統時脈信號HCLK的頻率重疊部份，會取比較保守的存取週期數，亦即取較大的存取週期數。以系統時脈信號HCLK的頻率為29MHz為例，快閃記憶體120的存取週期數會同時對應至“1”及“2”，但最終快閃記憶體120的存取週期數會取“2”而不是“1”，以保證快閃記憶體120一定會讀取成功。
圖3為依據本發明一實施例的快閃記憶體的存取週期的自動調節方法的流程圖。請參照圖3，在本實施例中，快閃記憶體的存取週期的自動調節方法的步驟包括下列步驟。在步驟S310中，會透過快閃記憶體控制器計數系統匯流排的系統時脈信號的上升緣在偵測期間出現的次數以取得系統計數值。接著，在步驟S320中，會透過快閃記憶體控制器依據系統計數值判斷系統時脈信號的系統頻率。最後，在步驟S330中，會透過快閃記憶體控制器依據系統頻率判斷存取快閃記憶體的存取週期數。
圖4為依據本發明另一實施例的快閃記憶體的存取週期的自動調節方法的流程圖。請參照圖4，在本實施例中，快閃記憶體的存取週期的自動調節方法的步驟包括下列步驟。在步驟S410中，會判斷是否觸發自動調節事件，例如快閃記憶體控制器處於初始化期間或系統匯流排的系統時脈信號改變。當未觸發自動調節事件時，亦即步驟S410判斷結果為“否”，則回到步驟S410；當觸發自動調節事件時，亦即步驟S420判斷結果為“是”，則執行步驟S420。在步驟S420中，設定快閃記憶體的存取週期數為預設存取週期數。在一實施例中，預設存取週期數可以為上表表一所示最大的存取週期數「8」，但不限制於此。
接著，在步驟S430中，會判斷快閃記憶體控制器的內部時脈信號是否穩定。當快閃記憶體控制器的內部時脈信號未穩定時，亦即步驟S430判斷結果為“否”，則回到步驟S410；當快閃記憶體控制器的內部時脈信號已穩定時，亦即步驟S430判斷結果為“是”，則執行步驟S440。
在步驟S440中，會判斷系統時脈信號是否穩定。當系統時脈信號未穩定時，則回到步驟S440；當系統時脈信號已穩定時，則執行步驟S450。在步驟S450中，在偵測期間內計數系統時脈信號的上升緣。並且，在步驟S460中，會產生新的快閃記憶體的存取週期設定值。接著，在步驟S470中，會將快閃記憶體的存取週期數設定為新的存取週期設定值。
其中，上述步驟S310、S320、S330、S410、S420、S430、S440、S450、S460及S470的順序為用以說明，本發明實施例不以此為限。並且，上述步驟S310、S320、S330、S410、S420、S430、S440、S450、S460及S470可參照圖1及圖2的實施例所示，在此則不再贅述。
綜上所述，本發明實施例的半導體裝置及其快閃記憶體的存取週期的自動調節方法，可在半導體裝置初始化及系統時脈信號的頻率改變時，計數系統時脈信號的上升緣的數目，以自動判斷系統時脈信號的頻率，並且依據所判定的系統時脈信號的頻率，判斷快閃記憶體的存取週期數。藉此，可自動調節快閃記憶體的存取週期數。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧半導體裝置
110‧‧‧中央處理單元
120‧‧‧快閃記憶體
130‧‧‧快閃記憶體控制器
140‧‧‧主記憶體
150‧‧‧系統匯流排
160‧‧‧系統時脈控制電路
ADD‧‧‧位址信號
DAT‧‧‧資料
HCLK‧‧‧系統時脈信號
HIRC‧‧‧內部時脈信號
SCN‧‧‧變更通知信號
TDE‧‧‧偵測期間
S310、S320、S330、S410、S420、S430、S440、S450、S460、S470‧‧‧步驟
圖1為依據本發明一實施例的半導體裝置的系統示意圖。 圖2為依據本發明一實施例的半導體裝置的時脈信號的波形示意圖。 圖3為依據本發明一實施例的快閃記憶體的存取週期的自動調節方法的流程圖。 圖4為依據本發明另一實施例的快閃記憶體的存取週期的自動調節方法的流程圖。
Claims (10)
- 一種半導體裝置，包括：一快閃記憶體；一系統匯流排；以及一快閃記憶體控制器，耦接於該快閃記憶體與該系統匯流排之間，其中該快閃記憶體控制器計數該系統匯流排的一系統時脈信號的一上升緣在一偵測期間出現的次數以取得一系統計數值，依據該系統計數值判斷該系統時脈信號的一系統頻率，並且依據該系統頻率判斷存取該快閃記憶體的一存取週期數。
- 如申請專利範圍第1項所述的半導體裝置，其中該偵測期間為該快閃記憶體控制器的一內部時脈信號的週期的n倍，其中n為大於1的整數。
- 如申請專利範圍第1項所述的半導體裝置，其中該快閃記憶體控制器透過該系統匯流排與一中央處理單元交換一信號及一資料。
- 如申請專利範圍第1項所述的半導體裝置，其中該快閃記憶體控制器將該系統計數值代入一映射函數以求得該系統時脈信號的該系統頻率。
- 如申請專利範圍第1項所述的半導體裝置，更包括一系統時脈控制電路，耦接該系統匯流排及該快閃記憶體控制器，用以設定該系統時脈信號，並且在該系統時脈信號的該系統頻率改變時，提供一變更通知信號至該快閃記憶體控制器。
- 如申請專利範圍第5項所述的半導體裝置，其中當該系統頻率改變時，該快閃記憶體控制器將該快閃記憶體的該存取週期數設定為一最大值，將一存取週期設定值重置為一最小值，並且取得當前的該存取週期設定值對應的一計數參考值，當該系統計數值大於該計數參考值時，將該存取週期設定值+1，當該系統計數值小於等於該計數參考值時，當前的該存取週期設定值保持不變，並且依據當前的該存取週期設定值更新該快閃記憶體的該存取週期數。
- 一種快閃記憶體的存取週期的自動調節方法，包括：透過一快閃記憶體控制器計數一系統匯流排的一系統時脈信號的一上升緣在一偵測期間出現的次數以取得一系統計數值；透過該快閃記憶體控制器依據該系統計數值判斷該系統時脈信號的一系統頻率；以及透過該快閃記憶體控制器依據該系統頻率判斷存取一快閃記憶體的一存取週期數。
- 如申請專利範圍第7項所述的存取週期的自動調節方法，其中該快閃記憶體控制器透過該系統匯流排與一中央處理單元交換一信號及一資料，所述方法更包括：透過該快閃記憶體控制器在一初始化期間依據該系統頻率判斷存取該快閃記憶體的該存取週期數。
- 如申請專利範圍第7項所述的存取週期的自動調節方法，更包括： 在該系統頻率改變時，透過該快閃記憶體控制器重新判斷該系統時脈信號的該系統頻率，並且透過該快閃記憶體控制器依據重新判斷的該系統頻率判斷存取該快閃記憶體的該存取週期數。
- 如申請專利範圍第7項所述的存取週期的自動調節方法，更包括：當該系統頻率改變時，透過該快閃記憶體控制器將該快閃記憶體的該存取週期數設定為一最大值，將一存取週期設定值重置為一最小值，並且取得當前的該存取週期設定值對應的一計數參考值；當該系統計數值大於該計數參考值時，將該存取週期設定值+1；以及當該系統計數值小於等於該計數參考值，當前的該存取週期設定值保持不變，並且依據當前的該存取週期設定值更新該快閃記憶體的該存取週期數。
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