TWI417886B - 快閃裝置以及提高快閃裝置性能的方法 - Google Patents

快閃裝置以及提高快閃裝置性能的方法 Download PDF

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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Description

快閃裝置以及提高快閃裝置性能的方法
本發明涉及快閃記憶體(flash memory)，尤其涉及快閃裝置以及提高快閃裝置性能的方法。
快閃記憶體為非揮發(non-volatile)記憶體，其可被電子抹除並重新規劃(reprogram)。主要應用快閃記憶體於記憶卡與USB快閃裝置(Device)中，用於電腦與其他數位產品之間的資料的通常儲存與傳輸。快閃記憶體的成本比電子可抹除可程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)的成本低很多，所以快閃記憶體已成為主流記憶體裝置。快閃記憶體的應用包括個人數位助理(Personal Digital Assistant,PDA)與膝上型電腦、數位聲訊播放機、數位攝影機以及行動電話。
快閃裝置包括控制積體電路(從這以後稱為控制IC)與至少一個快閃積體電路(從這以後稱為快閃IC)。快閃IC儲存資料，且控制IC發送存取信號至快閃IC以指導快閃IC存取資料。請參考第1A圖，第1A圖為非與(NAND)快閃積體電路(從這以後稱為NAND快閃IC)100的方塊示意圖。NAND快閃IC100包括輸入/輸出(I/O)控制電路102、I/O電路104、控制核心電路106、頁緩衝器108以及快閃核心電路110。I/O控制電路102從控制IC(圖未示)接收多個存取信號。在一個實施例中，存取信號包括晶片致能信號CE#、命令鎖存(latch)致能信號CLE、位址鎖存致能信號ALE、寫入致能信號WE#以及讀取致能信號RE#。I/O電路104接著根據I/O控制電路102的指令，鎖存住由控制IC發送的命令CMD與位址，並指示快閃核心電路110根據已鎖存位址存取儲存的資料。將從快閃核心電路110輸出的資料儲存於頁緩衝器108中並接著傳輸至I/O電路104，且I/O電路104經由I/O匯流排(例如匯流排I/O[7:0])將資料發送至控制IC。第1B圖與第1C圖分別為存取信號CE#、CLE、ALE以及WE#的時序圖，I/O匯流排指示NAND快閃IC 100從控制IC接收命令與位址。第1D圖為存取信號CE#、CLE、ALE、WE#以及I/O匯流排的時序圖，I/O匯流排指示NAND快閃IC 100接收寫入的資料。第1E圖為存取信號CE#、CLE、ALE、WE#以及I/O匯流排的時序圖，I/O匯流排指示快閃IC 100讀取寫入的資料。
快閃裝置的控制IC可控制不止一個NAND快閃IC的資料存取。不同的NAND快閃IC可具有不同的走線(routing)長度與不同的走線負載，因此需要不同的存取時序(access timing)。不同NAND快閃IC的性能因此而降低。所以需要一種快閃裝置以克服前述困難。
為了提高不同非與快閃積體電路的性能，本發明提供一種快閃裝置。
一種快閃裝置，包括：一控制積體電路，以第一時序產生多個第一存取信號以存取一第一非與快閃積體電路，並且以第二時序產生多個第二存取信號以存取一第二非與快閃積體電路，其中所述第一時序與所述第二時序不同；所述第一非與快閃積體電路，根據所述第一存取信號存取其內所儲存的資料；以及所述第二非與快閃積體電路，根據所述第二存取信號存取其內所儲存的資料。
一種提高快閃裝置性能的方法，其中所述快閃裝置包括一控制積體電路、一第一非與快閃積體電路以及一第二非與快閃積體電路，所述方法包括：指示所述控制積體電路以第一時序產生多個第一存取信號，以存取所述第一非與快閃積體電路；根據所述第一存取信號指示所述第一非與快閃積體電路以存取其內所儲存的資料；指示所述控制積體電路以第二時序產生多個第二存取信號，以存取所述第二非與快閃積體電路；以及根據所述第二存取信號指示所述第二非與快閃積體電路以存取其內所儲存的資料；其中所述第一時序與所述第二時序不同。
一種快閃裝置，包括：一控制積體電路，產生多個第一存取信號以存取一第一非與快閃積體電路，並且產生多個第二存取信號以存取一第二非與快閃積體電路；所述第一非與快閃積體電路，自動調整所述第一存取信號的第一時序以獲得多個第一已調整存取信號，並且根據所述多個第一已調整存取信號存取儲存的資料；以及所述第二非與快閃積體電路，自動調整所述第二存取信號的第二時序以獲得多個第二已調整存取信號，並且根據所述多個第二已調整存取信號存取儲存的資料。
一種快閃裝置，包括：一控制積體電路，以一第一電流位準產生多個第一存取信號以存取一第一非與快閃積體電路，並且以一第二電流位準產生多個第二存取信號以存取一第二非與快閃積體電路，其中所述第一電流位準與所述第二電流位準不同；所述第一非與快閃積體電路，根據所述第一存取信號存取其內所儲存的資料；以及所述第二非與快閃積體電路，根據所述第二存取信號存取其內所儲存的資料。
本發明所提供的快閃裝置可以提高不同非與快閃積體電路的性能。
以下係根據多個圖式對本發明之較佳實施例進行詳細描述，本領域習知技藝者閱讀後應可明確了解本發明之目的。
為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉較佳實施例做詳細之說明。實施例是為說明本發明之用，並非用以限制本發明。本發明的保護範圍以所附申請專利範圍為準。
第2圖為根據本發明一實施例的快閃裝置200的方塊示意圖。快閃裝置200包括控制積體電路(control IC)202、第一NAND快閃積體電路(如NAND快閃IC204)以及第二NAND快閃積體電路(如NAND快閃IC 206)。控制IC 202控制兩個NAND快閃IC 204與206。NAND快閃IC 204與206的輸入/輸出接腳都經由相同的I/O匯流排耦接於控制IC 202的輸入/輸出接腳。當控制IC 202存取NAND快閃IC 204與206其中之一時，控制IC 202調整IO匯流排的存取週期以適應相對的NAND快閃IC 204與206。因此根據不同的存取頻率存取NAND快閃IC 204與206。在一個實施例中，可根據更高的存取頻率(第一時序，例如50MHz)存取NAND快閃IC 204，且可根據更低的存取頻率(第二時序，例如45MHz)存取NAND快閃IC 206。因此，控制IC 202經由I/O匯流排將具有更短週期的多個存取信號(可稱為第一存取信號)發送至NAND快閃IC 204以存取NAND快閃IC 204，並經由I/O匯流排將具有更長週期的多個存取信號(可稱為第二存取信號)發送至NAND快閃IC 206以存取NAND快閃IC 206。
第3A圖為根據本發明另一實施例的快閃裝置300的方塊示意圖。快閃裝置300包括控制IC 302以及兩個NAND快閃IC 304與306。當資料寫入NAND快閃IC 304與306時，控制IC 302將第一寫入致能信號(如寫入致能信號WE0#)與第二寫入致能信號(如寫入致能信號WE1#)分別發送至NAND快閃IC 304與306，以指示NAND快閃IC 304與306寫入資料。當從NAND快閃IC 304與306讀取資料時，控制IC 302將第一讀取致能信號(如讀取致能信號RE0#)與第二讀取致能信號(如讀取致能信號RE1#)分別發送至NAND快閃IC 304與306，以指示NAND快閃IC 304與306讀取資料。因為NAND快閃IC 304與306具有不同的存取時序特性，所以控制IC 302以第一寫入時序產生相對於NAND快閃IC 304的寫入致能信號WE0#並以第二寫入時序產生相對於NAND快閃IC 306的寫入致能信號WE1#，其中，第一寫入時序與第二寫入時序不同。因此NAND快閃IC 304與306具有不同的寫入時序。另外，控制IC 302以第一讀取時序產生相對於NAND快閃IC 304的讀取致能信號RE0#並以第二讀取時序產生相對於NAND快閃IC 306的讀取致能信號RE1#，其中，第一讀取時序與第二讀取時序不同。因此NAND快閃IC 304與306具有不同的讀取時序。
第3B圖為根據本發明一實施例第3A圖中的控制IC 302的方塊示意圖。控制IC 302包括數位電路312、晶片致能(Chip Enable,CE)解碼器314以及第一、第二、第三、第四可調延遲單元(如可調延遲單元322、可調延遲單元324、可調延遲單元326以及可調延遲單元328，並且在圖中可調延遲單元由Adj.Delay標示)。當存取第3A圖中NAND快閃IC 304時，CE解碼器314致能晶片致能信號CE0#，並當存取NAND快閃IC 306時致能晶片致能信號CE1#。當資料寫入NAND快閃IC 304時，數位電路312產生第一寫入致能源信號(如寫入致能源信號WE0_SRC)。可調延遲單元324接著將寫入致能源信號WE0_SRC延遲一個第一寫入延遲週期(如寫入延遲週期WE_DLY_CE0)，以產生寫入致能信號WE0#發送至NAND快閃IC 304。當資料寫入NAND快閃IC 306時，數位電路312產生第二寫入致能源信號(如寫入致能源信號WE1_SRC)。可調延遲單元322接著將寫入致能源信號WE1_SRC延遲一個第二寫入延遲週期(如寫入延遲週期WE_DLY_CE1)，以產生寫入致能信號WE1#發送至NAND快閃IC 306。因為寫入延遲週期WE_DLY_CE0與寫入延遲週期WE_DLY_CE1不同，所以根據不同的寫入時序寫入NAND快閃IC 304與306。
當從NAND快閃IC 304讀取資料時，數位電路312產生第一讀取致能源信號(如讀取致能源信號RE0_SRC)。可調延遲單元328接著將讀取致能源信號RE0_SRC延遲一個第一讀取延遲週期(如讀取延遲週期RE_DLY_CE0)，以產生讀取致能信號RE0#發送至NAND快閃IC 304。當從NAND快閃IC 306讀取資料時，數位電路312產生讀取致能源信號RE1_SRC。可調延遲單元326接著將讀取致能源信號RE1_SRC延遲一個第二讀取延遲週期(如讀取延遲週期RE_DLY_CE1)，以產生第二讀取致能信號(如讀取致能信號RE1#)發送至NAND快閃IC 306。因為讀取讀取延遲週期RE_DLY_CE0與讀取延遲週期RE_DLY_CE1不同，所以根據不同的讀取時序讀取NAND快閃IC 304與306。
第4A圖為根據本發明另一實施例的快閃裝置400的方塊示意圖。快閃裝置400包括控制IC 402以及兩個NAND快閃IC 404與406。當將資料寫入至NAND快閃IC 404與406時，控制IC 402發送寫入致能信號WE#至NAND快閃IC 404與406，以指示NAND快閃IC 404與406寫入資料。因為NAND快閃IC 404與406具有不同的存取時序特性，所以控制IC 402根據不同的寫入時序產生寫入致能信號WE#並將寫入致能信號WE#發送至NAND快閃IC 404與NAND快閃IC 406。因此NAND快閃IC 404與406具有不同的寫入時序。當從NAND快閃IC 404與406讀取資料時，控制IC 402發送讀取致能信號RE#至NAND快閃IC 404與406，以指示NAND快閃IC 404與406讀取資料。類似的，控制IC 402產生讀取致能信號RE#，根據不同的讀取時序將RE#發送至NAND快閃IC 404與NAND快閃IC 406。因此NAND快閃IC 404與406具有不同的讀取時序。
第4B圖為根據本發明一實施例第4A圖中控制IC 402的方塊示意圖。控制IC 402包括數位電路412、多工器422與424以及兩個可調延遲單元426與428。數位電路412產生晶片選擇信號CE_SEL以指示當前存取NAND快閃IC 404還是NAND快閃IC 406。控制IC 402包括CE解碼器414，CE解碼器414致能晶片致能信號CE0#與致能晶片致能信號CE1#。當寫入資料至NAND快閃IC 404與406其中之一時，數位電路412產生寫入致能源信號WE_SRC。接著，第一多工器(如多工器422)根據晶片選擇信號CE_SEL從相對於NAND快閃IC 404的寫入延遲週期WE_DLY_CE0與相對於NAND快閃IC 406的寫入延遲週期WE_DLY_CE1中選擇寫入延遲週期。接著，可調延遲單元426將寫入致能源信號WE_SRC延遲寫入延遲週期，以產生寫入致能信號WE#以發送至NAND快閃IC 404與406其中之一，其中所述寫入延遲週期由多工器422輸出。因為寫入延遲週期WE_DLY_CE0與寫入延遲週期WE_DLY_CE1不同，所以根據不同的寫入時序寫入NAND快閃IC 404與406。
當從NAND快閃IC 404與406其中之一讀取資料時，數位電路412產生讀取致能源信號RE_SRC。接著，第二多工器(如多工器424)根據晶片選擇信號CE_SEL從相對於NAND快閃404的讀取延遲週期RE_DLY_CE0與相對於NAND快閃406的讀取延遲週期RE_DLY_CE1中選擇讀取延遲週期。接著，可調延遲單元428將讀取致能源信號RE_SRC延遲讀取延遲週期，以產生讀取讀取致能信號RE#發送至NAND快閃IC 404與406其中之一，其中，所述讀取延遲週期由多工器424輸出。因為讀取延遲週期RE_DLY_CE0與讀取延遲週期RE_DLY_CE1不同，所以根據不同的讀取時序讀取NAND快閃IC404與406。
第5A圖為根據本發明另一實施例的快閃裝置500的方塊示意圖。快閃裝置500包括控制IC 502以及兩個NAND快閃IC 504與506。控制IC 502經由相同的I/O匯流排將資料輸出至NAND快閃IC 504與506，並經由相同的I/O匯流排從NAND快閃IC 504與506接收資料。因為NAND快閃IC 504與506具有不同的存取時序特性，所以控制IC 502根據不同的資料輸出時序將資料輸出至NAND快閃IC 504與506，且控制IC 502根據不同的資料輸入時序從NAND快閃IC 504與NAND快閃IC 506輸入資料，其中，控制IC根據第一資料輸出時序將資料輸出至第一NAND快閃IC，根據第二資料輸出時序將資料輸出至第二NAND快閃IC，控制IC根據第一資料輸入時序從第一NAND快閃IC讀取資料，根據第二資料輸入時序從第二NAND快閃IC讀取資料，控制IC調整資料的輸入時序。
第5B圖為根據本發明一實施例的第5A圖中的控制IC 502的方塊示意圖。控制IC 502包括數位電路512、兩個多工器522與532、兩個可變延遲單元524與534以及兩個鎖存電路(Latch/DFF)526與536。控制IC 502包括CE解碼器514，CE解碼器514致能晶片致能信號CE0#與致能晶片致能信號CE1#。數位電路512產生晶片選擇信號CE_SEL以指示當前存取NAND快閃IC 504還是NAND快閃IC 506。當將資料輸出至NAND快閃IC 504與506其中之一時，數位電路512產生輸出資料信號OBUS_LAT與多個承載輸出資料的輸出資料源信號OBUS[7:0]。接著，多工器532根據晶片選擇信號CE_SEL從相對於NAND快閃IC 504的第一輸出資料延遲週期(如輸出資料延遲週期OBUS_DLY_CE0)與相對於NAND快閃IC 506的第二輸出資料延遲週期(如輸出延遲週期OBUS_DLY_CE1)中選擇輸出資料延遲週期。接著，可調延遲單元534將輸出資料鎖存信號OBUS_LAT延遲輸出資料延遲週期，以獲得已調整輸出資料鎖存信號，其中，所述輸出資料延遲週期由多工器532輸出，並且第一鎖存電路(如鎖存電路536)接著根據已調整輸出資料鎖存信號，鎖存住所述輸出資料源信號OBUS[7:0]，以獲得多個輸出資料信號IO_OUT[7:0]並經由I/O匯流排將多個輸出資料信號IO_OUT[7:0]發送至NAND快閃IC 504與506其中之一。因為輸出資料延遲週期OBUS_DLY_CE0與輸出資料延遲週期OBUS_DLY_CE1不同，所以NAND快閃IC 504與506根據不同的資料輸出時序接收資料輸出。
當從NAND快閃IC 504與506其中之一接收資料時，數位電路512產生輸入資料鎖存信號IBUS_LAT。接著，多工器522根據晶片選擇信號CE_SEL從相對於NAND快閃IC 504的第一輸入資料延遲週期(如輸入資料延遲週期IBUS_DLY_CE0)與相對於NAND快閃IC 506的第二輸入資料延遲週期(如輸入延遲週期IBUS_DLY_CE1)中選擇輸入資料延遲週期。接著，可調延遲單元524將輸入資料鎖存信號IBUS_LAT延遲輸入資料延遲週期，以獲得已調整輸入資料鎖存信號，其中，所述輸入資料延遲週期由多工器522輸出。當NAND快閃IC 504與506其中之一將多個承載輸入資料的輸入資料信號IO_IN[7:0]經由I/O匯流排發送至控制IC 502時，第二鎖存電路(如鎖存電路526)根據已調整輸入資料鎖存信號，鎖存住所述輸入資料信號IO_IN[7:0]，以獲得多個輸入資料源信號IBUS[7:0]並將多個輸入資料源信號IBUS[7:0]發送至數位電路512。因為輸入資料延遲週期IBUS_DLY_CE0與輸入資料延遲週期IBUS_DLY_CE1不同，所以控制IC 502可接收由NAND快閃IC 504與506以不同資料輸入時序產生的資料。
第6A圖為根據本發明一實施例的輸出延遲電路600的示意圖，輸出延遲電路600將由第5B圖中數位電路512產生的多個輸出資料源信號OBUS[7:0]延遲輸出資料延遲週期，以獲得輸出資料信號IO_OUT[7:0]並將輸出資料信號IO_OUT[7:0]發送至NAND快閃IC 504與506其中之一。第6A圖中所示多工器602、可調延遲單元604以及鎖存電路606分別相對於第5B圖中所示多工器532、可調延遲單元534以及鎖存電路536。然而，輸出延遲電路600並不能將不同輸出資料源信號OBUS[7:0]延遲不同的輸出資料延遲週期。
第6B圖為根據本發明另一實施例的輸出延遲電路610的示意圖，輸出延遲電路610將由第5B圖中的數位電路512產生的不同輸出資料源信號OBUS[0]~OBUS[7]延遲不同的輸出資料延遲週期，以獲得輸出資料信號IO_OUT[0]~IO_OUT[7]並將輸出資料信號IO_OUT[0]~IO_OUT[7]發送至NAND快閃IC 504與506其中之一。舉例來說，相對於輸出資料源信號OBUS[0]的多工器612a根據由數位電路512產生的晶片選擇信號CE_SEL從相對於NAND快閃IC 504的值OBUS_DLY_B0_CE0與相對於NAND快閃IC 506的值OBUS_DLY_B1_CE1中選擇輸出資料延遲週期。接著，可調延遲單元614a將輸出資料源信號OBUS[0]延遲輸出資料延遲週期，以獲得輸出資料信號IO_OUT[0]並將輸出資料信號IO_OUT[0]發送至NAND快閃IC 504或506，其中，輸出資料延遲週期由多工器612a輸出。因為相對於不同輸出資料源信號OBUS[0]~OBUS[7]的輸出資料延遲週期可獨立指配，所以第6B圖中所示輸出延遲電路610可補償輸出資料源信號OBUS[0]~OBUS[7]的匯流排偏移(skew)。輸出延遲電路610包括多工器612a-612h以及可調延遲單元614a-614h。
第6C圖為根據本發明另一實施例的輸出延遲電路650的示意圖，輸出延遲電路650將由第5B圖中數位電路512產生的多個輸出資料源信號OBUS[7:0]延遲不同的輸出資料延遲，以獲得輸出資料信號IO_OUT[0]~IO_OUT[7]並將輸出資料信號IO_OUT[0]~IO_OUT[7]發送至NAND快閃IC 504與506其中之一。輸出延遲電路650為輸出延遲電路600與610的結合。圖中左側部份電路包括多工器632、可調延遲單元634以及鎖存電路636，左側部份電路與輸出延遲電路600類似，將輸出資料源信號OBUS[7:0]延遲一共同(common)延遲週期以獲得信號OBUS_OUT[0]~OBUS_OUT[7]，圖中右側部份電路包括多個第一多工器(如多工器622a~622h)以及多個第一可調延遲單元(如可調延遲單元624a~624h)，可調延遲單元624a~624h與輸出延遲電路610類似，右側部份電路將延遲信號OBUS_OUT[0]~OBUS_OUT[7]延遲不同的延遲週期，以獲得輸出資料信號IO_OUT[0]~IO_OUT[7]。
第7A圖、第7B圖以及第7C圖分別為根據本發明實施例的輸入延遲電路700、710以及750的示意圖，延遲電路700、710以及750將由NAND快閃IC 504或506產生的多個輸入資料信號IO_IN[7:0]延遲輸入資料延遲週期，以獲得輸入資料源信號IBUS[7:0]，且輸入資料源信號IBUS[7:0]由第5B圖中數位電路512接收。多工器712a~712h稱為多個第二多工器，可調延遲單元714a~714h稱為多個第二可調延遲單元。輸入延遲電路700、710以及750的實施例分別相對於第6A圖、第6B圖以及第6C圖中的輸出延遲電路600、610以及650。輸入延遲電路700包括多工器702、可調延遲單元704以及鎖存電路706。延遲電路710包括多工器712a~712h以及可調延遲單元714a~714h。第7C圖中包括多工器732、可調延遲單元734以及鎖存電路736。延遲電路750包括可調延遲單元724a~724h以及多工器722a~722h。
第8A圖為根據本發明另一實施例的快閃裝置800的方塊示意圖。快閃裝置800包括控制IC 802以及兩個NAND快閃IC 804與806。控制IC 802根據不同寫入時序發送寫入致能信號WE#至NAND快閃IC 804與806，並根據不同讀取時序發送讀取致能信號RE#至NAND快閃IC 804與806。另外，IO匯流排以不同資料輸入/輸出時序在控制IC 802與NAND快閃IC 804與806其中之一之間傳輸資料，且根據不同資料輸入/輸出時序存取NAND快閃IC 804與806其中之一。
第8B圖為根據本發明一實施例的第8A圖中控制IC 802的方塊示意圖。實際上，第8B圖中的控制IC 802是將第4B圖中的控制IC 402與第5B圖中的控制IC 502結合。控制IC 802包括CE解碼器814，CE解碼器814致能晶片致能信號CE0#與致能晶片致能信號CE1#。多工器822與824以及可調延遲單元826與828分別相對於第4B圖中的多工器422與424以及可調延遲單元426與428。多工器832與842、可調延遲單元834與844以及鎖存電路836與846分別相對於第5B圖中的多工器522與532、可調延遲單元524與534以及鎖存電路526與536。控制IC 802包括數位電路812。
第9A圖為根據本發明另一實施例的快閃裝置900的方塊示意圖。快閃裝置900包括控制IC 902以及兩個NAND快閃IC 904與906。當控制IC 902發送寫入致能信號WE#或讀取致能信號RE#至NAND快閃IC 904或906時，NAND快閃IC 904與906自動調整寫入致能信號WE#或讀取致能信號RE#的時序，以獲得已調整寫入致能信號或已調整讀取致能信號，並且接著根據已調整寫入致能信號或已調整讀取致能信號存取儲存的資料。另外，當NAND快閃IC 904與906從控制IC 902接收輸入資料信號或發送輸出資料信號至控制IC 902時，NAND快閃IC 904與906自動調整輸入資料信號或輸出資料信號的時序。
第9B圖為根據本發明一實施例的第9A圖中NAND快閃IC 904或906的方塊示意圖。NAND快閃IC 904包括快閃核心電路914。可調延遲單元922與924分別將寫入致能信號WE#與讀取致能信號RE#延遲寫入延遲週期WE_DLY與讀取延遲週期RE_DLY，以獲得已調整寫入致能信號與已調整讀取致能信號並將已調整寫入致能信號與已調整讀取致能信號發送至I/O控制電路912。可調延遲單元932與942分別將有I/O控制電路912產生的延遲輸入鎖存信號與輸出所處信號延遲輸入資料延遲週期IBUS_DLY與輸出資料延遲週期OBUS_DLY，以獲得已調整輸入鎖存信號與已調整輸出鎖存信號，並且鎖存電路934與944接著根據已調整輸入鎖存信號與已調整輸出鎖存信號，分別鎖存住所述輸入資料與輸出資料。
第10A圖為根據本發明另一實施例的快閃裝置1000的方塊示意圖。快閃裝置1000包括控制IC1002以及兩個NAND快閃IC 1004與1006。當控制IC 1002發送寫入致能信號WE#或讀取致能信號RE#至NAND快閃IC 1004或1006時，控制IC 1002根據當前存取的NAND快閃IC 1004或NAND快閃IC 1006自動調整寫入致能信號WE#或讀取致能信號RE#的電流位準。另外，當控制IC 1002傳輸輸出資料信號至NAND快閃IC 1004與1006或從NAND快閃IC 1004與1006接收輸入資料信號時，控制IC 1002根據當前存取的NAND快閃IC 1004或NAND快閃IC 1006自動調整輸入資料信號或輸出資料信號的電流位準。
第10B圖為根據本發明一實施例的第10A圖中的控制IC 1002的方塊示意圖。控制IC 1002包括數位電路1012與CE解碼器1014，CE解碼器1014致能晶片致能信號CE0#與致能晶片致能信號CE1#。多工器1022與1026根據晶片選擇信號CE_SEL分別決定寫入致能信號WE#與讀取致能信號RE#的驅動電流位準，並且匯流排電流驅動器(8mA/16mA PAD)1024與匯流排電流驅動器(8mA/16mA PAD)1028根據由多工器1002與1026決定的驅動電流位準分別產生寫入致能信號WE#與讀取致能信號RE#。類似的，多工器1032根據晶片選擇信號CE_SEL決定I/O匯流排I/O[7:0]驅動電流位準用於傳輸輸出資料或接收輸入資料，並且匯流排電流驅動器1034根據由多工器1032決定的驅動電流位準分別驅動I/O匯流排I/O[7:0]。
第11A圖、第11B圖以及第11C圖為根據本發明三個實施例的可調延遲單元1100、1120以及1140的方塊示意圖。第11A圖中可調延遲單元1100由三級延遲元件(cell)組成。可調延遲單元1100包括選擇單元1111、1112以及1113，以及延遲元件1101~1104、1105~1106、以及1107。延遲元件1101~1104、1105~1106、以及1107分別將輸入信號延遲四個時脈週期(clock cycles)、兩個時脈週期以及一個時脈週期。選擇信號SEL[0]~SEL[2]決定輸入信號IN是否能夠通過延遲元件1101~1104、1105~1106、以及1107。因此輸出信號OUT具有由選擇信號SEL[0]~SEL[2]決定的不同延遲週期。第11B圖中可調延遲單元1120由三級D型正反器(D-type Flip-Flop，DFF)組成。可調延遲單元1120包括選擇單元1131、1132以及1133，以及DFF 1121、DFF 1122、DFF 1123以及DFF 1124。DFF 1121、DFF 1122、DFF 1123以及DFF 1124根據參考時脈信號DLY_REF_CK鎖存輸入信號，其中，參考時脈信號DLY_REF_CK的頻率高於NAND快閃IC的操作時脈信號的頻率。選擇信號SEL[0]~SEL[2]決定輸入信號IN是否能夠通過DFF 1121、DFF 1122、DFF 1123以及DFF 1124。因此，輸出信號OUT具有由選擇信號SEL[0]~SEL[2]決定的不同延遲週期。第11C圖中的可調延遲單元1140包括多工器1142與DFF 1144。第11D圖中的四個參考時脈REF_PH0_CK~REF_PH3_CK具有不同的相位。多工器1142從四個參考時脈REF_PH0_CK~REF_PH3_CK中選擇一個參考時脈，DFF 1144根據由多工區1142選擇的參考時脈鎖存輸入信號IN，以獲得輸出信號OUT。
第3B圖、第4B圖、第5B圖以及第8B圖中的控制IC根據存取的NAND快閃IC將寫入致能信號、讀取輸入信號或輸入/輸出資料信號延遲不同的延遲週期。存取NAND快閃IC的信號的延遲週期值可藉由線上校準處理(on-line calibration process)或離線校準處理(off-line calibration process)決定。為了決定相對於目標NAND快閃IC的寫入延遲週期，首先以不同測試寫入延遲週期將測試資料寫入至目標NAND快閃IC的頁緩衝器。接著從目標NAND快閃IC的頁緩衝器讀回(read back)測試資料，以決定測試寫入延遲週期中之何者可使目標NAND快閃IC具有最好的性能。為了決定相對於目標NAND快閃IC的讀取延遲週期，首先將測試資料寫入至目標NAND快閃IC的頁緩衝器，接著從具有不同測試讀取延遲週期的目標NAND快閃IC的頁緩衝器讀回測試資料，以決定測試讀取延遲週期中之何者可使目標NAND快閃IC具有最好的性能。
在一個實施例中，當從目標NAND快閃IC讀取資料時，根據過取樣(over-sampling)時脈信號取樣目標NAND快閃IC的I/O接腳上的電壓，並從過取樣結果檢測其轉變位置作為決定適合於目標NAND快閃IC的延遲週期的參考，其中，過取樣時脈信號的頻率高於目標NAND快閃IC的操作時脈信號。第12A圖、第12B圖、第12D圖、第12E圖以及第12G圖為根據本發明五個實施例的過取樣電路1200、1210、1220、1240以及1250的方塊示意圖，過取樣電路1200、1210、1220、1240以及1250過取樣NAND快閃IC的IO接腳。第12A圖中過取樣電路1200包括四個DFF 1202~1208，DFF 1202~1208根據過取樣時脈信號取樣輸入信號以獲得過取樣結果。第12B圖中過取樣電路包括四個DFF 1212~1218，DFF 1212~1218根據過取樣時脈信號REF_PH0_CK~REF_PH3_CK取樣輸入信號以獲得過取樣結果，其中，過取樣時脈信號REF_PH0_CK~REF_PH3_CK具有第12C圖中所示的不同相位。
第12D圖中過取樣電路1220包括延遲元件1222~1228以及DFF 1232~1238，其中延遲元件1222~1228連續延遲輸入信號IO_IN以獲得由不同週期延遲的信號，並且DFF 1232~1238根據過取樣時脈信號ref-clk取樣已延遲信號，以獲得過取樣結果。第12E圖中過取樣電路1240包括邊緣檢測器(edge detector)1241以及四個DFF 1242~1248，其中，邊緣檢測器1241從輸入信號IO_IN檢測轉變邊緣以獲得邊緣信號，DFF 1242~1248根據過取樣時脈信號REF_PH0_CK~REF_PH3_CK分別取樣邊緣信號以獲得過取樣結果，其中過取樣時脈信號REF_PH0_CK~REF_PH3_CK具有第12F圖中所示的不同相位。另外，第12G圖顯示兩種獲得適當的I/O匯流排存取時序的方法。第一種方法為第12G圖左側所示的延遲鎖相迴路(Delay Locked Loop,DLL)，DLL包括延遲線1252、相位檢測器1254以及迴路濾波器1256，並且DLL根據參考時脈信號REF_CK的相位鎖相由延遲線1252延遲的輸入信號IO_IN。第二種方法為第12G圖右側所示DLL，DLL包括延遲線1262、相位檢測器1264以及迴路濾波器1266，並且DLL根據輸入信號IO_IN的相位鎖相由延遲線1262延遲的參考時脈信號REF_CK。
第13圖為根據本發明另一實施例的快閃裝置1300的方塊示意圖。快閃裝置1300包括控制IC 1302以及兩個快閃IC 1304與1306。控制IC 1302包括數位電路1312與DLL電路1314。快閃IC 1304包括快閃核心電路1322。快閃IC 1306包括快閃核心電路1332。兩個快閃IC 1304與1306都包括DLL，分別為1324與1334，用於自動調整輸入信號的延遲週期。每當控制IC 1302改變存取的NAND快閃IC，DLL 1314則自動重新鎖相延遲週期以再次調整輸入信號。所以控制IC 1302以及NAND快閃IC 1304與1306適合存取時序特性的時序接收輸入信號，以此提高性能。
上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之範疇。任何習知技藝者可依據本發明之精神輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利範圍應以申請專利範圍為準。
100、204、206、304、306、404、406、504、506、804、806、904、906、1004、1006、1304、1306．．．NAND快閃IC
102、912．．．I/O控制電路
104．．．I/O電路
106．．．控制核心電路
108．．．頁緩衝器
110、914、1322、1332．．．快閃核心電路
200、300、400、500、800、900、1000、1300．．．快閃裝置
202、302、402、502、802、902、1002、1302．．．控制IC
204、206、304、306、404、406、504、506、804、806、904、906、1004、1006．．．NAND快閃IC
312、412、512、812、1012、1312．．．數位電路
314、414、514、814、1014．．．CE解碼器
322、324、326、328、426、428、524、534、604、614a-614h、634、624a～624h、704、714a～714h、734、724a～724h、826、828、834、844、922、924、932、942、1100、1120、1140．．．可調延遲單元
422、424、522、532、602、612a～612h、632、622a～622h、732、722a～722h、702、712a～712h、822、824、832、842、1022、1026、1032、1142．．．多工器
526、536、606、636、706、736、836、846、934、944．．．鎖存電路
600、610、650．．．輸出延遲電路
700、710、750．．．輸入延遲電路
1024、1028、1034．．．匯流排電流驅動器
1101~1107、1222~1228．．．延遲元件
1121~1124、1144、1202~120、1212~1218、1232~1238、1242~1248．．．DFF
1200、1210、1220、1240、1250．．．過取樣電路
1241．．．邊緣檢測器
1252、1262．．．延遲線
1254、1264．．．相位檢測器
1256、1266．．．迴路濾波器
1314、1324、1334．．．DLL
第1A圖為NAND快閃IC的方塊示意圖。
第1B圖與第1C圖分別為存取信號CE#、CLE、ALE、WE#以及I/O匯流排的時序圖。
第1D圖為存取信號CE#、CLE、ALE、WE#以及I/O匯流排的時序圖。
第1E圖為存取信號CE#、CLE、ALE、WE#以及I/O匯流排的時序圖。
第2圖為根據本發明一實施例的快閃裝置的方塊示意圖。
第3A圖為根據本發明另一實施例的快閃裝置的方塊示意圖。
第3B圖為根據本發明一實施例第3A圖中的控制IC的方塊示意圖。
第4A圖為根據本發明另一實施例的快閃裝置的方塊示意圖。
第4B圖為根據本發明一實施例第4A圖中控制IC的方塊示意圖。
第5A圖為根據本發明另一實施例的快閃裝置的方塊示意圖。
第5B圖為根據本發明一實施例的第5A圖中的控制IC的方塊示意圖。
第6A圖為根據本發明一實施例的輸出延遲電路的示意圖。
第6B圖為根據本發明另一實施例的輸出延遲電路的示意圖。
第6C圖為根據本發明另一實施例的輸出延遲電路的示意圖。
第7A圖、第7B圖以及第7C圖分別為根據本發明實施例的輸入延遲電路的示意圖
第8A圖為根據本發明另一實施例的快閃裝置的方塊示意圖。
第8B圖為根據本發明一實施例的第8A圖中控制IC的方塊示意圖。
第9A圖為根據本發明另一實施例的快閃裝置的方塊示意圖。
第9B圖為根據本發明一實施例的第9A圖中NAND快閃IC或的方塊示意圖。
第10A圖為根據本發明另一實施例的快閃裝置的方塊示意圖。
第10B圖為根據本發明一實施例的第10A圖中的控制IC的方塊示意圖。
第11A圖、第11B圖以及第11C圖為根據本發明三個實施例的可調延遲單元的方塊示意圖。
第11D圖為參考時脈REF_PH0_CK~REF_PH3_CK的相位示意圖。
第12A圖、第12B圖、第12D圖、第12E圖以及第12G圖為根據本發明五個實施例的過取樣電路的方塊示意圖。
第12C圖為時脈信號REF_PH0_CK~REF_PH3_CK的相位示意圖。
第12F圖為時脈信號REF_PH0_CK~REF_PH3_CK的相位示意圖。
第13圖為根據本發明另一實施例的快閃裝置的方塊示意圖。
200．．．快閃裝置
202．．．控制IC
204、206．．．NAND快閃IC

Claims (23)

  1. 一種快閃裝置，包括：一控制積體電路，以第一時序產生多個第一存取信號以存取一第一非與快閃積體電路，並且以第二時序產生多個第二存取信號以存取一第二非與快閃積體電路，其中所述第一時序與所述第二時序不同；所述第一非與快閃積體電路，根據所述第一存取信號存取其內所儲存的資料；以及所述第二非與快閃積體電路，根據所述第二存取信號存取其內所儲存的資料。
  2. 如申請專利範圍第1項所述之快閃裝置，其中所述第一存取信號與所述第二存取信號具有不同長度的存取週期。
  3. 如申請專利範圍第1項所述之快閃裝置，其中，所述控制積體電路以一第一寫入時序產生一第一寫入致能信號以指示所述第一非與快閃積體電路寫入資料，並且以一第二寫入時序產生一第二寫入致能信號以指示所述第二非與快閃積體電路寫入資料，其中所述第一寫入時序與所述第二寫入時序不同。
  4. 如申請專利範圍第1項所述之快閃裝置，其中所述控制積體電路以一第一讀取時序產生一第一讀取致能信號以指示所述第一非與快閃積體電路讀取資料，並且以一第二讀取時序產生具有一第二讀取致能信號以指示所述第二非與快閃積體電路讀取資料，其中所述第一讀取時序與所述第二讀取時序不同。
  5. 如申請專利範圍第1項所述之快閃裝置，其中所述控制積體電路根據一第一資料輸出時序輸出資料至所述第一非與快閃積體電路，並且根據一第二資料輸出時序輸出資料至所述第二非與快閃積體電路，其中所述第一資料輸出時序與所述第二資料輸出時序不同。
  6. 如申請專利範圍第1項所述之快閃裝置，其中所述控制積體電路根據一第一資料輸入時序調整來自所述第一非與快閃積體電路的資料的輸入時序，並且根據一第二資料輸入時序調整來自所述第二非與快閃積體電路的資料的輸入時序，其中，所述第一資料輸入時序與所述第二資料輸入時序不同。
  7. 如申請專利範圍第1項所述之快閃裝置，其中，所述控制積體電路包括：一數位電路，產生一第一寫入致能源信號、一第二寫入致能源信號、一第一讀取致能源信號以及一第二讀取致能源信號；一第一可調延遲單元，將所述第一寫入致能源信號延遲一第一寫入延遲週期，以產生一第一寫入致能信號指示所述第一非與快閃積體電路寫入資料；一第二可調延遲單元，將所述第二寫入致能源信號延遲一第二寫入延遲週期，以產生一第二寫入致能信號指示所述第二非與快閃積體電路寫入資料；一第三可調延遲單元，將所述第一讀取致能源信號延遲一第一讀取延遲週期，以產生一第一讀取致能信號用於指示所述第一非與快閃積體電路讀取資料；以及一第四可調延遲單元，將所述第二讀取致能源信號延遲一第二讀取延遲週期，以產生一第二讀取致能信號用於指示所述第二非與快閃積體電路讀取資料，其中，所述第一寫入延遲週期的長度與所述第二寫入延遲週期的長度不同，所述第一讀取延遲週期的長度與所述第二讀取延遲週期的長度不同。
  8. 如申請專利範圍第1項所述之快閃裝置，其中，所述控制積體電路包括：一數位電路，產生一晶片選擇信號、一寫入致能源信號以及一讀取致能源信號，其中，所述晶片選擇信號指示當前存取所述第一非與快閃積體電路還是所述第二非與快閃積體電路；一第一多工器，根據所述晶片選擇信號從相對於所述第一非與快閃積體電路的一第一寫入延遲週期與相對於所述第二非與快閃積體電路的一第二寫入延遲週期中選擇一寫入延遲週期；一第一可調延遲單元，將所述寫入致能源信號延遲所述寫入延遲週期，以獲得一寫入致能信號用於指示所述第一非與快閃積體電路或所述第二非與快閃積體電路寫入資料；一第二多工器，根據所述晶片選擇信號從相對於所述第一非與快閃積體電路的一第一讀取延遲週期與相對於所述第二非與快閃積體電路的一第二讀取延遲週期中選擇一讀取延遲週期；以及一第二可調延遲單元，將所述讀取致能源信號延遲所述讀取延遲週期，以獲得一讀取致能信號用於指示所述第一非與快閃積體電路或所述第二非與快閃積體電路讀取資料，其中，所述第一寫入延遲週期的長度與所述第二寫入延遲週期的長度不同，所述第一讀取延遲週期的長度與所述第二讀取延遲週期的長度不同。
  9. 如申請專利範圍第1項所述之快閃裝置，其中，所述控制積體電路包括：一數位電路，產生一晶片選擇信號、一輸出資料鎖存信號以及一輸入資料鎖存信號，輸出多個輸出資料源信號並且接收多個輸入資料源信號，其中所述晶片選擇信號指示當前存取所述第一非與快閃積體電路還是所述第二非與快閃積體電路；一第一多工器，根據所述晶片選擇信號從相對於所述第一非與快閃積體電路的一第一輸出資料延遲週期與相對於所述第二非與快閃積體電路的一第二輸出資料延遲週期中選擇一輸出資料延遲週期；一第一可調延遲單元，將所述輸出資料鎖存信號延遲所述輸出資料延遲週期以獲得一已調整輸出資料鎖存信號；一第一鎖存電路，根據所述已調整輸出資料鎖存信號鎖存住所述輸出資料源信號，以獲得多個輸出資料信號輸出至所述第一非與快閃積體電路或所述第二非與快閃積體電路；一第二多工器，根據所述晶片選擇信號從相對於所述第一非與快閃積體電路的一第一輸入資料延遲週期與相對於所述第二非與快閃積體電路的一第二輸入資料延遲週期中選擇一輸入資料延遲週期；一第二可調延遲單元，將所述輸入資料鎖存信號延遲所述輸入資料延遲週期以獲得一已調整輸入資料鎖存信號；一第二鎖存電路，根據所述已調整輸入資料鎖存信號鎖存住接收自所述第一非與快閃積體電路或所述第二非與快閃積體電路的多個輸入資料信號，以獲得所述輸入資料源信號發送至所述數位電路；其中，所述第一輸出資料延遲週期的長度與所述第二輸出資料延遲週期的長度不同，並且所述第一輸入資料延遲週期的長度與所述第二輸入資料延遲週期的長度不同。
  10. 如申請專利範圍第1項所述之快閃裝置，其中，所述控制積體電路包括：一數位電路，產生一晶片選擇信號，輸出多個寫入資料源信號以及接收多個讀取資料源信號，其中所述晶片選擇信號指示當前存取所述第一非與快閃積體電路還是所述第二非與快閃積體電路；多個第一多工器，根據所述晶片選擇信號從相對於所述第一非與快閃積體電路的多個第一輸出資料延遲週期與相對於所述第二非與快閃積體電路的多個第二輸出資料延遲週期中選擇多個輸出資料延遲週期；多個第一可調延遲單元，分別將所述輸出資料源信號延遲所述輸出資料延遲週期，以獲得多個輸出資料信號輸出至所述第一非與快閃積體電路或所述第二非與快閃積體電路；多個第二多工器，根據所述晶片選擇信號從相對於所述第一非與快閃積體電路的多個第一輸入資料延遲週期與相對於所述第二非與快閃積體電路的多個第二輸入資料延遲週期中選擇多個輸入資料延遲週期；以及多個第二可調延遲單元，將接收自所述第一非與快閃積體電路或所述第二非與快閃積體電路的多個輸入資料信號延遲所述輸入資料延遲週期以獲得所述輸入資料源信號傳送至所述數位電路；其中所述第一輸出資料延遲週期的長度與所述第二輸出資料延遲週期的長度不同，並且所述第一輸入資料延遲週期的長度與所述第二輸入資料延遲週期的長度不同。
  11. 一種提高快閃裝置性能的方法，其中所述快閃裝置包括一控制積體電路、一第一非與快閃積體電路以及一第二非與快閃積體電路，所述方法包括：指示所述控制積體電路以第一時序產生多個第一存取信號，以存取所述第一非與快閃積體電路；根據所述第一存取信號指示所述第一非與快閃積體電路以存取其內所儲存的資料；指示所述控制積體電路以第二時序產生多個第二存取信號，以存取所述第二非與快閃積體電路；以及根據所述第二存取信號指示所述第二非與快閃積體電路以存取其內所儲存的資料；其中所述第一時序與所述第二時序不同。
  12. 如申請專利範圍第11項所述之提高快閃裝置性能的方法，其中，所述第一存取信號的存取週期長度與所述第二存取信號的存取週期長度不同。
  13. 如申請專利範圍第11項所述之提高快閃裝置性能的方法，其中，所述方法進一步包括：指示所述控制積體電路以一第一寫入時序產生第一寫入致能信號，以指示所述第一非與快閃積體電路寫入資料；以及指示所述控制積體電路以一第二寫入時序產生一第二寫入致能信號，以指示所述第二非與快閃積體電路寫入資料；其中所述第一寫入時序與所述第二寫入時序不同。
  14. 如申請專利範圍第11項所述之提高快閃裝置性能的方法，其中，所述方法進一步包括：指示所述控制積體電路以一第一讀取時序產生一第一讀取致能信號，以指示所述第一非與快閃積體電路讀取資料；以及指示所述控制積體電路以一第二讀取時序產生一第二讀取致能信號，以指示所述第二非與快閃積體電路讀取資料；其中所述第一讀取時序與所述第二讀取時序不同。
  15. 如申請專利範圍第11項所述之提高快閃裝置性能的方法，其中，所述方法進一步包括：指示所述控制積體電路以根據一第一資料輸出時序輸出資料至所述第一非與快閃積體電路；以及指示所述控制積體電路以根據一第二資料輸出時序輸出資料至所述第二非與快閃積體電路；其中，所述第一資料輸出時序與所述第二資料輸出時序不同。
  16. 如申請專利範圍第11項所述之提高快閃裝置性能的方法，其中，所述方法進一步包括：指示所述控制積體電路以根據一第一資料輸入時序調整來自所述第一非與快閃積體電路的資料的輸入時序；以及指示所述控制積體電路以根據一第二資料輸入時序調整來自所述第二非與快閃積體電路的資料的輸入時序；其中所述第一資料輸入時序與所述第二資料輸入時序不同。
  17. 一種快閃裝置，包括：一控制積體電路，產生多個第一存取信號以存取一第一非與快閃積體電路，並且產生多個第二存取信號以存取一第二非與快閃積體電路；所述第一非與快閃積體電路，自動調整所述第一存取信號的第一時序以獲得多個第一已調整存取信號，並且根據所述多個第一已調整存取信號存取其內所儲存的資料；以及所述第二非與快閃積體電路，自動調整所述第二存取信號的第二時序以獲得多個第二已調整存取信號，並且根據所述多個第二已調整存取信號存取其內所儲存的資料。
  18. 如申請專利範圍第17項所述之快閃裝置，其中，所述第一存取信號包括一第一寫入致能信號與一第一讀取致能信號，所述第二存取信號包括一第二寫入致能信號與一第二讀取致能信號，其中所述第一寫入致能信號指示所述第一非與快閃積體電路寫入資料，所述第一讀取致能信號指示所述第一非與快閃積體電路讀取資料，所述第二寫入致能信號指示所述第二非與快閃積體電路寫入資料，所述第二讀取致能信號指示所述第二非與快閃積體電路讀取資料。
  19. 如申請專利範圍第18項所述之快閃裝置，其中，所述第一非與快閃積體電路包括：一第一可調延遲單元，將所述第一寫入致能信號延遲一第一寫入延遲週期，以獲得一第一已調整寫入致能信號；以及一第二可調延遲單元，將所述第一讀取致能信號延遲一第一讀取延遲週期，以獲得一第一已調整讀取致能信號；以及所述第二非與快閃積體電路包括：一第三可調延遲單元，將所述第二寫入致能信號延遲一第二寫入延遲週期，以獲得一第二已調整寫入致能信號；以及一第四可調延遲單元，將所述第二讀取致能信號延遲一第二讀取延遲週期，以獲得一第二已調整讀取致能信號。
  20. 如申請專利範圍第17項所述之快閃裝置，其中，所述第一存取信號包括多個第一輸出資料信號與多個第一輸入資料信號，所述第二存取信號包括多個第二輸出資料信號與多個第二輸入資料信號，其中所述多個第一輸出資料信號包括輸出至所述第一非與快閃積體電路的資料，所述多個第一輸入資料信號包括從所述第一非與快閃積體電路輸入的資料，所述多個第二輸出資料信號包括輸出至所述第二非與快閃積體電路的資料，所述多個第二輸入資料信號包括從所述第二非與快閃積體電路輸入的資料。
  21. 一種快閃裝置，包括：一控制積體電路，以一第一電流位準產生多個第一存取信號以存取一第一非與快閃積體電路，並且以一第二電流位準產生多個第二存取信號以存取一第二非與快閃積體電路，其中所述第一電流位準與所述第二電流位準不同；所述第一非與快閃積體電路，根據所述第一存取信號存取其內所儲存的資料；以及所述第二非與快閃積體電路，根據所述第二存取信號存取其內所儲存的資料。
  22. 如申請專利範圍第21項所述之快閃裝置，其中所述第一存取信號包括一第一寫入致能信號與一第一讀取致能信號，所述第二存取信號包括一第二寫入致能信號與一第二讀取致能信號，其中所述第一寫入致能信號指示所述第一非與快閃積體電路寫入資料，所述第一讀取致能信號指示所述第一非與快閃積體電路讀取資料，所述第二寫入致能信號指示所述第二非與快閃積體電路寫入資料，所述第二讀取致能信號指示所述第二非與快閃積體電路讀取資料。
  23. 如申請專利範圍第22項所述之快閃裝置，其中，所述第一存取信號包括多個第一輸出資料信號與多個第一輸入資料信號，所述第二存取信號包括多個第二輸出資料信號與多個第二輸入資料信號，其中所述多個第一輸出資料信號包括輸出至所述第一非與快閃積體電路的資料，所述多個第一輸入資料包括從所述第一非與快閃積體電路輸入的資料，所述多個第二輸出資料信號包括輸出至所述第二非與快閃積體電路的資料，所述多個第二輸入資料信號包括從所述第二非與快閃積體電路輸入的資料。
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