CN117524277A - 存储器模块、其训练方法和存储器系统 - Google Patents

Abstract

提供了存储器模块、其训练方法和存储器系统，所述存储器模块包括构成第一区块的第一存储器件和构成第二区块的第二存储器件，第二存储器件与第一存储器件共享命令/地址信号和时钟信号。第一存储器件和第二存储器件接收匹配类型的命令/地址信号和时钟信号，并且第一存储器件包括用于调整所接收的时钟信号的延迟的可变延迟线。

Description

存储器模块、其训练方法和存储器系统

相关申请的交叉引用

本申请要求于2022年8月3日在韩国知识产权局提交的韩国专利申请No.10-2022-0096974和于2022年12月20日在韩国知识产权局提交的韩国专利申请No.10-2022-0179370的优先权，通过引用将上述韩国专利申请的共尅内容全部并入本文。

技术领域

本公开的实施例涉及半导体存储器件，更具体地，涉及用于调整区块间时序的存储器模块、包括该存储器模块的存储器系统以及用于调整区块间时序的方法。

背景技术

近来，诸如智能手机、台式计算机、膝上型计算机、平板电脑、可穿戴装置和移动装置的各种电子装置被广泛使用。这些电子装置通常包括用于存储数据的半导体存储器件。作为半导体存储器件的示例，作为易失性存储器的动态随机存取存储器(DRAM)器件通过存储在电容器中的电荷来存储数据。

通常，被提供为低功率移动存储器的存储器模块可以被分成两个或更多区块。即，在双区块结构的情况下，安装在存储器模块的基板上的多个半导体存储器件可以排列成两个区块，并且属于同一区块的半导体存储器件可以被同时访问。区块可以指存储器控制器向半导体存储器件输入数据和/或从半导体存储器件输出数据的单元。如果单个区块具有例如64位的数据传输宽度，则双区块可以具有两倍于单个区块的数据传输宽度。然而，双区块也可以被配置为具有与单区块相同的宽度。

随着高容量和高速度的趋势，高速输入的命令/地址(在下文中称为CA)的信号完整性(SI)特性已经恶化。具体地，在多区块系统中，由于区块之间的特性分布，实现信号完整性SI变得越来越困难。为了克服这一点，可以在存储器控制器中单独控制每一区块的命令/地址CA时钟的时序，但是这降低了相关组件的性能和负担。

发明内容

本公开的实施例提供了一种匹配类型的多区块存储器模块、存储器系统和能够补偿区块之间的时钟时滞的训练方法。

根据本公开的一方面，提供一种存储器模块，其包括：第一存储器件，所述第一存储器件包括第一区块；以及第二存储器件，所述第二存储器件包括第二区块，并且被配置为与所述第一存储器件共享命令/地址(CA)信号和时钟信号，其中，所述第一存储器件和所述第二存储器件以匹配的方式接收所述CA信号和所述时钟信号，并且所述第一存储器件包括可变调整电路，所述可变调整电路被配置为调整所接收的时钟信号的特性。

所述时钟信号对应于用于锁存所述CA信号的选通信号。

所述第一存储器件可以包括：CA调整电路，所述CA调整电路被配置为基于第一值调整CA信号的特性；所述可变调整电路，所述可变调整电路被配置为基于第二值调整时钟信号的特性；以及触发器，所述触发器被配置为基于调整后的时钟信号锁存从所述第一电路输出的CA信号。

所述第一存储器件可以包括延迟控制逻辑，所述延迟控制逻辑被配置为调整所述可变调整电路。

所述延迟控制逻辑可以是通过从所述第一存储器件的外部提供的模式寄存器设置命令来控制的。

所述延迟控制逻辑可以包括引信偏移，所述引信偏移被配置为根据所述第一存储器件的外部控制将所述可变延迟逻辑设置为所述第二值。

所述第二值可以是通过对所述第一存储器件和所述第二存储器件的命令总线训练来确定的。

根据本公开的另一方面，提供一种用于共享命令/地址(CA)信号和时钟信号的匹配类型的多区块存储器模块的训练方法，所述方法包括：在第一区块中执行第一命令总线训练以检查所述CA信号和所述时钟信号的对准；在第二区块中执行第二命令总线训练以检查所述CA信号和所述时钟信号的对准；基于所述第一命令总线训练和所述第二命令总线训练的结果，检查所述第一区块中的所述CA信号的第一裕量和所述第二区块中的所述CA信号的第二裕量；以及基于所述第一区块中的所述CA信号的所述第一裕量调整所述第一区块内的所述时钟信号的延迟，或者基于所述第二区块中的所述CA信号的所述第二裕量调整所述第二区块内的时钟信号的延迟。

所述第一区块或所述第二区块可以包括用于调整所述时钟信号的延迟的可变延迟线。

所述方法可以包括通过模式寄存器设置命令或引信程序来调整所述可变延迟线。

所述时钟信号可以对应于用于锁存所述命令/地址信号的选通信号。

根据本公开的另一方面，提供一种存储器系统，其包括：存储器控制器，所述存储器控制器被配置为通过第一总线传输第一信号并且通过第二总线传输时钟信号；以及存储器模块，所述存储器模块包括第一区块存储器和第二区块存储器，所述第一区块存储器和所述第二区块存储器被配置为共享所述第一总线和所述第二总线，其中，所述第一区块存储器或所述第二区块存储器包括可变调整电路，所述可变调整电路被配置为可变地调整通过所述第二总线接收的所述时钟信号的特性。

所述第一区块存储器或所述第二区块存储器可以以匹配的方式接收所述第一信号和所述时钟信号。

通过所述第一总线传输的所述第一信号可以对应于命令/地址(CA)信号。

通过所述第一总线传输的所述第一信号可以对应于数据(DQ)信号。

所述第一区块存储器可以包括：固定调整电路，所述固定调整电路被配置为基于第一值调整所述第一信号的特性；所述可变调整电路，所述可变调整电路被配置为基于第二值可变地调整时钟信号的特性；以及触发器电路，所述触发器电路被配置为基于从所述可变调整电路输出的调整后的时钟信号锁存从所述固定调整电路输出的所述第一信号。

所述第一区块存储器可以包括延迟控制逻辑，所述延迟控制逻辑被配置为基于控制信号来设置所述第二值。

所述延迟控制逻辑可以包括模式寄存器设置或引信选项。

所述存储器控制器还可以被配置为执行命令总线训练，以检测所述第一区块存储器和所述第二区块存储器的所述第一总线的时滞。

所述存储器控制器还可以被配置为基于所述命令总线训练的结果来设置所述第一区块存储器和所述第二区块存储器之一的所述可变调整电路的延迟大小。

附图说明

通过参考附图详细描述本公开的实施例，本公开的以上以及其他目的和特征将变得清楚。

图1是简要地示出根据示例性实施例的存储器系统的结构的框图。

图2是详细地示出图1的存储器系统的框图。

图3是示出图2的存储器控制器的简化结构的框图。

图4是简要地示出图2的存储器件的配置的框图。

图5是示出图4的时钟延迟线的示例性结构的示意性电路图。

图6是示例性地示出根据实施例的命令总线训练(CBT)方法的时序图。

图7是示出用于多区块存储器件的命令总线训练CBT的结果的示图。

图8是简要地示出根据实施例的命令总线训练CBT方法的流程图。

图9是根据另一示例性实施例的存储器系统的示意性框图。

图10是示出根据另一实施例的存储器系统的配置的截面图。

图11是示出根据另一示例性实施例的存储器系统的框图。

图12是简要地示出根据实施例的多区块存储器系统的命令总线训练CBT方法的流程图。

具体实施方式

应当理解，前面的总体描述和下面的详细描述都是示例性的，并且应当认为提供了对所要求保护的发明的附加描述。附图标记在本公开的实施例中详细地示出，其示例在附图中示出。在可能的情况下，在说明书和附图中使用相同的附图标记来指代相同或相似的部件。

在下文中，将使用DRAM作为半导体存储器件的示例，以说明本公开的特征和功能。然而，本领域技术人员根据本文的公开内容将容易地理解示例实施例的其他优点和能力。例如，本公开的示例实施例可以利用其他类型的存储器件来实现。本公开可以通过其他实施例来实现或应用。另外，在不明显背离本公开的示例实施例的范围、精神和其他目标的情况下，可以根据观点和应用来修改或改变详细描述。

图1是简要地示出根据示例性实施例的存储器系统的结构的框图。参考图1，存储器系统1000包括存储器控制器1100和存储器模块1500。存储器模块1500包括构成两个区块的存储器件1200和1300。

存储器控制器1100可以执行用于访问存储器模块1500中的数据的操作。例如，访问操作可以包括将数据写入存储器模块1500的操作或者读取存储在存储器模块1500中的数据的操作。存储器控制器1100可以生成用于将数据写入到存储器模块1500中或者读取存储在存储器模块1500中的数据的命令CMD和地址ADDR。存储器控制器1100可以是用于控制存储器模块1500的芯片组、诸如移动应用处理器AP的片上系统SoC、CPU和GPU中的至少一种。然而，本公开不限于此，因此，根据另一实施例，存储器控制器1100可以以另一种方式实现。

存储器模块1500包括分别对应于多区块Rank0和Rank1的存储器件1200和1300。即，存储器件1200可以构成第一区块Rank0，并且存储器件1300可以构成第二区块Rank1。存储器区块是指从存储器控制器1100接收并响应公共命令/地址CA的多个存储器件或存储器芯片。

每一区块的存储器件通常共享数据总线(DQ)、命令/地址(CA)总线和用作命令/地址(CA)的选通信号的时钟信号(CKt，CKc)中的至少一者。在实施例中，存储器件1200和1300均共享命令/地址CA总线和时钟信号CKt和CKc，并且数据总线DQ使用芯片选择信号(芯片选择：在下文中，称为CS)。

根据实施例，第一存储器件1200构成第一区块Rank0，并且第二存储器件1300构成第二区块Rank1。即，第一区块Rank0可以包括第一存储器件1200并且第二区块Rank1可以包括第二存储器件1300。然而，本公开不限于此，这样，根据另一实施例，区块的数量和存储器件的数量可以不同于两个。例如，第一区块Rank0和第二区块Rank1可以均包括4个或8个半导体存储器件。为了在下文中描述方便，第一区块Rank0包括第一存储器件1200，第二区块Rank1包括第二存储器件1300，并且第一区块Rank0和第二区块Rank1可以分别与第一存储器件1200和第二存储器件1300可交换地使用。根据实施例，为了配置多区块，通过第一存储器件1200的至少一个焊盘Pa0来传输命令/地址CA信号(在本文中其可以可互换地被称为命令/地址信号CA)。相同的命令/地址CA信号经由第一存储器件1200的焊盘Pa0连接到第二存储器件1300的至少一个焊盘Pb0。命令/地址信号CA并联电连接到存储器件1200和1300的相应焊盘Pa0和Pb0。然而，由于存储器件1200和1300通过引线接合而物理连接，因此信号传输特性可能变化。尽管示出了一个焊盘Pa0和一个焊盘Pb0，但是将容易理解，根据命令/地址信号CA的位宽，可以有两个或更多个焊盘。在匹配类型的结构中提供存储器件1200和1300中的每一者的命令/地址信号CA和时钟信号CKt和CKc的接收。即，存储器件1200和1300中的每一者的命令/地址信号CA和时钟信号CKt和CKc的路径被设置有相同的延迟大小。

时钟信号CKt和CKc可以通过焊盘Pa1和Pa2传输到第一存储器件1200。例如，时钟信号CKt和CKc以差分信号的形式通过焊盘Pa1和Pa2传输到第一存储器件1200。时钟信号CKt和CKc可以用作命令/地址信号CA的选通信号。另外，时钟信号CKt和CKc可以经由第一存储器件1200的焊盘Pa1和Pa2传输到第二存储器件1300的焊盘Pb1和Pb2。时钟信号CKt和CKc也并行地传输到存储器件1200和1300的相应焊盘Pa1、Pa2、Pb1和Pb2。然而，第一存储器件1200和第二存储器件1300的时钟信号CKt和CKc的传输特性可以根据物理线连接而变化。例如，时钟信号CKt和CKc的频率可以根据第一半导体器件的焊盘与第二半导体器件的焊盘之间的物理线连接的长度而变化。

根据实施例，存储器件(例如，1300)可以包括可控制的可变延迟线1340。存储器控制器1100对每一区块执行命令总线训练(在下文中称为CBT)。存储器控制器1100根据命令总线训练CBT结果调整一个区块(例如，Rank1)的可变延迟线1340，以将两个区块中的每一区块设置为以最佳时钟时序操作。即，当在从第一存储器件1200和第二存储器件1300接收的命令/地址信号CA中存在时滞时，可以调整第二存储器件1300的可变延迟线1340来补偿时滞。通过这样的训练，每一区块可以以最佳时钟时序接收命令/地址信号CA。

为了检测时钟信号CKt和CKc是否与命令/地址信号CA对准，存储器系统1000可以支持命令总线训练CBT模式。即，当向存储器模块1500供电时或者在初始化操作期间，存储器控制器1100可以对命令总线执行总线训练。存储器控制器1100可以对区块Rank0和Rank1中的每一者执行命令总线训练CBT，以分别检查命令/地址信号CA的裕量(margin)。可以通过基于命令/地址信号CA的裕量调整区块Rank0和Rank1中的任一者的可变延迟线1340来补偿时滞。

存储器系统1000可以在个人计算机PC或移动装置中实现。移动装置包括膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数码相机、数码摄像机、便携式多媒体播放器(PMP)、PND(个人导航装置或便携式导航装置)、手持游戏控制台、移动互联网装置(MID)、可穿戴计算机、物联网(IoT)装置、万物互联(IoE)装置或无人机。

存储器件1200和1300中的每一者可以包括具有多个存储单元的存储单元阵列。在一个实施例中，存储单元可以是易失性存储单元，并且存储器件1200和1300中的每一者包括但不限于动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM以及DDRSDRAM(双倍数据速率同步动态随机存取存储器)、LPDDR(低功率DDR)SDRAM、GDDR(图形DDR)SDRAM、RDRAM(Rambus动态随机存取存储器)等。

在另一实施例中，存储单元可以是非易失性存储单元，并且存储器件1200和1300中的每一者可以包括非易失性存储器，诸如电可擦除可编程只读存储器(EEPROM)、闪存、PRAM(相变随机存取存储器)、RRAM(电阻随机存取存储器)、NFGM(纳米浮栅存储器)、PoRAM(聚合物随机存取存储器)、MRAM(磁随机存取存储器)、FRAM(铁电随机存取存储器)存取存储器等。在下文中，存储器件1200和1300中的每一者被描述为DRAM，但是将容易理解，本公开的技术精神不限于此。

如上所述，存储器系统1000可以包括具有多区块结构的存储器模块1500。另外，存储器模块1500以匹配的方式接收命令/地址信号CA和时钟信号CKt和CKc。存储器控制器1100通过命令总线训练CBT来检查对于每一区块共同地使用的命令/地址信号CA和时钟信号CKt和CKc的时滞。另外，可以调整存储器件1200和1300的至少一个可变延迟线来补偿检查到的时滞。由此，在多区块结构化的存储器系统中的区块切换期间，命令/地址信号CA和时钟信号CKt和CKc可以在没有单独的时序控制的情况下传输。因此，可以提供能够容易地由存储器控制器1100控制并且具有高性能的匹配多区块存储器系统。

图2是详细地示出图1的存储器系统的框图。参考图2，存储器系统1000包括存储器控制器1100和存储器件1200和1300。例如，图1的存储器模块1500包括第一存储器件1200和第二存储器件1300。例如，第一存储器件1200构成第一区块Rank0，并且第二存储器件1300构成第二区块Rank1。

存储器控制器1100控制多区块方式的第一存储器件1200和第二存储器件1300。即，存储器控制器1100将命令/地址信号CA和时钟信号CKt和CKc共同地施加到第一存储器件1200和第二存储器件1300。如图1中所描述的，第一存储器件1200和第二存储器件1300被连接以通过并联连接的焊盘共享命令/地址信号CA和时钟信号CKt和CKc。根据实施例，第一存储器件1200可以包括可变延迟线1240，并且第二存储器件可以包括可变延迟线1340。另外，存储器控制器1100可以通过命令总线训练CBT来设置可变延迟线1240或1340。使用CBT功能，存储器控制器1100可以消除或减小由命令/地址信号CA或时钟信号CKt和CKc在区块之间的特性差异引起的时滞。

第一存储器件1200和第二存储器件1300可以被配置成所示的双区块形式。然而，可以增加存储器件的数量以配置四区块形式或更高区块的多个通道(channel)。第一存储器件1200和第二存储器件1300中的每一者从存储器控制器1100接收公共命令/地址信号CA和时钟信号CKt和CKc。另外，第一存储器件1200和第二存储器件1300中的每一者使用匹配类型的命令/地址信号CA和时钟信号CKt和CKc接收方法。即，第一存储器件1200和第二存储器件中的每一者都以命令/地址信号CA的接收路径的延迟和时钟信号CKt和CKc的接收路径的延迟匹配的形式提供。

然而，根据实施例的第一存储器件1200和第二存储器件1300可以包括用于命令/地址信号CA和时钟信号CKt和CKc的延迟线。例如，第一存储器件1200可以包括对应于命令/地址信号CA的延迟线1230以及对应于时钟信号CKt和CKc的延迟线1240。此外，第二存储器件1300可以包括对应于命令/地址信号CA的延迟线1330和对应于时钟信号CKt和CKc 1340的延迟线1340。存储器控制器1100可以对第一存储器件1200和第二存储器件1300中的每一者执行命令总线训练CBT。另外，可以基于命令总线训练CBT的结果来检查第一存储器件1200和第二存储器件1300中的每一者的命令/地址信号CA的裕量。另外，可以基于存储器件1200和1300中的每一者的命令/地址信号CA的裕量来调整时钟信号CKt和CKc的延迟线，以匹配命令/地址信号CA的时序。为此，可以使用引信(fuse)或模式寄存器设置MRS来设置时钟信号CKt和CKc的可变延迟线1240和1340。

第一存储器件1200使用第一比较器1210接收从存储器控制器1100发送的命令/地址信号CA。即，第一比较器1210将接收的命令/地址信号CA与参考电压VREF进行比较，并执行采样。由第一比较器1210采样的命令/地址信号CA可以经由第一延迟线1230被传送到第一触发器1250的数据输入端D。

从存储器控制器1100传输的时钟信号CKt和CKc由第二比较器1220接收。第二比较器1220将以差分信号的形式发送的时钟信号CKt和CKc转换成CMOS形式的内部时钟信号CK0。即，作为电流模式逻辑到CMOS(CML到CMOS：在下文中称为C2C)转换器的功能，第二比较器1220将接收时钟信号CKt和CKc。由第二比较器1220转换成CMOS电平的内部时钟信号CK0经由可变延迟线1240被传输到第一触发器1250的时钟输入端。第一触发器1250与从可变延迟线1240提供的内部时钟信号CK0同步地对命令/地址信号CA进行采样。采样的命令/地址信号CA被传输到第一命令译码器1260或地址译码器。

从第二比较器1220输出的内部时钟信号CK0经由第一可变延迟线1240被传送到第一触发器1250。可以以各种方式控制第一可变延迟线1240的延迟。即，可以使用引信程序或模式寄存器设置MRS来设置第一可变延迟线1240。可以通过设置第一可变延迟线1240来补偿区块之间的命令/地址信号CA的时滞。

构成第二区块Rank1的第二存储器件1300也包括与第一存储器件1200基本相同的配置。即，第二存储器件1300包括第三比较器1310、第四比较器1320、第二延迟线1330、第二可变延迟线1340、第二触发器1350和第二命令译码器1360。因此，将省略第二存储器件1300的组件的功能的描述。

然而，对第一存储器件1200和第二存储器件1300或者区块Rank0和Rank1中的每一者执行命令总线训练CBT。另外，基于命令总线训练CBT的结果来调整可变延迟线1240和1340以调整在区块之间的命令/地址信号CA时滞仅对存储器件1200和1300中的一者执行。

存储器系统1000包括接收匹配类型的命令/地址信号CA和时钟信号CKt和CKc的多区块存储器件1200和1300。并且，通过调整可变延迟线1230或1340之一来控制存在于这些存储器件1200与1300之间的命令/地址信号CA或时钟信号CKt和CKc的时滞。通过这样的训练，匹配类型的多区块均可以以最佳时钟时序接收命令/地址信号CA。

图3是示出图2的存储器控制器的简化结构的框图。参考图3，存储器控制器1100可以包括命令/地址(CA)生成器1110、触发器(FF)1120、时钟(CLK)生成器1130、时钟驱动器(CKt)1132和(CKc)1134以及时序控制器1140。存储器控制器1100还可以包括数据运算逻辑，例如片上系统SoC或处理器，但是为了描述简洁，将省略其图示和描述。

命令/地址生成器1110生成用于将数据写入存储器件1200和1300或者读取存储在存储器件1200和1300中的数据的命令和地址。例如，命令/地址生成器1110可以生成读取命令或写入命令来访问存储器件1200。并且，命令/地址生成器1110也将生成用于读取或写入的地址。

触发器1120与从时序控制器1140提供的时钟信号CLK同步地捕获并输出命令/地址信号CA。例如，触发器1120可以输出4位宽的命令/地址信号CA[6：3]。

时钟生成器1130生成指定频率的时钟信号CKt和CKc。时钟生成器1130可以通过使用由振荡电路产生的参考时钟来生成用于传输命令/地址信号CA的时钟信号CKt和CKc。另外，时钟生成器1130可以生成用于发送或接收数据信号DQ的时钟信号WCKt和WCKc。时钟生成器1130可以被实现为锁相环路PLL电路或延迟锁定环路DLL电路，但是不限于此。来自时钟生成器1130的时钟信号CKt和CKc通过时钟驱动器1132和1134被共同地传送到存储器件1200和1300。

时序控制器1140同步由时钟生成器1130生成的时钟信号CKt和CKc以及命令/地址信号CA。时序控制器1140可以使用时钟信号CKt和CKc来调整捕获命令/地址信号CA的时序。即，命令/地址信号CA和时钟信号CKt和CKc的发送侧对准可以由时序控制器1140执行。

已经简要描述了将公共命令/地址信号CA和时钟信号CKt和CKc发送到构成多区块的存储器件1200和1300的存储器控制器1100的配置。从存储器控制器1100的视点来看，为了补偿命令/地址信号CA的区块间时滞，为每一区块分开时钟信号CKt和CKc是繁重的。因此，根据本公开的实施例，通过将命令总线训练CBT用于匹配类型的存储器件1200和1300，可以增加命令/地址信号CA的信号完整性SI，而不会给存储器控制器1100带来负担。

图4是示出作为示例的图2的存储器件的配置的框图。参考图4，将使用构成双区块的存储器件中对应于第一区块Rank0的第一存储器件1200的配置作为示例来描述本公开的示例实施例的优点。尽管图4中示出了第一存储器件1200的配置，但是第二存储器件1300可以具有与图4所示的配置相同或相似的配置。第一存储器件1200包括比较器1210和1220、第一延迟线1230、第一可变延迟线1240、第一触发器1250、第一命令译码器1260、第一地址译码器1265、第一单元阵列1270、读出放大器1272、数据缓冲器1274、模式寄存器设置1280和延迟控制逻辑1290。

第一比较器1210接收从存储器控制器1100发送的命令/地址信号CA。第一比较器1210比较命令/地址信号CA和参考电压VREF以确定信号电平。所确定的信号电平作为采样的命令/地址信号CA被传递到第一延迟线1230。

第二比较器1220接收以差分信号形式发送的时钟信号CKt和CKc。从存储器控制器1100发送的时钟信号CKt和CKc可以被第二比较器1220转换成CMOS内部时钟信号CK0。即，第二比较器1220通过使用共模至CMOS转换器的功能来接收时钟信号CKt和CKc。由第二比较器1220采样并被转换为CMOS电平的内部时钟信号CK0被传送到第一可变延迟线1240。

第一延迟线1230和第一可变延迟线1240分别在命令/地址信号CA与时钟信号CKt和CKc之间提供匹配延迟。即，第一延迟线1230和第一可变延迟线1240可以用固定的最佳匹配延迟值来产生。然而，由于用于配置多区块或印刷电路板PCB的导电线路的有线连接，延迟特性可能会发生变化。第一可变延迟线1240可以被配置为可变延迟线，以便能够控制延迟量。

第一触发器1250基于通过第一可变延迟线1240传输的内部时钟信号CK0的边沿锁存输入端D的数据，并将数据传送到输出端Q。例如，第一触发器1250响应于通过第一可变延迟线1240传输的内部时钟信号CK0的边沿锁存输入端D的数据，并将数据传送到输出端Q。通过第一延迟线1230传输的命令/地址信号CA被提供给第一触发器1250的输入端D。由第一触发器1250采样的命令/地址信号CA被传输到命令(CMD)译码器1260或地址(ADDR)译码器1265。

命令译码器1260通过参考采样的命令/地址信号CA来确定输入命令。命令译码器1260可以响应于从外部提供的命令，执行用于将数据写入单元阵列1270中或者读取写入单元阵列1270中的数据的控制操作。另外，命令译码器1260可以根据外部提供的命令和地址将数据写入模式寄存器设置1280中。通过命令/地址信号CA提供的地址和其他控制信号可以以相同的方式传送到地址译码器1265。然后，地址译码器1265将通过译码操作提取地址和信息信号，并将其传送给必要的组件。

通过数据总线DQ传输的写入数据存储在单元阵列1270中。存储在单元阵列1270中的数据可以通过读出放大器1272感测，并通过数据缓冲器1274输出到外部。

模式寄存器设置(MRS)1280基于用于指定存储器件1200的操作模式的MRS命令和地址来设置内部模式寄存器。MRS命令和地址可以从第一存储器件1200的外部提供，例如从存储器控制器1100提供。模式寄存器设置(MRS)1280响应于MRS命令和地址来设置内部模式寄存器。具体地，模式寄存器设置1280可以写入和执行用于命令总线训练CBT的命令。此外，根据在命令总线训练CBT之后从存储器控制器1100提供的请求，模式寄存器设置1280可以调整由可变延迟线组成的第一可变延迟线1240的延迟大小。为此，模式寄存器设置1280可以控制延迟控制逻辑1290。

延迟控制逻辑1290可以根据通过模式寄存器设置1280提供的信息来增加或减小第一可变延迟线1240的延迟。例如，延迟控制逻辑1290可以根据模式寄存器设置1280的控制来选择第一可变延迟线1240的延迟大小。延迟控制逻辑1290的实现可以以多种方式提供。即，延迟控制逻辑1290可以用引信选项(fuse option)或控制逻辑来实现。延迟控制逻辑1290可以包括引信偏移，引信偏移被配置为根据第一存储器件1200的外部控制将可变延迟逻辑1290设置为第二值。

根据上述第一存储器件1200，可以调整从接收的时钟信号CKt和CKc生成的内部时钟CK0的延迟。可以通过命令总线训练CBT来检测区块之间的命令/地址信号CA的时滞。通过调整任一存储器件的内部时钟CK0的延迟，可以确保多区块存储器模块1500(见图1)的命令/地址信号CA的信号完整性SI。

图5是示出图4的时钟延迟线的示例性结构的示意电路图。参考图5，第一可变延迟线1240使用多个反相器INV1至INVn作为延迟元件。即，第一可变延迟线1240可以使用多个反相器INV1至INVn中的每一者的输出Out_1至Out_n之一作为内部时钟CK0的延迟输出CK0_j。由开关控制信号(例如，SWn)选择的输出被确定为经调整的延迟输出CK0_j的值。即，多个输出CK0_1至CK0_n中被选择的一者(例如，CK0_3)可以被用作用于捕获命令/地址信号CA的时钟信号。从多个输出CK0_1至CK0_n中选择的任一者可以通过选择的开关SW1至SWn传输到第一触发器1250。

在上文中，已经简要描述了使用反相器和开关用于第一可变延迟线1240的配置，但是本公开不限于此。例如，第一可变延迟线1240可以使用多个触发器FF1至FFn作为延迟元件。另外，包括在配置多区块的第二存储器件1300中的第二可变延迟线1340也可以具有与第一可变延迟线1240基本相同的配置。

图6是示例性地示出根据实施例的命令总线训练CBT方法的时序图。参考图6，作为示例，示出了在命令总线训练CBT期间在存储器控制器1100与存储器件1200或1300之间交换的信号的波形。在下文中，将使用在存储器控制器1100与存储器件1200之间交换的信号的波形作为示例来描述命令总线训练CBT。

当芯片选择信号CS转变为高电平时，选择第一存储器件1200。然后，用于发送命令/地址信号CA的时钟信号CKt和CKc开始翻转(toggling)。然后，其可以指示在时间点T0之前激活的芯片选择信号CS和通过命令/地址总线传输的命令/地址信号CA[6:0]是模式寄存器设置命令MRW。然后，第一存储器件1200接收与时钟信号CKt和CKc的上升沿或下降沿同步的模式寄存器设置命令MRW。第一存储器件1200可以在模式寄存器设置1280中设置接收到的命令总线训练CBT模式。

在时间Ta1，数据时钟信号WCKt和WCKc的翻转开始。在时间Tb1，数据信号DQ[7]与数据时钟信号WCKt的上升沿同步地转变为逻辑高。然后，存储器件1200可以进入命令总线训练CBT模式。

这里，数据信号DQ[7]是在命令总线训练CBT模式中从数据信号DQ[7:0]中与命令/地址信号CA[6:0]的一对一匹配关系中排除的信号。在命令总线训练CBT模式中，每个命令/地址信号CA[6:0]对应于每个数据信号DQ[6:0]，并作为命令总线训练CBT信号输出。然而，数据信号DQ[7]不用于作为命令总线训练CBT信号输出。即，不用于命令总线训练CBT模式输出信号的数据信号DQ[7]可以用作指示进入命令总线训练CBT模式中的信号。

在时间Te2，芯片选择信号CS转变为逻辑高。然后，存储器控制器1100输入训练模式PTN_A，用于检查第一存储器件1200的命令/地址信号CA的单元间隔(在下文中称为UI)的裕量。此时，与时钟信号CKt和CKc同步地输入训练模式PTN_A。

在时间点Tf0，根据输入训练模式PTN_A和时钟信号CKt和CKc的对准特性的数据信号DQ[6:0]被输出。此时，根据输入训练模式PTN_A与时钟信号CKt和CKc之间的对准程度来确定数据信号DQ[6:0]是通过还是失败。存储器控制器1100将作为数据信号DQ[6:0]输出的训练模式PTN_A与输入训练模式的比特值进行比较，以确定通过或失败。存储器控制器1100比较训练模式PTN_A的输入比特值和输出比特值，如果它们相同，则判断为通过。另一方面，当训练模式PTN_A的输入比特值和输出比特值不同时，存储器控制器1100确定其失败。

对于命令总线训练CBT，上述训练模式PTN_A的输入和输出可以执行多次，同时改变训练模式PTN_A的时序。在另一实施例中，用于命令总线训练CBT的训练模式PTN_A的输入和输出可以实现多次，同时改变时钟信号CKt和CKc的延迟。当用于第一存储器件1200的命令总线训练CBT完成时，存储器控制器1100将根据在用于第二存储器件1300的时序图中描述的过程继续命令总线训练CBT。

图7是示出用于多区块存储器的命令总线训练CBT的结果的示图。参考图7，示出了根据命令总线训练CBT的结果为芯片选择信号CS输出的每一区块的训练模式PTN_A的相对位置或裕量。这里，由于第一存储器件1200构成第一区块Rank0，第二存储器件1300构成第二区块Rank1，所以第一区块Rank0可以指第一存储器件1200，并且第二区块Rank1可以指第二存储器件1300。

第一区块Rank0的命令总线训练CBT的结果在表的第二列中示出。第一区块Rank0的命令/地址信号CA的特性与内部时钟信号CK0很好地对准。因此，作为第一区块Rank0中的CA扫描的结果而输出的通过训练模式PTN_A相对于芯片选择信号CS的中心以平衡的方式分布。这里，CA扫描(sweep)是指用于确定命令总线的最佳输入时序的训练操作。对于CA扫描，存储器控制器1100(参考图1)可以输入和接收输出，同时多次改变输入到命令总线的训练模式PTN_A的输入时序。即，通过应用不同的输入时序，可以多次执行图7的输入和输出训练模式PTN_A的过程。另外，存储器控制器1100根据在对应于每个输入时序的输出训练模式PTN_A中是否存在错误来确定通过或失败。训练模式PTN_A的输入时序在一个输入周期(1tCK)内以不同大小的延迟来实现。

另一方面，用于第二区块Rank1的命令总线训练CBT的结果在表的第三列中示出。第二区块Rank1的命令/地址信号CA的特性与内部时钟信号CK0有时滞。因此，作为CA扫描的结果输出的通过训练模式PTN_A以相对于芯片选择信号CS的中心偏置的形式分布。即，为了增加第一区块Rank0和第二区块Rank1的CA裕量，需要第二区块Rank1的内部时钟信号(CK0)的延迟。

考虑到命令总线训练CBT的结果，有必要延迟第二区块Rank1的内部时钟信号CK0。为此，存储器控制器1100可以设置第二存储器件1300的第二可变延迟线1340以将延迟(+Delay)增加到特定大小。随着通过第二可变延迟线1340的内部时钟信号的延迟(+Delay)增加，第二区块Rank1的命令/地址信号CA的裕量可以增加。

图8是简要地示出根据实施例的命令总线训练CBT方法的流程图。参考图8，对每一区块通过命令总线训练CBT来扫描命令/地址信号CA，并且任一区块的可变延迟线可以使用该结果来调整。

在操作S110中，存储器控制器1100对第一区块Rank0执行命令总线训练CBT。即，存储器控制器1100改变训练模式PTN_A的输入时序以扫描命令/地址信号CA。在另一实施例中，训练模式PTN_A的输入时序可以是固定的，并且命令/地址信号CA可以在改变时钟信号CKt和CKc的时序的同时被扫描。

在操作S120中，存储器控制器1100对第一区块Rank0检查命令/地址信号CA的裕量。即，存储器控制器1100可以通过将输入训练模式PTN_A与输出训练模式PTN_A进行比较来检查命令/地址信号CA的裕量。

在操作S130中，存储器控制器1100对第二区块Rank1执行命令总线训练CBT。即，存储器控制器1100在改变训练模式PTN_A的输入时序的同时执行命令/地址信号CA的扫描。或者，可以在训练模式PTN_A的输入时序固定并且时钟信号CKt和CKc的时序改变的同时扫描命令/地址信号CA。

在操作S140中，存储器控制器1100对第二区块Rank1检查命令/地址信号CA的裕量。即，存储器控制器1100可以通过将输入到第二区块Rank1的训练模式PTN_A与输出的训练模式PTN_A进行比较来检查命令/地址信号CA的裕量。

在操作S150中，存储器控制器1100将第一区块Rank0的命令/地址信号CA裕量与第二区块Rank1的命令/地址信号CA裕量进行比较。另外，存储器控制器1100根据比较结果调整第一区块Rank0和第二区块Rank1的至少一个时钟延迟线1240。

图9是根据另一示例性实施例的存储器系统的示意性框图。参考图9，存储器系统2000包括存储器控制器2100和存储器件2200和2300。存储器件2200和2300中的每一者可以配置以多区块实现的存储器模块。即，存储器件2200和2300分别构成两个区块Rank0和Rank1。不同于图2的存储器系统1000，存储器系统2000共享数据信号DQ和数据时钟信号WCKt和WCKc。因此，存储器件2200和2300可以包括能够内部延迟数据时钟信号WCKt和WCKc的可变延迟线2240和2340。

存储器控制器2100控制多区块方式的存储器件2200和2300。即，存储器控制器1100将数据信号DQ和数据时钟信号WCKt和WCKc共同地施加到存储器件2200和2300。存储器件2200和2300可以被布线以通过并联连接的焊盘共享数据信号DQ和数据时钟信号WCKt和WCKc。另外，存储器控制器2100可以通过数据总线训练来设置提供在存储器件2200和2300内部的可变延迟线2240或2340。使用该功能，存储器控制器2100可以补偿由区块之间的数据信号DQ或数据时钟信号WCKt和WCKc的特性差异引起的时滞。

存储器件2200和2300可以以所示的双区块形式配置。然而，存储器件2200和2300的数量可以增加以配置四区块或更高区块的多通道。存储器件2200和2300中的每一者从存储器控制器2100接收公共命令/地址信号CA和时钟信号CKt和CKc。另外，存储器件2200和2300中的每一者使用接收匹配类型的数据信号DQ和数据时钟信号WCKt和WCKc的方法。

然而，存储器件2200和2300可以包括数据时钟信号WCKt和WCKc的可变延迟线2240和2340。存储器控制器2100可以对存储器件2200和2300中的每一者执行数据总线训练。另外，可以基于数据总线训练的结果来检查存储器件2200和2300中的每一者的数据信号DQ的裕量。另外，可以基于存储器件2200和2300中的每一者的数据信号DQ的裕量来调整数据时钟信号WCKt和WCKc的可变延迟线。为此，可以使用引信或模式寄存器设置来设置数据时钟信号WCKt和WCKc的可变延迟线2240和2340。

第一存储器件2200使用第一比较器2210接收从存储器控制器2100发送的数据信号DQ。即，第一比较器2210将接收的数据信号DQ与参考电压VREF进行比较，并执行采样。由第一比较器2210采样的数据信号DQ经由第一数据延迟线2230被传送到第一触发器2250的数据输入端D。

从存储器控制器2100发送的数据时钟信号WCKt和WCKc由第二比较器2220接收。第二比较器2220将以差分信号形式传输的数据时钟信号WCKt和WCKc转换成CMOS形式的信号。即，作为共模至CMOS(C2C)转换器的功能，第二比较器2220将接收数据时钟信号WCKt和WCKc。其被第二比较器2220转换成CMOS电平，并通过第一可变延迟线2240传输到第一触发器2250的时钟输入端。第一触发器2250与数据时钟信号WCKt和WCKc同步地采样数据信号DQ。采样的数据信号DQ被传送到第一数据缓冲器2260。

由第二比较器2220接收的数据时钟信号WCKt和WCKc经由第一可变延迟线2240传送到第一触发器2250。第一可变延迟线2240可以设置在能够通过各种手段控制延迟大小的结构中。即，可以使用引信程序或模式寄存器设置MRS来设置第一可变延迟线2240。第一可变延迟线2240或第二可变延迟线2340被设置为调整数据时钟信号WCKt和WCKc的延迟大小，以确定区块之间的数据信号DQ的时滞。

构成第二区块Rank1的第二存储器件2300也包括与第一存储器件2200基本相同的配置。即，第二存储器件2300可以包括第三比较器2310、第四比较器2320、第二数据延迟线2330、第二可变延迟线2340、第二触发器2350和第二数据缓冲器2360。因此，将跳过对第二存储器件2300的组件的功能的描述。

然而，对每个存储器件2200和2300执行数据总线训练。另外，仅对存储器件2200和2300之一执行数据时钟信号WCKt和WCKc的延迟调整，以便基于数据总线训练的结果调整区块之间的数据信号DQ的时滞。

存储器系统2000可以包括接收匹配类型的数据信号DQ和数据时钟信号WCKt和WCKc的多区块存储器件2200和2300。另外，存在于存储器件2200和2300之间的数据信号DQ的时滞可以通过调整设置在其之一内部的可变延迟线2230或2340来补偿。通过这样的训练，匹配类型的多区块都可以以最佳时钟时序接收数据信号DQ。

图10是示出根据本公开的另一实施例的存储器系统的配置的截面图。参考图10，存储器系统3000包括存储器控制器3100和存储器模块3200。存储器模块3200包括多个分别均构成四个区块的多层存储器件3210和3230。

存储器控制器3100可以执行将数据写入存储器模块3200或者读取存储在存储器模块3200中的数据的访问操作。存储器控制器3100可以生成命令CMD和地址ADDR，用于将数据写入存储器模块3200中或者读取存储在存储器模块3200中的数据。存储器控制器3100可以是用于控制存储器模块3200的芯片组、诸如移动应用处理器AP的片上系统SoC、CPU和GPU中的至少一种。

存储器模块3200包括对应于多区块Rank0、Rank1、Rank2和Rank3的多个堆叠存储器件。在两区块结构中，堆叠的四个存储器件3210可以分别共享命令/地址信号CA和时钟信号CKt和CKc。堆叠的四个存储器件3210中的每一者可以以两个区块构成一个通道的结构连接到存储器控制器3100。即，存储器件3210的第一区块Rank0和第二区块Rank1可以通过引线接合连接，以共享命令/地址信号CA和时钟信号CKt和CKc。此外，第三区块Rank2和第四区块Rank3可以通过引线接合连接，以共享命令/地址信号CA和时钟信号CKt和CKc。存储器件3230也可以以与存储器件3210相同的区块结构连接到存储器控制器3100。

存储器件3210可以以上述方式通过命令总线训练CBT来调整内部时钟信号CKt和CKc的延迟。为此，每个存储器件3210可以包括用于设置内部时钟信号CK0的延迟的可变延迟线。

图11是示出根据另一示例性实施例的存储器系统的框图。参考图11，存储器系统4000包括存储器控制器4100和存储器件4200、4300、4400和4500。存储器件4200、4300、4400和4500构成四个区块Rank0、Rank1、Rank2和Rank3。

存储器控制器4100控制四区块方式的存储器件4200、4300、4400和4500。即，存储器控制器4100通常将命令/地址信号CA总线和时钟信号CKt和CKc共同地施加到存储器件4200、4300、4400和4500。存储器件4200、4300、4400和4500通过并联连接的焊盘连接以共享命令/地址信号CA和时钟信号CKt和CKc。另外，存储器控制器4100可以通过命令总线训练CBT来设置包括在存储器件4200、4300、4400和4500中的一个或更多个可变延迟线4240、4340、4440和4540。使用该功能，存储器控制器4100可以消除或减小由命令/地址信号CA或时钟信号CKt和CKc在区块之间的特性差异引起的时滞。

存储器件4200、4300、4400和4500中的每一者从存储器控制器4100接收公共命令/地址信号CA和时钟信号CKt和CKc。另外，存储器件4200、4300、4400和4500中的每一者使用匹配类型的命令/地址信号CA和时钟信号CKt和CKc接收方法。即，以命令/地址信号CA的接收路径和时钟信号CKt和CKc的接收路径的延迟相匹配的形式来设置存储器件备4200、4300、4400和4500中的每一者。

存储器件4200、4300、4400和4500可以包括能够调整其中的时钟信号CKt和CKc的延迟的可变延迟线4240、4340、4440和4540。存储器控制器4100可以对可变延迟线4240、4340、4440和4540中的每一者执行命令总线训练CBT。另外，可以基于命令总线训练CBT的结果来检查存储器件4200、4300、4400和4500中的每一者的命令/地址信号CA的裕量。为了基于存储器件4200、4300、4400和4500中的每一者的命令/地址信号CA的裕量来匹配命令/地址信号CA的时序，可以调整时钟信号CKt和CKc的延迟线。为此，可以使用引信或模式寄存器来调整可变延迟线4240、4340、4440和4540中的至少一者。存储器件4200、4300、4400和4500中的每一者的配置与上述图4的配置基本相同。

存储系统4000可以包括接收匹配类型的命令/地址信号CA和时钟信号CKt和CKc的四区块存储器件4200、4300、4400和4500。另外，存在于存储器件4200、4300、4400和4500之间的命令/地址信号CA或时钟信号CKt和CKc的时滞可以通过调整可变延迟线4240、4340、4440、4540中的至少一者来补偿。通过这样的训练，匹配类型的多区块都可以以最佳时钟时序接收命令/地址信号CA。

图12是简要地示出根据实施例的多区块存储器系统的命令总线训练CBT方法的流程图。参考图12，对每一区块通过命令总线训练CBT来扫描命令/地址信号CA，并且至少一个区块的可变延迟线可以使用该结果来调整。

在S210操作中，执行命令总线训练CBT的区块标识号“i”的初始化。例如，区块标识号(i，其中i是大于或等于0的整数)可以被初始化为“0”。

在操作S220中，存储器控制器4100对第一区块Rank0执行命令总线训练CBT。即，存储器控制器4100通过改变训练模式PTN_A的输入时序来执行命令/地址信号CA的扫描。在另一实施例中，训练模式PTN_A的输入时序可以是固定的，并且命令/地址信号CA可以在改变时钟信号CKt和CKc的时序的同时被扫描。

在操作S230中，存储器控制器4100根据在操作S220中执行的命令总线训练CBT的结果，检查第一区块Rank0的命令/地址信号CA的裕量。即，存储器控制器4100可以通过将输入训练模式PTN_A与输出训练模式PTN_A进行比较来检查命令/地址信号CA的裕量。

在操作S240中，存储器控制器4100检查在先前操作中执行的命令总线训练CBT是否对应于最后一个区块。如果应用操作S220和S230的区块对应于最后一个区块(“是”方向)，则过程移动到操作S250。另一方面，如果应用操作S220和S230的区块不对应于最后一个区块(“否”方向)，则过程移动到操作S245。在操作S245中，区块标识号‘i’增加。然后，过程返回到操作S220，并且用于下一区块的命令总线训练CBT将继续。

在操作S250中，存储器控制器4100通过参考多个区块中的每一区块的命令总线训练CBT的结果来确定时钟信号CKt和CKc的调整大小。例如，存储器控制器4100可以确定可变延迟线4240、4340、4440和4540中的一者或更多者的调整大小。

在操作S260中，存储器控制器4100将可变延迟线4240、4340、4440和4540中的一者或更多者调整到在操作S250中确定的延迟大小。为了调整可变延迟线4240、4340、4440和4540的延迟大小，存储器控制器4100可以使用模式寄存器设置MRS命令。

根据上面描述的本公开的一个或更多个示例实施例，已经简要描述了将命令总线训练CBT应用于多区块系统的方法。当应用一个或更多个示例实施例的命令总线训练CBT时，可以容易地补偿以匹配类型提供的多区块存储器系统的命令/地址信号CA和时钟信号CKt和CKc的时滞。通过这样的训练，每个匹配的多区块可以以最佳时钟时序接收命令/地址信号CA。

以上是用于实施本公开的具体实施例。除了上述实施例之外，本公开可以包括简单的设计变化或容易改变的实施例。此外，本公开将包括使用实施例可以容易地修改和实现的技术。因此，本公开的范围不应限于上述实施例，而应由本公开的权利要求及其等同物以及稍后描述的权利要求来限定。

Claims (20)

1.一种存储器模块，所述存储器模块包括：

第一存储器件；以及

第二存储器件，所述第二存储器件被配置为与所述第一存储器件共享命令/地址信号和时钟信号，

其中，所述第一存储器件和所述第二存储器件以匹配的方式接收所述命令/地址信号和所述时钟信号，并且所述第一存储器件包括可变调整电路，所述可变调整电路被配置为调整所接收的时钟信号的特性。

2.根据权利要求1所述的存储器模块，其中，所述时钟信号对应于用于锁存所述命令/地址信号的选通信号。

3.根据权利要求1所述的存储器模块，其中，所述第一存储器件还包括：命令/地址调整电路，所述命令/地址调整电路被配置为基于第一值调整所述命令/地址信号的特性，

其中，所述可变调整电路被进一步配置为基于第二值调整时钟信号的特性，并且

所述第一存储器件还包括：触发器，所述触发器被配置为基于调整后的时钟信号锁存从所述命令/地址调整电路输出的所述命令/地址信号。

4.根据权利要求1所述的存储器模块，其中，所述第一存储器件还包括延迟控制逻辑，所述延迟控制逻辑被配置为调整所述可变调整电路。

5.根据权利要求4所述的存储器模块，其中，所述延迟控制逻辑是通过从所述第一存储器件的外部提供的模式寄存器设置命令来控制的。

6.根据权利要求4所述的存储器模块，其中，所述延迟控制逻辑包括引信偏移，所述引信偏移被配置为根据所述第一存储器件的外部控制将所述可变延迟逻辑设置为所述第二值。

7.根据权利要求3所述的存储器模块，其中，所述第二值是通过对所述第一存储器件和所述第二存储器件的命令总线训练来确定的。

8.一种用于共享命令/地址信号和时钟信号的匹配类型的多区块存储器模块的训练方法，所述训练方法包括：

在第一区块中执行第一命令总线训练以检查所述命令/地址信号和所述时钟信号的对准；

在第二区块中执行第二命令总线训练以检查所述命令/地址信号和所述时钟信号的对准；

基于所述第一命令总线训练和所述第二命令总线训练的结果，检查所述第一区块中的所述命令/地址信号的第一裕量和所述第二区块中的所述命令/地址信号的第二裕量；以及

基于所述第一区块中的所述命令/地址信号的所述第一裕量调整所述第一区块内的所述时钟信号的延迟，或者基于所述第二区块中的所述命令/地址信号的所述第二裕量调整所述第二区块内的所述时钟信号的延迟。

9.根据权利要求8所述的训练方法，其中，所述第一区块或所述第二区块包括用于调整时钟信号的延迟的可变延迟线。

10.根据权利要求9所述的训练方法，所述训练方法还包括通过模式寄存器设置命令或引信程序来调整所述可变延迟线。

11.根据权利要求8所述的训练方法，其中，所述时钟信号对应于用于锁存所述命令/地址信号的选通信号。

12.一种存储器系统，所述存储器系统包括：

存储器控制器，所述存储器控制器被配置为通过第一总线传输第一信号并且通过第二总线传输时钟信号；以及

存储器模块，所述存储器模块包括第一存储器区块和第二存储器区块，所述第一存储器区块和所述第二存储器区块被配置为共享所述第一总线和所述第二总线，

其中，所述第一存储器区块和所述第二存储器区块中的每一者包括可变调整电路，所述可变调整电路被配置为可变地调整通过所述第二总线接收的所述时钟信号的特性。

13.根据权利要求12所述的存储器系统，其中，所述第一存储器区块或所述第二存储器区块以匹配的方式接收所述第一信号和所述时钟信号。

14.根据权利要求12所述的存储器系统，其中，通过所述第一总线传输的所述第一信号对应于命令/地址信号。

15.根据权利要求12所述的存储器系统，其中，通过所述第一总线传输的所述第一信号对应于数据信号。

16.根据权利要求12所述的存储器系统，其中，所述存储器区块还包括：固定调整电路，所述固定调整电路被配置为基于第一值调整所述第一信号的特性，

其中，所述可变调整电路被进一步配置为基于第二值可变地调整所述时钟信号的特性，并且

所述存储器区块还包括：触发器电路，所述触发器电路被配置为基于从所述可变调整电路输出的调整后的时钟信号锁存从所述固定调整电路输出的所述第一信号。

17.根据权利要求16所述的存储器系统，其中，所述第一存储器区块包括延迟控制逻辑，所述延迟控制逻辑被配置为基于控制信号来设置所述第二值。

18.根据权利要求17所述的存储器系统，其中，所述延迟控制逻辑包括模式寄存器设置或引信选项。

19.根据权利要求12所述的存储器系统，其中，所述存储器控制器还被配置为执行命令总线训练，以检测所述第一存储器区块和所述第二存储器区块的所述第一总线的时滞。

20.根据权利要求19所述的存储器系统，其中，所述存储器控制器还被配置为基于所述命令总线训练的结果来设置所述第一存储器区块和所述第二存储器区块之一的所述可变调整电路的延迟大小。