CN113114236A - 电容式环形振荡器的频率校准方法、装置、介质及设备 - Google Patents
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Abstract
本申请公开了一种电容式环形振荡器的频率校准方法，属于集成电路设计领域。该方法主要包括每隔预设等待周期，在待校准信号的预设数目个周期内，对时钟信号的上升沿个数进行计数，得到当前计数值；根据当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准待校准信号的频率，其中，理论数值为在目标输出信号的预设数目个周期内，时钟信号的上升沿个数，目标输出信号与待校准信号对应。本申请实现了芯片封装后振荡输出频率的校准，提高了时钟精度。
Description
技术领域
本申请涉及集成电路设计领域，特别涉及一种电容式环形振荡器的频率校准方法、装置、介质及设备。
背景技术
CMOS反相器级联的环形振荡器的电路在连续结点电压之间以TD延时振荡，产生的振荡周期为6TD，频率为1/(6TD)。环路反相的次数必须是奇数次，否则电路会锁定。差分形式级联的环形振荡器虽然相比于CMOS反相器级联的环形振荡器的电路更加灵活，并且其计数可以为偶数。
现有技术虽然能通过由延时单元构成的环路产生振荡，提供时钟，但是不具备频率校准功能，芯片封装后振荡输出频率无法进行校准，进而导致时钟精度不够精确且无法校准。
发明内容
针对现有技术中的环形振荡器不具备频率校准功能，芯片封装后振荡输出频率无法进行校准，进而导致时钟精度不够精确且无法校准的问题，本申请主要提供一种电容式环形振荡器的频率校准方法、装置、介质及设备。
为了实现上述目的，本申请采用的一个技术方案是：提供一种电容式环形振荡器的频率校准方法，其包括，每隔预设等待周期，在待校准信号的预设数目个周期内，对时钟信号的上升沿个数进行计数，得到当前计数值；根据当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准待校准信号的频率，其中，理论数值为在目标输出信号的预设数目个周期内，时钟信号的上升沿个数，目标输出信号与待校准信号对应。
本申请采用的另一个技术方案是：提供一种电容式环形振荡器的频率校准装置，其包括，数字模块，其用于根据逻辑输入控制预设等待周期和预设数目，用于根据对电容逻辑值的当前逻辑状态的调节，确定电容值；校准模块，其用于每隔预设等待周期，在待校准信号的预设数目个周期内，对时钟信号的上升沿个数进行计数，得到当前计数值；用于根据当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准待校准信号的频率，其中，理论数值为在目标输出信号的预设数目个周期内，时钟信号的上升沿个数，目标输出信号与待校准信号对应。
本申请采用的另一个技术方案是：提供一种计算机可读存储介质，其存储有计算机指令，该计算机指令被操作以执行方案一中的电容式环形振荡器的频率校准方法。
本申请采用的另一个技术方案是：提供一种计算机设备，其包括处理器和存储器，存储器存储有计算机指令，该计算机指令被操作以执行方案一中的电容式环形振荡器的频率校准方法。
本申请的技术方案可以达到的有益效果是：本申请设计了一种电容式环形振荡器的频率校准方法、装置、介质及设备。该环形振荡器包含电容式校准频率算法，并增加了数字模块，根据实际的计数值与理论数值相比较的结果，对电容逻辑值进行调节，改变电容值的大小，最终使得待校准信号的频率接近理论频率，实现了芯片封装后振荡输出频率的校准，提高了时钟精度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一种电容式环形振荡器的频率校准方法的一个具体实施方式的示意图；
图2是本申请一种带电容式频率校准算法的环形振荡器的结构框图；
图3是本申请一种电容式环形振荡器的频率校准方法的前两次校准过程的时序图；
图4是本申请一种电容式环形振荡器的频率校准装置的一个具体实施方式的示意图。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
下面结合附图对本申请的较佳实施例进行详细阐述，以使本申请的优点和特征能更易于被本领域技术人员理解，从而对本申请的保护范围做出更为清楚明确的界定。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括上述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本申请为了芯片封装后振荡输出频率得以校准，提高时钟精度，提出一种电容式环形振荡器的频率校准方法，该方法主要包括每隔预设等待周期，在待校准信号的预设数目个周期内，对时钟信号的上升沿个数进行计数，得到当前计数值；随着时间的推移，当前计数值的数值是有规律地变化的。每隔预设等待周期，在待校准信号的预设数目个周期内，得到一次当前计数值。根据当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准待校准信号的频率，其中，理论数值为在目标输出信号的预设数目个周期内，时钟信号的上升沿个数，目标输出信号与待校准信号对应。若当前计数值在预设范围内，则不需要校准，待校准信号的频率与目标输处信号的频率相同；若当前计数值不在预设范围内，则利用当前计数值与理论数值的大小关系，对电容逻辑值的当前逻辑状态进行调节，每比较一次大小关系，电容逻辑值的逻辑状态就会调节一次，电容值也会相应的改变一次，进而待校准信号的频率也会改变一次，只有当前计数值在根据理论数值确定的预设范围内或者调节总数用尽时，不在需要对时钟信号的上升沿个数进行计数。
图1示出了本申请一种电容式环形振荡器的频率校准方法的一个具体实施方式。
在图1所示的具体实施方式中，电容式环形振荡器的频率校准方法主要包括步骤S101，每隔预设等待周期，在待校准信号的预设数目个周期内，对时钟信号的上升沿个数进行计数，得到当前计数值。
在该具体实施方式中，当使能信号使能时，校准开始，开始对待校准信号的上升沿进行计数，经过预设等待周期后，开始对时钟信号的上升沿进行计数，计数时间经过预设数目个待校准信号周期之后，得到对时钟信号上升沿个数的当前计数值，晶振提供的时钟信号相对于待校准信号而言，其频率是精准的，通过对时钟信号的上升沿个数进行计数得到当前计数值，方便后续对待校准信号的频率进行校准判断。
在本申请的一个具体实施例中，预设等待周期根据预设时间阈值或待校准信号的周期与预设等待周期的个数的乘积确定，其中，预设等待周期的个数通过预设等待逻辑输入确定，预设等待逻辑输入对应的十进制数值越大，预设等待周期的个数越多；预设数目根据预设计数逻辑输入确定，其中，预设计数逻辑输入对应的十进制数值越大，预设数目越大，理论数值越大，并且理论数值与预设数目等比例变化。
在该具体实施例中，预设等待周期可以是预设时间阈值，例如X秒，也可以是个数与待校准信号的周期的乘积，即一定数量个待校准信号的周期，个数可以根据预设等待逻辑输入确定，即人为设定一定数量个等待逻辑值，分别代表不同的个数，为了让等待逻辑值与个数的数值之间有更好地对应关系，等待逻辑值对应的十进制数值越大，个数也越多，使得在预设等待周期后，待校准信号或者调整后的待校准信号稳定，进而开始对待校准信号进行检测。预设数目可以根据预设计数逻辑输入确定，可以人为设定一定数量个计数逻辑值，分别代表不同的预设数目，为了让计数逻辑值与预设数目的数值之间有更好地对应关系，计数逻辑值对应的十进制数值越大，预设数目也越多。在本申请所提出的方法中，预设等待周期用待校准信号的周期与预设等待周期的个数的乘积代表，即预设等待周期可以用W个待校准信号的周期来代表。
在本申请的一个具体实例中，在频率校准方法开始校准之前需要人为根据待校准信号对应的目标输出信号的频率确定预设等待周期和预设数目，预设等待周期可以预先设定四个预设等待逻辑值，分别对应着四种预设等待逻辑状态，控制不同的预设等待周期的个数；预设数目的确定可以预先设定四个预设计数逻辑值，分别对应着四种预设计数逻辑状态，控制不同的预设数目，预设计数逻辑值不同的预设计数逻辑状态对应着不同的预设数目以及不同的时钟信号的理论数值，一种预设计数逻辑状态对应着一个预设数目以及一个理论数值，逻辑控制体现于数字模块中，逻辑控制更加便捷。无论选定哪一种逻辑状态下的个数和预设数目，均不会对待校准信号的频率校准造成很大的差距，只对频率校准的精度有影响。根据对频率校准精度的要求，可以选择不同的预设等待逻辑值和预设计数逻辑值，为频率校准提供更多选项。需要说明的是，预设等待逻辑的状态和预设计数逻辑的状态可根据实际的频率校准条件，待校准信号的特性确定具体的逻辑状态个数，本申请对此不进行具体限制。
在本申请的一个具体实例中，如图2所示，为带电容式频率校准算法的环形振荡器的结构框图，其中，EN为使能信号，RC_48M为待校准信号，Fref_26M为时钟信号；Cnt48M<1:0>为用于控制预设数目的预设计数逻辑值，wait_lenth<1:0>为用于控制预设等待周期个数的预设等待逻辑值，VDD为电源，VSS为地，C<7:0>为控制电容值的电容逻辑值。当EN＝“0”时，使能信号不使能，校准标志位Ready＝0，电容逻辑值的当前逻辑状态为C<7:0>＝10000000；当EN＝“1”时，使能信号使能，校准模块开始工作，根据电容逻辑值的当前逻辑状态，确定电容逻辑值C<7:0>(其十进制记为D)对应的十进制数值；RC_48M为待校准信号，其中，D对应的电容值越大，待校准信号RC_48M的频率越小，待校准信号RC_48M的周期也就越大；Fref_26M包括由26MHz晶振提供的时钟信号的参考频率；wait_lenth<1:0>为用于控制预设等待周期个数的预设等待逻辑值，其控制的预设等待周期的个数记为W，其对应关系如表一所示；Cnt48M<1:0>为用于控制预设数目的预设计数逻辑值，其预设计数逻辑值对应的预设数目与时钟信号的理论数值count_ideal如表二所示。
表一
| wait_lenth<1:0> | 00 | 01 | 10 | 11 |
| 预设等待周期个数 | 128 | 256 | 512 | 1024 |
表二
| Cnt48M<1:0> | 00 | 01 | 10 | 11 |
| 预设数目 | 1056 | 1440 | 1920 | 2400 |
| 理论数值count_ideal | 572 | 780 | 1040 | 1300 |
在图1所示的具体实施方式中，电容式环形振荡器的频率校准方法主要包括步骤S102，根据当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准待校准信号的频率，其中，理论数值为在目标输出信号的预设数目个周期内，时钟信号的上升沿个数，目标输出信号与待校准信号对应。
在该具体实施方式中，理论数值是预先确定的，待校准信号的频率经过校准后，将其作为目标输出信号进行输出。在预设数目个目标输出信号的周期内，对时钟信号的上升沿个数进行计数后，得到理论数值。当待校准信号开始校准后，在预设数目个待校准信号的周期内，对时钟信号的上升沿个数进行计数，得到当前计数值。若当前计数值与理论数值的差距在一定的范围内，那么在误差允许的范围内，可以认为该待校准信号的频率是精准的，无需进行校准过程；若当前计数值与理论数值的差距超出一定的范围，那么需要通过对电容逻辑值的当前逻辑状态进行调节，进而改变电容值，从而使得待校准信号的频率得到变化。
在本申请的一个具体实施例中，根据当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准待校准信号的频率的具体过程包括，若当前计数值超出预设范围，则根据当前计数值与理论数值的大小关系，对电容逻辑值的当前逻辑状态进行调节，得到电容逻辑值的第i更新逻辑状态，其中，预设范围根据理论数值确定，i的取值为不大于调节总数的正整数，调节总数小于电容逻辑值的位数；根据第i更新逻辑状态对应的第i十进制数值，确定电容值，进而校准待校准信号的频率，其中，第i十进制数值越大，电容值越大，待校准信号的频率越小。
在该具体实施例中，预设范围是根据理论数值在误差允许范围内确定的，其可以依据理论数值加减一个预设值，确定出预设范围的上下限数值，也可以是当前计数值减去理论数值的绝对值在预设范围内，若当前计数值在预设范围内，则代表待校准信号的频率是准确的，无需校准，校准结束；若当前计数值不在预设范围内，则需要对待校准信号的频率进行校准，通过对电容逻辑值的当前逻辑状态进行调节，得到更新逻辑状态，每调节一次，电容逻辑值的逻辑状态就会更新一次，进而控制电容值的大小也会改变，根据频率与电容的关系，进而校准待校准信号的频率，其中，频率计算公式如下所示。
f＝1/(2πRC)
其中，R为电阻，C为电容，由此可以看出，电阻C的值越大，频率越小。
需要说明的是，调节总数由电容逻辑值的位数减一确定，假设电容逻辑值的位数有八位，那么可以用来调节的调节总数为七次，i的取值就为从1到7依次增大的正整数。每对电容逻辑值的当前逻辑状态进行调节一次，电容逻辑值的当前逻辑状态都会更新一次，直至调节总数使用完或者当前计数值在预设范围内。电容逻辑值的当前逻辑状态对应的十进制数值越大，电容值越大，根据频率计算公式，可以看出，其待校准信号的频率越小。
在本申请的一个具体实施例中，对电容逻辑值的当前逻辑状态进行调节，得到电容逻辑值的第i更新逻辑状态的具体过程包括，根据电容逻辑值的第i次高位对应的第i十进制数值，对电容逻辑值对应的十进制数值进行增大或减小，从而调节电容逻辑值的当前逻辑状态，得到电容逻辑值的第i更新逻辑状态。
在该具体实施例中，每一次对电容逻辑值的当前逻辑状态进行调节时，需要根据当前计数值与理论数值的大小关系，使用电容逻辑值的逻辑状态的第i次高位对应的第i十进制数值对电容逻辑值的当前逻辑状态下对应的十进制数值进行增大或减小。假设电容逻辑值有八位，那么除去最高位，剩下的七位均为次高位，即第1次高位，......，第7次高位。
在本申请的一个具体实例中，电容逻辑值C<7:0>一共有八位，那么电容逻辑值的第1次次高位为C<6>，其逻辑状态为1，对应的第1十进制数值为64；第2次高位为C<5>，其逻辑状态为1，对应的第2十进制数值为32；第3次高位为C<4>，其逻辑状态为1，对应的第3十进制数值为16；第4次高位为C<3>，其逻辑状态为1，对应的第4十进制数值为8；第5次高位为C<2>，其逻辑状态为1，对应的第5十进制数值为4；第6次高位为C<1>，其逻辑状态为1，对应的第6十进制数值为2；第7次高位为C<0>，其逻辑状态为1，对应的第7十进制数值为1。
在本申请的一个具体实施例中，根据电容逻辑值的第i次高位对应的第i十进制数值，对电容逻辑值对应的十进制数值进行增大或减小，从而调节电容逻辑值的当前逻辑状态，得到电容逻辑值的第i更新逻辑状态的具体过程包括，若当前计数值大于理论数值，则减小当前逻辑状态对应的十进制数值，得到电容逻辑值的第i1更新逻辑状态；若当前计数值小于理论数值，则增大当前逻辑状态对应的十进制数值，得到电容逻辑值的第i2更新逻辑状态，其中，第i更新逻辑状态包含第i1更新逻辑状态或第i2更新逻辑状态。
在该具体实施例中，第i1更新逻辑状态和第i2更新逻辑状态是两种情况下的产物，其具体区别是两者逻辑状态对应的十进制数值不同，但都属于对当前逻辑状态的调整。根据第i1更新逻辑状态确定的电容值偏小；根据第i2更新逻辑状态确定的电容值偏大。
在本申请的一个具体实例中，电容逻辑值最高位C<7>的十进制数值为128，确定电容逻辑值C<7:0>的初始逻辑状态为10000000，那么电容逻辑值C<7:0>的当前逻辑状态对应的十进制数值为128，那么在开始进行校准时，确定电容逻辑值的当前十进制数值D为128。在当前计数值不在预设范围内时，如果当前计数值大于理论数值，那么需要将当前十进制数值D减少第1次高位C<6>对应的第1十进制数值，得到电容逻辑值的第11更新逻辑状态，从而得到对应的电容值，从而改变待校准信号的频率。如果当前计数值小于理论数值，那么需要将当前十进制数值D增加第1次高位C<6>对应的第1十进制数值，得到电容逻辑值的第12更新逻辑状态，从而得到对应的电容值，从而改变待校准信号的频率。
在本申请的一个具体实施例中，在根据第i更新逻辑状态对应的第i十进制数值，确定电容值，进而校准待校准信号的频率之后，还包括，当待校准信号的频率发生校准变化后，将第i更新逻辑状态作为电容逻辑值的当前逻辑状态；在发生校准变化后的待校准信号的预设数目个周期内，对时钟信号的上升沿个数重新进行计数，得到对应的当前计数值，并根据对应的当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准待校准信号的频率。
在该具体实施例中，当校准工作开始时，在经过预设等待周期后，在预设数目个待校准信号的周期内，对时钟信号的上升沿个数进行计数，得到当前计数值，假设当前计数值与理论数值的偏差超出了误差允许范围，那么需要对电容逻辑值的当前逻辑状态进行调节，进而改变电容值的大小，使得待校准信号的频率发生变化；当待校准信号的频率发生变化之后，经过预设等待周期后，待校准信号稳定之后，依旧在预设数目个待校准信号已发生变化的周期内，对时钟信号的上升沿个数重新进行计数，得到当前计数值，对当前计数值与理论数值进行比较，并根据比较结果判断校准过程继续与否。
在本申请的一个具体实例中，EN＝“1”时，使能信号使能，校准工作开始，第一次对当前计数值和理论数值进行比较判断的时候，电容逻辑值C<7:0>的当前逻辑状态为10000000，如果当前计数值与理论数值的差值的绝对值小于等于1，电容逻辑值C<7:0>的当前逻辑状态对应的十进制数值D保持不变并结束校准，否则将当前计数值与理论数值的大小进行比较，若当前计数值小于理论数值，则需要加大当前计数值，也就是需要加大待校准信号的周期，使用第1次高位C<6>对应的第1十进制数值64对十进制数值D进行增大，即D+64，得到第11更新逻辑状态，即电容逻辑值C<7:0>的当前逻辑状态为11000000，若当前计数值大于理论数值，则需要减小当前计数值，也就是需要减小待校准信号的周期，使用第1次高位C<6>对应的第1十进制数值64对十进制数值D进行减小，即D-64，得到第12更新逻辑状态，即电容逻辑值C<7:0>的当前逻辑状态为01000000。根据得到的更新逻辑状态对应的十进制数值，确定电容值，进而改变待校准信号的频率，待校准信号的周期因此得到变化，然后继续经过W个待校准信号的周期后，即待校准信号的频率稳定之后，在预设数目个待校准信号的周期内，对时钟信号的上升沿个数重新进行计数，得到一个当前计数值，并对当前计数值与预设范围重新进行对比。
在本申请的一个具体实例中，待校准信号的周期随电容值的变化而变化，当电容值变化之后，每隔预设等待周期，在预设数目的待校准信号的周期内，对时钟信号的上升沿个数重新进行计数。当通过改变电容值的大小，改变待校准信号的频率，进而待校准信号的周期也随之改变，在经过预设等待周期后，在预设数目的校准后的待校准信号的周期内，重新对时钟信号的上升沿个数进行计数，将得到的当前计数值与预设范围比较，若当前计数值不在预设范围内，则根据当前计数值与理论数值的大小关系对电容逻辑值进行改变，进而改变对应的电容值，进而改变待校准信号的频率和周期；若当前计数值在预设范围内，则校准完成，将校准后的信号输出。
在本申请的一个具体实例中，26MHz是晶振提供的时钟信号的参考频率，相对于要设计的待校准信号而言，其参考频率是精准的，通过在固定待校准信号的周期下，比较此时的时钟信号在固定周期内的当前计数值和理论上的时钟信号的理论数值，对待校准信号的频率进行校准，校准是通过电容的大小来校准，其中电容的大小通过电容逻辑值C<7:0>进行控制，电容变化之后，再重新对时钟信号的上升沿个数进行计数，然后再跟时钟信号的理论数值进行比较，每次比较完后再次经过预设等待周期后，待校准信号的频率稳定后，在预设数目的待校准信号的周期内，重新对时钟信号的上升沿个数进行计数。
需要说明的是，在环形振荡器中设计的电容是电容阵列，电容阵列可以根据电容逻辑值C<7:0>的当前逻辑状态选择成比例的电容值，电容逻辑值与电容值的对应关系为电容逻辑值对应的十进制数值越大，电容值也就越大，根据频率计算公式，可以得知电容值与频率成反比，即电容值越大，频率越小。其中电容逻辑值的设置可根据实际电容式环形振荡器的电容值的大小进行适当的设置，例如，可选择8位二进制逻辑值、10位二进制逻辑值等，其中具体的电容值的设置，本申请不进行具体限制。
在本申请的一个具体实例中，由于寄生电容的存在，导致实际电容值比仿真电容值大，电容阵列的电容变化范围可以根据电容逻辑值对应的的实际电容值确定。理论上通过计算可得到电容值，但实际上由于有寄生电容的影响，实际需要电路仿真来调整电容值的大小。由于环形振荡器中的电容设计的是电容阵列，可以选择不同比例的电容值，电容阵列的电容变化范围可以根据理论求出来的电容值进行确定。
需要说明的是，数字模块体现在数字逻辑控制方面。此处设计的电容是电容阵列，可以根据电容逻辑值的当前逻辑状态选择成比例的电容值，因为有寄生电容的存在，会导致实际计算值比仿真结果大，所以电容阵列需要有一个范围，具体变多大和变多小可以根据计算得出的实际值给定。
图3是本申请一种电容式环形振荡器的校准方法的前两次校准过程的时序图。
在图3所示的具体实例中，EN代表使能信号，RC_48M代表待校准信号，Fref_26M代表时钟信号。根据表二可以得知，预设计数逻辑值Cnt48M<1:0>选择00，预设数目为1056，相应的理论数值为572。当EN＝“1”时，使能信号使能，开始对输入的待校准信号RC_48M的上升沿个数进行计数，经过预设等待周期后，开始对时钟信号Fref_26M的上升沿个数进行计数，计数时间为1056个待校准信号RC_48M的周期，得到关于时钟信号Fref_26M的当前计数值，此时记为cnt1。记cnt1和count_ideal(572)差值的绝对值为d1＝abs(cnt1-count_ideal)，对绝对差值d1进行判断，若d1<＝1,则D值保持不变，计数停止，校准标志位Ready＝1。否则比较cnt1与count_ideal(572)的大小，若cnt1大，则D＝D-64；若cnt1小，则D＝D+64。再次经过预设等待周期后后，再次在1056个待校准信号RC_48M的周期内对时钟信号Fref_26M的上升沿个数进行计数，得到当前计数值，此时记为cnt2。记cnt2和count_ideal(572)差值的绝对值为d2＝abs(cnt2-count_ideal)，对绝对差值d2进行判断，若d2<＝1,则D值保持不变，计数停止，校准标志位Ready＝1。否则比较cnt2与count_ideal(572)的大小，若cnt2大，则D＝D-32；若cnt2小，则D＝D+32。以此类推，直到第七次判断，即D＝D-1或D＝D+1，第七次判断结束后，校准标志位Ready＝1，计数停止，校准过程结束。
图4示出了本申请一种电容式环形振荡器的频率校准装置的一个具体实施方式。
在图4所示的具体实施方式中，电容式环形振荡器的频率校准装置主要包括模块401，数字模块，其用于根据逻辑输入控制预设等待周期和预设数目，用于根据对电容逻辑值的当前逻辑状态的调节，确定电容值。
在图4所示的具体实施方式中，电容式环形振荡器的频率校准装置主要包括模块402，校准模块，其用于每隔预设等待周期，在待校准信号的预设数目个周期内，对时钟信号的上升沿个数进行计数，得到当前计数值；用于根据当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准待校准信号的频率，其中，理论数值为在目标输出信号的预设数目个周期内，时钟信号的上升沿个数，目标输出信号与待校准信号对应。
在本申请的一个具体实施例中，校准模块，用于若当前计数值超出预设范围，则根据当前计数值与理论数值的大小关系，对电容逻辑值的当前逻辑状态进行调节，得到电容逻辑值的第i更新逻辑状态，其中，i的取值为不大于调节总数的正整数，调节总数小于电容逻辑值的位数；用于根据第i更新逻辑状态对应的第i十进制数值，确定电容值，进而校准待校准信号的频率，其中，第i十进制数值越大，电容值越大，待校准信号的频率越小，其中，预设范围根据理论数值确定。
在该具体实施例中，校准模块中需要预先设定好预设范围，预设范围是根据理论数值在误差允许范围内确定的，其可以依据理论数值加减一个预设值，确定出预设范围的上下数值，也可以是当前计数值减去理论数值的绝对值在预设范围内，若当前计数值在预设范围内，则代表待校准信号的频率是准确的，无需校准，校准结束；若当前计数值不在预设范围内，则需要对待校准信号的频率进行校准，通过对电容逻辑值的当前逻辑状态进行调节，得到更新逻辑状态，每调节一次，电容逻辑值的逻辑状态就会更新一次，进而控制电容值的大小也会改变，使得待校准信号的频率得到变化。
本申请提供电容式环形振荡器的频率校准装置，可用于执行上述任一实施例描述的电容式环形振荡器的频率校准方法，其实现原理和技术效果类似，在此不再赘述。
在本申请的一个具体实施例中，本申请一种电容式环形振荡器的频率校准装置中的数字模块、校准模块可直接在硬件中、在由处理器执行的软件模块中或在两者的组合中。
软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中已知的任何其它形式的存储介质中。示范性存储介质耦合到处理器，使得处理器可从存储介质读取信息和向存储介质写入信息。
处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)、现场可编程门阵列(英文：Field Programmable Gate Array，简称：FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合等。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器或任何其它此类配置。在替代方案中，存储介质可与处理器成一体式。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。在替代方案中，处理器和存储介质可作为离散组件驻留在用户终端中。
在本申请的另一个具体实施方式中，提供一种计算机可读存储介质，其存储有计算机指令，该计算机指令被操作以执行任一实施例中的电容式环形振荡器的频率校准方法。
在本申请的另一个具体实施方式中，提供一种计算机设备，其包括处理器和存储器，存储器存储有计算机指令，该计算机指令被操作以执行任一实施例中的电容式环形振荡器的频率校准方法。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
以上所描述的仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种电容式环形振荡器的频率校准方法，其特征在于，包括：
每隔预设等待周期，在待校准信号的预设数目个周期内，对时钟信号的上升沿个数进行计数，得到当前计数值；
根据所述当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准所述待校准信号的频率，其中，所述理论数值为在目标输出信号的所述预设数目个周期内，所述时钟信号的上升沿个数，所述目标输出信号与所述待校准信号对应。
2.如权利要求1所述的电容式环形振荡器的频率校准方法，其特征在于，所述根据所述当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准所述待校准信号的频率，包括：
若所述当前计数值超出预设范围，则根据所述当前计数值与所述理论数值的大小关系，对所述电容逻辑值的所述当前逻辑状态进行调节，得到所述电容逻辑值的第i更新逻辑状态，其中，所述预设范围根据所述理论数值确定，i的取值为不大于调节总数的正整数，所述调节总数小于所述电容逻辑值的位数；
根据所述第i更新逻辑状态对应的第i十进制数值，确定所述电容值，进而校准所述待校准信号的频率，其中，所述第i十进制数值越大，所述电容值越大，所述待校准信号的频率越小。
3.如权利要求2所述的电容式环形振荡器的频率校准方法，其特征在于，所述对所述电容逻辑值的所述当前逻辑状态进行调节，得到所述电容逻辑值的第i更新逻辑状态，包括：
根据所述电容逻辑值的第i次高位对应的第i十进制数值，对所述电容逻辑值对应的十进制数值进行增大或减小，从而调节所述电容逻辑值的所述当前逻辑状态，得到所述电容逻辑值的所述第i更新逻辑状态。
4.如权利要求3所述的电容式环形振荡器的频率校准方法，其特征在于，所述根据所述电容逻辑值的第i次高位对应的第i十进制数值，对所述电容逻辑值对应的十进制数值进行增大或减小，从而调节所述电容逻辑值的所述当前逻辑状态，得到所述电容逻辑值的所述第i更新逻辑状态，包括：
若所述当前计数值大于所述理论数值，则减小所述当前逻辑状态对应的十进制数值，得到所述电容逻辑值的第i1更新逻辑状态；
若所述当前计数值小于所述理论数值，则增大所述当前逻辑状态对应的十进制数值，得到所述电容逻辑值的第i2更新逻辑状态，其中，所述第i更新逻辑状态包含所述第i1更新逻辑状态或所述第i2更新逻辑状态。
5.如权利要求2所述的电容式环形振荡器的频率校准方法，其特征在于，在所述根据第i更新逻辑状态对应的第i十进制数值，确定所述电容值，进而校准所述待校准信号的频率之后，还包括：
当所述待校准信号的频率发生校准变化后，将所述第i更新逻辑状态作为所述电容逻辑值的所述当前逻辑状态；
在发生校准变化后的所述待校准信号的所述预设数目个周期内，对所述时钟信号的所述上升沿个数重新进行计数，得到对应的当前计数值，并根据对应的当前计数值和所述理论数值，对所述电容逻辑值的所述当前逻辑状态进行调节，从而改变所述电容值，进而校准所述待校准信号的频率。
6.如权利要求1所述的电容式环形振荡器的频率校准方法，其特征在于，还包括：
所述预设等待周期根据预设时间阈值或所述待校准信号的周期与所述预设等待周期的个数的乘积确定，其中，所述预设等待周期的个数通过预设等待逻辑输入确定，所述预设等待逻辑输入对应的十进制数值越大，所述预设等待周期的个数越多；
所述预设数目根据预设计数逻辑输入确定，其中，所述预设计数逻辑输入对应的十进制数值越大，所述预设数目越大，所述理论数值越大，并且所述理论数值与所述预设数目等比例变化。
7.一种电容式环形振荡器的频率校准装置，其特征在于，包括：
数字模块，其用于根据逻辑输入控制预设等待周期和预设数目，用于根据对电容逻辑值的当前逻辑状态的调节，确定电容值；
校准模块，其用于每隔预设等待周期，在待校准信号的预设数目个周期内，对时钟信号的上升沿个数进行计数，得到当前计数值；
用于根据所述当前计数值和理论数值，对电容逻辑值的当前逻辑状态进行调节，从而改变电容值，进而校准所述待校准信号的频率，其中，所述理论数值为在目标输出信号的所述预设数目个周期内，所述时钟信号的上升沿个数，所述目标输出信号与所述待校准信号对应。
8.如权利要求7所述的电容式环形振荡器的频率校准装置，其特征在于，
所述校准模块，用于若所述当前计数值超出预设范围，则根据所述当前计数值与所述理论数值的大小关系，对所述电容逻辑值的当前逻辑状态进行调节，得到所述电容逻辑值的第i更新逻辑状态，其中，i的取值为不大于调节总数的正整数，所述调节总数小于所述电容逻辑值的位数；
用于根据所述第i更新逻辑状态对应的第i十进制数值，确定所述电容值，进而校准所述待校准信号的频率，其中，所述第i十进制数值越大，所述电容值越大，所述待校准信号的频率越小，其中，所述预设范围根据所述理论数值确定。
9.一种计算机可读存储介质，其存储有计算机指令，其特征在于，所述计算机指令被操作以执行权利要求1-6中任一项所述的电容式环形振荡器的频率校准方法。
10.一种计算机设备，其包括处理器和存储器，所述存储器存储有计算机指令，其中所述处理器操作所述计算机指令以执行权利要求1-6中任一项所述的电容式环形振荡器的频率校准方法。
Priority Applications (1)
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| CN202110397937.7A CN113114236A (zh) | 2021-04-14 | 2021-04-14 | 电容式环形振荡器的频率校准方法、装置、介质及设备 |
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| CN103873048A (zh) * | 2014-03-12 | 2014-06-18 | 无锡中科微电子工业技术研究院有限责任公司 | 具有频率自校准功能的片上rc振荡器及频率自校准方法 |
| CN106656173A (zh) * | 2016-12-26 | 2017-05-10 | 上海迦美信芯通讯技术有限公司 | 一种振荡器的频率校准电路及其频率校准方法 |
| CN108111166A (zh) * | 2018-01-08 | 2018-06-01 | 深圳信息职业技术学院 | 一种具有自校准功能的片上振荡器及其校准方法 |
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