JP6049688B2 - 細粒と粗粒遅延エレメントを伴なうデジタル的にコントロールされた遅延ライン、および、細粒増加を調整する方法とシステム - Google Patents

Description

本発明開示は、細粒と粗粒の遅延エレメントを伴なうデジタル的にコントロールされた遅延ラインに関する。さらに、細粒の増加を調整する方法とシステムに関する。

遅延固定ループ（ＤＬＬ）は、プロセス、電圧、および、温度（ＰＶＴ）変動にわたり比較的安定な位相遅れクロック信号を提供するように設計されている。

ＤＬＬは、アナログＤＬＬとデジタルＤＬＬを含んでいる。

従来のデジタルＤＬＬは、従来のアナログＤＬＬと比較して、消費電力が少なく、より低電圧のアプリケーションにおいて動作し、再使用に対してより優れたポータビリティーを提供することができる。

アナログＤＬＬは、従来のデジタルＤＬＬと比較して、位相クロック遅延のより正確なコントロールができ、従って、より優れた解像度を提供することができる。

デジタル的にコントロール可能な遅延ラインは細粒および粗粒遅延エレメントを含み、細粒の増加により遅延を較正する。

較正は、結合された遅延が粗粒エレメントの遅延と実質的に等しくなるように細粒エレメントの数量を較正するステップと、結合された遅延が参照クロック期間と対応するように細粒エレメントの数量を較正するステップとを含む。デジタル的にコントロールされた遅延ラインは、デジタル遅延固定ループ（ＤＬＬ）の一部として実施され、同様に実施された遅延ラインを有するスレーブＤＬＬに対して較正パラメーターが提供される。デジタル的にコントロール可能なＤＬＬは、比較的に低消費電力で、プロセス、電圧、温度の変動にわたり高解像度を提供し、以前アナログＤＬＬでなされた比較的高速なアプリケーションにおいて実施され得る。

図において、参照番号の一番左の数字は、その参照番号が最初に表れた図面を特定するものである。
図１は、細粒遅延エレメントと粗粒遅延エレメントを含む、デジタル的にコントロールされた遅延ラインと、細粒と粗粒の増加における遅延ラインをコントロールするためのデジタルコントロールのブロックダイアグラムである。 図２は、図１のデジタル的にコントロールされた遅延ラインのブロックダイアグラムであり、細粒遅延ラインの出力を受け取るために、細粒遅延ラインとして細粒遅延エレメントが実施され、粗粒遅延ラインとして粗粒遅延エレメントが実施される。 図３は、一つの粗粒遅延エレメントが、結合された８つの細粒遅延エレメントと実質的に等しい実施例を示している。 図４は、遅延の一定量の増加を説明するために、図１のデジタル的にコントロールされた遅延ラインの状態の実施例を示している。 図５は、遅延の一定量の増加を説明するために、図１のデジタル的にコントロールされた遅延ラインの状態を示している。 図６は、スイッチコントロールされたキャパシターとして実施される細粒遅延エレメントのブロックダイアグラムである。 図７は、スイッチコントロールされた出力を伴なう直列接続のバッファーとして実施される粗粒遅延エレメントのブロックダイアグラムである。 図８は、それぞれに反転バッファーとマルチプレクサーを含む、粗粒遅延エレメントのブロックダイアグラムである。 図９は、図２のデジタルコントローラーのデジタル的にコントロールされた遅延ラインを含む、デジタル遅延固定ループ（ＤＬＬ）のブロックダイアグラムであり、さらに、位相検出器と遅延ラインの固有の遅延をオフセットするための初期微細遅延回路を含んでいる。 図１０は、初期微細遅延回路の実施例のブロックダイアグラムである。 図１１は、位相差に基づいて遅延ラインをコントロールするための第１および第２カウンターを含む、デジタルコントローラーのブロックダイアグラムであり、第１および第２カウンターは、参照クロックに関して遅延ラインを較正するための第１較正ループの部分を形成している。 図１２は、図１１で示されたデジタルコントローラーのブロックダイアグラムであり、さらに、細粗変換係数を較正するための第２較正ループの概念的な表示を含んでおり、第１カウンターのキャリーアウト（ｃａｒｒｙ−ｏｕｔ）閾値として適用され得る。 図１３は、第２較正ループの実施例のブロックダイアグラムであり、細粗変換係数を増加及び／又は減少させるための第３カウンターを含んでいる。 図１４は、ここにおいて説明されたデジタル的にコントロール可能な遅延ラインを有するマスターＤＬＬを含むシステムのブロックダイアグラムである。 図１５は、細粒遅延エレメントの数量Ｐを較正する方法のフローチャートであり、結合された遅延は一つの粗粒遅延エレメントの遅延と実質的に等しい。 図１６は、細粒遅延エレメントの数量ｎ、および、粗粒遅延エレメントの数量ｍを較正する方法のフローチャートであり、結合された遅延は参照クロックの期間に対応している。

図１は、デジタル的にコントロールされた遅延ライン１０２と、遅延ライン１０２をコントロールするためのデジタルコントロールのブロックダイアグラムである。コンピューター１０４は、遅延ライン１０２をコントロールして、参照クロック１０６の位相遅れバージョン（ｖｅｒｓｉｏｎ）を出力する。ここでは、参照クロック１０８として示されているものである。

遅延ライン１０２は、複数の第１および第２遅延エレメントを含んでおり、複数の第１遅延エレメントの結合は、第２遅延エレメントのそれぞれの遅延と実質的に等しい。

説明目的のために、第１遅延はここにおいて細粒遅延エレメントとして参照され、第２遅延はここにおいて粗粒遅延エレメントとして参照される。細粒と粗流という用語は、ここにおいては相対的に使用されるものである。第１および第２のどちらとも、遅延に係る所定の量または範囲に限定されるものではない。

図１において、第１および第２遅延エレメントは、それぞれ、細粒遅延エレメント１１０、および、粗粒遅延エレメント１１２として示されている。

細粒遅延エレメント１１０と粗粒遅延エレメント１１２は、対応する遅延ラインとして実施されてよい。図２に関して以下に説明されるようにである。

図２は、遅延ライン１０２のブロックダイアグラムであり、細粒遅延エレメント１１０が微細遅延パイロット回路２１０として実施され、粗粒遅延エレメント１１２が粗粒遅延ライン２１２として実施されている。

粗粒遅延ライン２１２は、バッファーおよびマルチプレクサーロジックを伴なって実施される相対的な粗粒遅延エレメントまたはセルの配列を含み得る。

細粒遅延エレメント１１０は、スイッチコントロールのキャパシターの配列を含んでよく、それぞれが選択的にノードに接続されており、抵抗／容量（ＲＣ）深さをノードに追加している。キャパシターのスイッチがオンされると、対応するＲＣ負荷が、ノードにおける参照クロックの立上り及び立下り時間を一定数量で遅延させ、それは粗粒遅延エレメント１１２に係る遅延の一部であり得る。一定数量で増加する遅延はデジタル遅延ライン１０２の解像度を定めることができ、遅延ライン１０２は、少なくともアナログ遅延ラインの解像度の中にあるように調整されることが許される。

図２において、微細遅延パイロット回路２１０は、参照クロック１０６を受け取り微細遅延パイロット２０２を出力するように実施され、粗粒遅延ライン２１２は、微細遅延パイロット２０２を受け取り遅延参照クロック１０８を出力するように実施される。デジタル的にコントロールされた遅延ライン１０２は、しかしながら、図２の実施例に限定されるものではない。

図１及び／又は図２において、デジタルコントローラー１０４は、比較的に微細なステップで遅延ライン１０２を調整するように実施されてよい。それぞれの増加または減少のために、一つまたはそれ以上の細粒遅延エレメント１１０のサブセットがイネーブル（ｅｎａｂｌｅ）またはディセーブル（ｄｉｓａｂｌｅ）され、もしくは、遅延ライン１０２に追加または減じられ得る。イネーブルされた細粒遅延エレメント１１０の数量が一つの粗粒遅延エレメント１１２の遅延に対応するときは、粗粒遅延エレメント１１２の代わりに、その数量の細粒遅延エレメント１１０のスイッチがオフまたはオンにされる。

コントローラー１０４は、イネーブルされた細粒遅延エレメント１１０の数量をコントロールするための第１カウンターを含み得る。遅延を増加するように決定された場合、第１カウンターが増加され、一つの細粒遅延エレメント１１０がイネーブルされるか、遅延ライン１０２に追加される。逆に、累積された減少が一つの粗粒遅延エレメント１１２の遅延に等しい場合、粗粒遅延エレメント１１２は除去またはディセーブルされ、第１カウンターが１の値まで増加されるが、一つの粗粒遅延エレメント１１２と同等の物より少ない。

コントローラー１０４は、対応する変数ｎおよびｍを伴なって、細粒遅延エレメント１１０および粗粒遅延エレメント１１２をコントロールするように実施されてよい。

コントローラー１０４は、位置的な表記カウントを伴なってｎおよびｍをコントロールするように実施されてよい。ここで、ｎおよびｍは、最も重要でない位置および最も重要な位置に対応しており、細粒遅延エレメント１１０の数量によって基数（ｒａｄｉｘ）が定められる。細粒遅延エレメントの結合された遅延は、一つの粗粒遅延エレメント１１２と実質的に等しくなっている。基数は、また、ここにおいて、細粗変換係数、または、より簡潔に、変換係数として参照される。

実施例として、一つの粗粒遅延エレメント１１２が８つの細粒遅延エレメントの結合された遅延と実質的に等しい場合には、変換係数は８となる。

第１カウンターは、異なる変換係数に対する実行を合図するように構成することができる。これらに限定されるわけではないが、４、５、６、７、及び／又は、８といったものである。

コントローラー１０４は、一つまたはそれ以上の細粒遅延エレメント１１０の測定された遅延に基づいて変換係数を較正するように、そして、その較正に基づいて第１のカウンターを構成するように実施されてよい。変換係数の較正とカウンターの構成は、プロセス、電圧、及び／又は、温度（ＰＶＴ）の変動にわたって精度を維持するために役に立つ。

遅延の一定数量増加的な調整の実施例が、図３において提供されている。

図３は、結合された８つの細粒遅延エレメント１１０が一つの粗粒遅延エレメント１１２と実質的に等しい実施例を示している。

図４と図５は、図３の実施例に基づくものである。ここにおいて開示される方法およびシステムは、しかしながら、これらの実施例に限定されるものではない。

図４は、遅延における一定数量増加を説明するために、遅延ライン１０２の状態４０２、４０４、および、４０６を示している。

状態４０２では、７つの細粒遅延エレメント１１０と４つの粗粒遅延エレメント１１２がイネーブルされており、ｎ＝７かつｍ＝４に対応している。

４０８では、遅延を一定数量増加させることが決定される。このことは、別の細粒遅延エレメント１１０をイネーブルにすることにより達成され得る。ｎ＝８かつｍ＝４である、状態４０４に示されているようにである。

代替的に、増加は、別の粗粒遅延エレメント１１２をイネーブルにし、かつ、７つの細粒遅延エレメント１１０をディセーブルすることによって達成することができる。ｎ＝０かつｍ＝５である、状態４０６に示されているようにである。

図５は、遅延における一定数量減少を説明するために、遅延ライン１０２の状態５０２、５０４、および、５０６を示している。

状態５０２では、１つの細粒遅延エレメント１１０と５つの粗粒遅延エレメント１１２がイネーブルされており、ｎ＝１かつｍ＝５に対応している。

５０８では、遅延を一定数量減少させることが決定される。このことは、別の細粒遅延エレメント１１０をディセーブルにすることにより達成され得る。ｎ＝０かつｍ＝５である、状態５０４に示されているようにである。

代替的に、減少は、一つの粗粒遅延エレメント１１２をディセーブルにし、かつ、７つの細粒遅延エレメント１１０をイネーブルすることによって達成することができる。ｎ＝８かつｍ＝４である、状態５０６に示されているようにである

状態５０４と５０６のいずれかから、ｎ＝７かつｍ＝４を設定することにより後に続く減少が実施され得る。

図６は、細粒遅延パイロット回路２１０の実施例に係るブロックダイアグラムであり、細粒遅延エレメント１１０は、スイッチコントロールのキャパシター回路１１０−１から１１０−ｉを含んでいる。

スイッチコントロールのキャパシター回路１１０−１から１１０−ｉは、ノード６０２に対して接続されるように、それぞれが独立してコントロール可能である。

スイッチコントロールのキャパシター回路１１０−１から１１０−ｉは、ノード６０２に対して比較的に小さい抵抗／容量（ＲＣ）負荷をそれぞれに追加することができる。ＲＣ負荷の抵抗部分は、入力バッファー回路６１０によって提供され得る。代替的に、または、追加的に、抵抗は、スイッチコントロールのキャパシター回路１１０−１から１１０−ｉの中で提供され得る。

参照クロック１０６が入力ノード６０４に対して適用された場合、イネーブルされたそれぞれのＲＣ負荷は、参照クロック１０６の立上り及び立下り時間に対して比較的に小さな遅延を与え、出力ノード６０８での微細遅延パイロット２０２として参照クロック１０６の位相遅れバージョンを提供する。

図６において、スイッチコントロールのキャパシター回路１１０−１から１１０−ｉのコントロールは、ｉ個のコントロール６１２を伴なって示されており、それぞれがスイッチコントロールのキャパシター回路１１０−１から１１０−ｉのうち対応する一つを選択的に追加、または、上述のように除去するものである。

微細遅延パイロット回路２１０は、ｎの値に基づいてｉ個のコントロールを生成するためのデコーダー６１４を含んでよい。

微細遅延パイロット回路２１０は、出力バッファー回路を含んでよく、ここにおいては出力バッファー６１２として示されている。出力バッファー６１２は、微細遅延パイロット回路を後に続く負荷から隔離するように働く。粗粒遅延ライン２１２からの隔離といったものである。

図６において、それぞれの微細遅延エレメント２１２−１から２１２−ｊによって提供される遅延は、お互いに実質的に等しい。そして、微細遅延パイロット回路２１０に対する遅延に貢献する実質的に全てのロジック回路は、細粒遅延エレメント１１０の中に含まれる。さらに詳しく以下に説明するように、遅延ライン１０２の較正は、細粒遅延エレメント１１０に影響するプロセス、電圧、及び、温度（ＰＶＴ）の変動を実質的に補償している。

図７は、粗粒遅延ライン２１２の実施例に係るブロックダイアグラムであり、粗粒遅延ライン１１２はバッファー２１２−１から２１２−ｊを含んでおり、スイッチコントロールのキャパシター回路７０２−１から７０２−ｊに対応している。粗粒遅延ライン２１２は、ｊ個のスイッチコントロール７０６にうちの一つを動作させるためのデコーダーを含んでもよく、遅延した参照クロック１０８として、選択的にバッファー２１２−１から２１２−ｊのうちの一つの出力７０２を提供する。

粗粒遅延ライン２１２は、出力７０２−１から７０２−（ｊ−１）に係る負荷と類似の出力７０２−ｊに対する負荷を提供することができる。

図７において、それぞれの粗粒遅延エレメント２１２−１から２１２−ｊによって提供される遅延は、実質的にお互いに等しく、そして、粗粒遅延ライン２１２の出力に対する遅延に貢献する実質的に全てのロジック回路は、粗粒遅延エレメント１１２に含まれる。以下に詳しく説明するように、遅延ライン１０２の較正は、粗粒遅延エレメント１１２に影響するＰＶＴ変動を実質的に補償するものである。

図８は、粗粒遅延ライン２１２の実施例に係るブロックダイアグラムであり、粗粒遅延エレメント１１２はバッファー２１２−１から２１２−ｋを含んでいる。

図８において、バッファー２１２−１から２１２−ｋは、それぞれ反転バッファー８０２と２対１反転のマルチプレクサー８０４（ｉｎｖｅｒｔｉｎｇ ２：１ ｍｕｌｔｉｐｌｅｘｅｒ）を含んでおり、粗粒遅延ライン２１２は、ｍの値に基づいてマルチプレクサー８０４を選択的にコントロールするためのデコーダー８０６を含んでいる。

図８の実施例において、デコーダー８０６は、ｍの値に基づいて、マルチプレクサー８０４のうちの一つに対してロジック１を出力し、残りのマルチプレクサー８０４に対してはロジック０を出力する。

第１の実施例においては、ｍ＝１であり、かつ、デコーダー８０６がマルチプレクサー８０４−１に対してロジック１を出力しており、マルチプレクサー８０４−２から８０４−ｋに対してロジック０を出力している。これによりマルチプレクサー８０４−１は、遅延した参照クロック１０８として、反転バッファー８０２−１の出力を反転する。この実施例において、微細遅延パイロット２０２は２回反転され、従って微細遅延パイロット２０２としての極性は同一であり、一つの反転バッファー８０２および一つのマルチプレクサー８０４によって位相が遅らされる。

マルチプレクサー８０４−２から８０４−ｋの出力は、ｍ＝１の場合は使用されない。

第２の実施例においては、ｍ＝２であり、かつ、デコーダー８０６がマルチプレクサー８０４−２に対してロジック１を出力しており、残りのマルチプレクサー８０４−１と８０４−３から８０４−ｋに対してロジック０を出力している。これによりマルチプレクサー８０４−２は反転バッファー８０２−１の出力を反転し、マルチプレクサー８０４−１は、遅延した参照クロック１０８として、反転バッファー８０２−２の出力を反転して出力する。この実施例において、微細遅延パイロット２０２は４回反転され、従って微細遅延パイロット２０２としての極性は同一であり、２つの反転バッファー８０２および２つのマルチプレクサー８０４によって位相が遅らされる。

マルチプレクサー８０４−３から８０４−ｋの出力は、ｍ＝２の場合は使用されない。

第３の実施例においては、ｍ＝３であり、かつ、デコーダー８０６がマルチプレクサー８０４−３に対してロジック１を出力しており、残りのマルチプレクサー８０４−１、８０４−２と８０４−４から８０４−ｋに対してロジック０を出力している。これによりマルチプレクサー８０４−３は反転バッファー８０２−２の出力を反転し、マルチプレクサー８０４−２は、マルチプレクサー８０４−３の出力を出力し、かる、マルチプレクサー８０４−１は、遅延した参照クロック１０８として、マルチプレクサー８０４−２の出力を反転して出力する。この実施例において、微細遅延パイロット２０２は６回反転され、従って微細遅延パイロット２０２としての極性は同一であり、３つの反転バッファー８０２および３つのマルチプレクサー８０４によって位相が遅らされる。

マルチプレクサー８０４−４から８０４−ｋの出力は、ｍ＝３の場合は使用されない。

ここにおける説明に基づいて、当業者であれば、ｍの他の値に対する遅延エレメント１１２−１から１１２−ｋの動作が理解されよう。

図８において、それぞれの粗粒遅延エレメント２１２−１から２１２−ｋによって提供される遅延は、実質的にお互いに等しく、そして、粗粒遅延ライン２１２の出力に対する遅延に貢献する実質的に全てのロジック回路は、粗粒遅延エレメント１１２に含まれる。以下に詳しく説明するように、遅延ライン１０２の較正は、粗粒遅延エレメント１１２に影響するＰＶＴの変動を実質的に補償するものである。

細粒遅延エレメント１１０は、第２の遅延エレメントのうちの一つの遅延の約８分の１の遅延を提供するようにそれぞれ実施されてよく、ＰＶＴの変動に応じて、およそ５分の１から１０分の１の間で変化し得る。

細粒遅延エレメント１１０は、例えば、およそ２０ピコ秒（ｐｉｃｏｓｅｃｏｎｄ）以下の遅延を伴なってそれぞれ実施されてもよく、ＰＶＴ変動のためにおよそ８ピコ秒から１５ピコ秒の間で変化し得る。しかしながら、細粒遅延エレメント１１０の遅延は、これらの実施例に限定されるものではない。

粗粒遅延エレメント１１２は、例えば、およそ１３０ピコ秒の遅延を伴なってそれぞれ実施されてもよく、ＰＶＴの変動により変化し得る。

細粒遅延エレメント１１０および粗粒遅延エレメント１１２の遅延は、ここにおける実施例に限定されるものではない。

遅延ライン１０２は、遅延における変化を補償するために較正され得る。

デジタル的にコントロールされた遅延ライン１０２とデジタルコントローラー１０４は、上記の一つまたはそれ以上の実施例において説明されたように、デジタル遅延固定ループ（ＤＬＬ）として実施されてよい。ＤＬＬは、ここにおいて開示されるように、遅延ライン１０２を較正するためのマスターＤＬＬとして実施され得る。ＤＬＬは、ここにおいて開示されるように、同様に実施される遅延ラインを有するマスターＤＬＬによって提供された較正パラメーターに基づいて、遅延ライン１０２を操作するためのスレーブＤＬＬとして実施されてもよい。

図９は、デジタルＤＬＬ９００のブロックダイアグラムであり、デジタル的にコントロールされた遅延ライン１０２とデジタルコントローラー１０４を含んでおり、図２において示したように、さらに位相検出器９０２を含んでいる。図９において、遅延参照クロック１０８はフィードバック参照クロック９０８として示されており、位相検出器９０２は参照クロック１０６とフィードバック参照クロック９０８との間の位相差に係る指標９０４を生成するように実施される。

位相検出器９０２は、参照クロック１０６とフィードバック参照クロック９０８の到着時間に基づいて指標９０４を生成するように実施されてよく、クロックの立上り及び／又は立下りエッジに基づいている。

位相検出器９０２は、２つの状態のうちの一つとしての指標９０４を生成するように実施されてよい。第１状態は、ここにおいて「アップ（“ｕｐ”）」と示されているが、遅延参照クロック１０８を先導する参照クロック１０６に対して反応してよく、遅延ライン１０２の遅延を増加する必要があることを示すために使用され得る。第２状態は、ここにおいて「ダウン（“ｄｏｗｎ”）」と示されているが、遅延参照クロック１０８に遅れる参照クロック１０６に対して反応してよく、遅延ライン１０２の遅延を減少する必要があることを示すために使用され得る。

デジタルコントローラー１０４は、参照クロック１０６の立上りエッジと参照クロック１０６の以前のサイクルから生成されたフィードバック参照クロック９０８の立上りエッジを実質的に適合させるようにｎおよびｍを調整するために実施され得る。そうした適合において、ｎおよびｍは参照クロック１０６の期間を表わし、または、対応している。そして、以下の一つまたはそれ以上の実施例において説明されるようにスレーブ遅延ラインに対する出力であってよい。

指標９０４の解像度は、粗粒遅延エレメント１１２の遅延よりむしろ、従来のデジタルＤＬＬの場合がそうであるように、細粒遅延エレメント１１０の遅延として定義され得る。細粒遅延エレメント１１０の遅延は、アナログＤＬＬの解像度と等しいか、より良いものであり得る。

微細遅延パイロット回路２１０は、どの細粒遅延エレメント１１０もノード６０２に接続されていない場合を含めて、参照クロック１０６に対して遅延を与えるための固有の抵抗および固有のキャパシタンスを含み得る。固有の抵抗およびキャパシタンスは、入力バッファー回路６１０、出力バッファー回路６１２、及び／又は、他の回路から生じ得るものである。

ＤＬＬ９００は、そうした細粒パイロット回路２１０の固有の抵抗およびキャパシタンスをキャンセルし、または、補償するための初期微細遅延回路９０６を含んでよい。初期微細遅延回路９０６は、図１０に関して以下に説明されるように、微細遅延パイロット回路２１０と類似の回路を含み得る。

図１０は、初期微細遅延回路９０６の実施例のブロックダイアグラムであり、バッファー回路９１０と９２０を含んでいる。バッファー回路は、それぞれが、図６における微細遅延パイロット回路１０２の入力バッファー回路６１０と出力バッファー回路６１２に類似し、または、同一のものであってよい。初期微細遅延回路９０６は、スイッチ回路９１４−１から９１４−ｉを含んでおり、それぞれが、図６のスイッチコントロールのキャパシター回路１１０−１から１１０−ｉと類似または同一のスイッチ回路を含んでいる。

初期微細遅延回路９０６と微細遅延パイロット回路１０２との間の類似性は、ＰＶＴの変動にわたり精度を維持するために役立つものである。

図１１は、デジタルコントローラー１０４のブロックダイアグラムであり、図９の位相差指標９０４に基づいて一定数量増加または減少するカウンター１１０４を含んでいる。

デジタルコントローラー１０４は、時間にわたる位相差を評価するための判断モジュール１１０２を含んでおり、積分機能を含み得る。デジタルコントローラー１０４は、その評価に基づいて、カウンター１１０４を選択的に一定数量増加または減少させるように実施される。

代替的に、カウンター１１０４は、位相差指標９０４のアップおよびダウンの指示に直接に反応して、一定数量増加または減少させるように実施されてもよい。

コントローラー１０４は、非同期状態機械、および、微細状態機械（ＦＳＭ）を含み得る。

カウンター１１０４は、カウント閾値に達した場合にキャリーアウト（ｃｏ）指標１１０６を出力するように実施されてよい。カウント閾値は、細粒遅延エレメント１１０と粗粒遅延エレメント１１２との変換係数に反応し得る。

カウンター１００４は、複数の選択可能な閾値のうちの一つにおいてキャリーアウト１００６を生成するように構成され得る。これらに限定されるわけではないが、４、５、６、７、または、８を含む、複数の変換係数に適合するようにである。キャリーアウト１１０６は、変換係数の変化に応じて再構成されてもよい。ＰＶＴの変動によるものである。

デジタルコントローラー１０４は、キャリーアウト指標１１０６に基づいて一定数量増加および減少する第２カウンター１１０８を含んでもよい。

デジタルコントローラー１０４は、イネーブルまたは選択された細粒遅延エレメント１１０の数量、ｎ、をカウンター１１０４に基づいてコントロールし、かつ、イネーブルまたは選択された粗粒遅延エレメント１１２の数量、ｍ、をカウンター１１０８に基づいてコントロールするように実施され得る。

図１１に示されるように、カウンター１１０４は３ビットの変数カウンターを含んでよく、カウンター１１０８は６ビットのカウンターを含んでよい。カウンター１１０４と１１０８は、しかしながら、図１１の実施例に限定されるものではない。

図９と図１１における、デジタル的にコントロールされた遅延ライン１０２、位相検出器９０２、カウンター１１０４と１１０８、および、判断モジュール１００２の組合せは、ここにおいて、第１較正ループとして参照され、参照クロック１０６のサイクルに反応するｎおよびｍの値を較正または判断する。

ＤＬＬは、細粗変換係数Ｐを判断するための第２較正ループを含み得る。図１２および図１３に関して以下に説明されるように、一つまたはそれ以上の細粒遅延エレメント１１０および一つまたはそれ以上の粗粒遅延エレメント１１２に基づくものである。

図１２は、図１１で説明されたようなデジタルコントローラー１０４のブロックダイアグラムであり、細粗変換係数Ｐを判断するための第２較正ループの概念的な表示をさらに含んでおり、１２０４で示されている。変換係数Ｐは、カウンター１１０４のキャリーアウト閾値を構成するために使用され得る。

図１３は、第２較正ループ１２０２の実施例のブロックダイアグラムであり、細粗変換係数Ｐの値を一定数量増加及び／又は減少するカウンター１３０２を含んでいる。カウンター１３０２は、図１１におけるカウンター１１０４に応じるものでよく、または、別のカウンターとして実施されてもよい。

細粗変換係数Ｐの較正の最中には、位相検出器９０２に対するフィードバック参照クロック１３０４を生成するために、参照クロック１０６が微細遅延パイロット回路２１０に対して提供される。参照クロック１０６は、また、初期微細遅延回路９０６に対して、および、粗粒遅延ライン２１２に対して提供され、位相検出器９０２に対して参照クロック１３０６が提供される。

細粗変換係数Ｐの較正の最中には、また、ｍは１に設定され、Ｐがゼロに初期化され、そして、位相検出器９０２は、参照クロック１３０４の立上りエッジと参照クロック１０６の以前のサイクルから生成されたフィードバック参照クロック１３０２の立上りエッジを実質的に適合させ得る。

較正されたｎ、ｍ、及び／又は、Ｐの値は、図１４に関して以下に説明されるように、一つまたはそれ以上のスレーブ遅延ラインに提供される。

図１４は、システム１４００のブロックダイアグラムであり、プロセッサ基盤のシステムを含んでよい。

システム１４００は、サブシステム１４０２と１４０４を含み、これらに限定されるわけではないが、それぞれが、集積回路、集積回路のダイ（ｄｉｅ）またはチップ、回路基板、コンピューターシステムの物理的デバイス、及び／又は、それらの部分、に対応し得る。

サブシステム１４０２は、機能システム１４０６を含んでよく、集積回路ロジック及び／又はプロセッサを含み得る。サブシステム１４０２は、さらに、機能システム１４０６とサブシステム１４０４との間をインターフェイスするための入出力（Ｉ／Ｏ）インターフェイス１４０８を含んでよい。

サブシステム１４０４は、例えば、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）を含み、そして、非同期ＤＲＡＭを含み得る。

サブシステム１４０４は、データ１４１０及び関連するストローブ（ｓｔｒｏｂｅ）クロック１４１２を送信するように実施され得る。送信データ１４１０のデータ転送は、ストローブクロック１４１２の立上り又は立下りエッジにおいて発生し、ダブルデータレート（ＤＤＲ）として参照される。

Ｉ／Ｏインターフェイス１４０８は、データ１４１０をサンプルするために受信器１４１４を含み得る。受信器１４１４のタイミングは、データ１４１０がデータ転送の間にサンプルされるようにコントロールされてよく、データ１４１０の目玉の中心として参照される。受信器１４１４のタイミングは、スレーブデジタルＤＬＬ１４１６によってコントロールされ得るが、以下に説明される。

Ｉ／Ｏインターフェイス１４０８は、データ１４２２として、サブシステム１４０４に対してデータ１４２０を送信するための送信器１４１８を含み得る。送信器１４１８のタイミングは、データ１４２２の目玉の中心が送信クロック１４２４の転送での実質的な中心に置かれるようにコントロールされ、サブシステム１４０４は、送信クロック１４２４に基づいて送信データ１４２２をサンプルできる。送信器１４１８のタイミングは、スレーブデジタルＤＬＬ１４２６によってコントロールされ得るが、以下に説明される。

Ｉ／Ｏインターフェイス１４０８は、システムクロック１４３０から参照クロック１０６を生成するためのクロックジェネレーター１４２８を含み得る。

Ｉ／Ｏインターフェイス１４０８は、ここにおける一つまたはそれ以上の実施例において説明されるように、参照クロック１０６の期間に対するｎ、ｍ、および、Ｐの値を較正するためのマスターデジタルＤＬＬを含んでいる。スレーブＤＬＬ１４１６と１４２６は、ｎ、ｍ、そして、Ｐの値、および、対応する位相コントロール１４１７と１４２７に基づいて、対応するクロック１４１５と１４２５を生成するように実施され得る。

スレーブデジタルＤＬＬ１４１６と１４２６は、マスターデジタルＤＬＬ１４３２からアップデートされたｎ、ｍ、および、Ｐの値を継続的に、または、時々、つまり定期的またはスケジュール通りに、受け取るように実施され得る。

マスターデジタルＤＬＬ１４３２は、継続的に実行するように実施されてよく、ｎおよびｍの較正とＰの較正との間をスイッチすることができる。

代替的に、マスターデジタルＤＬＬ１４３２は、Ｐ、ｎおよびｍ、を較正するために時々イネーブルにされ、そうでないときはディセーブルされてよい。

継続的に動作する場合に、マスターＤＬＬ１４３２は、同様な解像度を有するアナログマスターＤＬＬの消費電力の約３０分の１の電力を消費し、動作が時々ディセーブルされる場合はさらに少ない電力を消費し得る。

マスターデジタルＤＬＬ１４３２は、内部クロックをオンおよびオフするためのタイマー回路を含んでよい。内部クロックがオフである場合、ｎ、ｍ、および、Ｐの値はカウンターレジスターの中に維持され、デジタルＤＬＬを通る電流は漏洩電流に近づく。

タイマーは、オン／オフ時間比率をもって内部クロックをコントロールするように実施されてよい。比率は、例えば、１００％、５０％、２５％、１０％、１％まで、または、それ以下である。例として、タイマーは、５マイクロ秒の期間に内部クロックをオフし、５０ナノ秒の期間に内部クロックをオンするように実施され得る。

マスターデジタルＤＬＬ１４３２は、毎秒約２０万回のアップデートを実行するように実施され得る。

デジタル的にコントロール可能な遅延ラインを較正する方法は、ここにおいて開示されるように、図１５および図１６に関して以下の説明される。

図１５は、第１遅延エレメントの数量、Ｐ、を較正する方法に係るフローチャート１５００であり、結合された遅延は、第２遅延エレメントの一つの遅延と実質的に等しい。

１５０２において、第１参照クロックは、第２参照クロックを生成するために第２遅延エレメントの一つにより遅延される。

１５０４において、第１参照クロックは、フィードバッククロックを生成するためにＰ個の第１遅延エレメントにより遅延される。

１５０６において、第２参照クロックとフィードバッククロックが比較される。比較は、エッジの立上り又は立下りといった、状態遷移を調査することを含み、状態遷移に基づいて最初の到着（ｆｉｒｓｔ−ｔｏ−ａｒｒｉｖｅ）を検出することを含み得る。

１５０８において、フィードバッククロックが第２参照クロックを先導する場合に、処理は１５１０に進行し、遅延ラインの遅延を増やすためにＰが一定数量増加される。

フィードバッククロックが、１５０８において第２参照クロックに遅れている場合、処理は１５１２に進行し、遅延ラインの遅延を減らすためにＰが一定数量減少される。

１５１６で示されるように、Ｐの較正は継続し得る。Ｐの較正は、しばらくの間継続し、それは既定の時間期間であり得る。

１５１４でＰの較正が終了する場合、図１６に関して以下に説明するように、Ｐは、ｎおよびｍを較正するために使用され得る。

図１６は、第１遅延エレメントの数量、ｎ、と第２遅延エレメントの数量、ｍ、を較正する方法に係るフローチャート１６００であり、結合された遅延は、参照クロックの一つの期間に対応している。

１６０２において、ｎはゼロに初期化され、ｍは負でない整数｛０、１、２、・・・｝に初期化され得る。

１６０４において、参照クロックは、フィードバッククロックを生成するために、ｎ個の細粒遅延エレメントおよびｍ個の粗粒遅延エレメントにより遅延される。

１６０６において、参照クロックとフィードバッククロックの位相が比較される。比較は、エッジの立上り又は立下りといった、状態遷移を調査することを含み、状態遷移に基づいて最初の到着（ｆｉｒｓｔ−ｔｏ−ａｒｒｉｖｅ）を検出することを含み得る。

比較は、フィードバッククロックのリーディングエッジ（ｌｅａｄｉｎｇ ｅｄｇｅ）と後に続く参照クロックのサイクルのリーディングエッジとを比較することを含み、参照クロックの期間に関してｎおよびｍを計算する。

１６０８において、フィードバッククロックが参照クロックを先導する場合に、処理は１６１０に進行し、遅延ラインの遅延が増加される。

１６１０において、ｎがＰ−１よりも小さい場合に、ｎは１６１０で一定数量増加される。

１６１０でｎがＰ−１と等しい場合、１６１４においてｍは一定数量増加され、ｎはゼロにリセットされる。

１６０８に戻ると、フィードバッククロックが参照クロックに遅れている場合、処理は１６１６に進行し、遅延ラインの遅延は減少される。

１６１６において、ｎが０（ゼロ）より大きい場合、ｎは１６１８で一定数量減少される。

１６１６において、ｎが０（ゼロ）に等しい場合、１６２０においてｍは一定数量増加され、ｎはＰ−１に設定される。

１６２４で示される溶接に、ｎおよびｍの較正は継続し得る。ｎおよびｍの較正は、しばらくの間継続し、それは既定の時間期間であり得る。

１６２２でｎおよびｍの較正が終了する場合、Ｐ、ｎおよびｍの較正された値が１６１６において出力される。スレーブ遅延ラインに対して、といったものである。

ここにおいて開示された一つまたはそれ以上の特徴は、ハードウェア、ソフトウェア、ファームウェア、および、それらの組合せにおいて実施され、個別の集積回路、特定用途向け集積回路（ＡＳＩＣ）ロジック、および、マイクロコントローラーを含み、領域特定集積回路パッケージの一部、及び／又は、集積回路パッケージの組合せとして実施され得る。

方法およびシステムは、機能、特徴、および、それらの関係を説明する機能的ビルディングブロックを用いて、ここにおいて開示される。これらの機能的ビルディングブロックに係る少なくともいくつかの境界は、記述の便利のために、ここにおいて任意的に定義されてきた。所定の機能およびその関係が適切に実行される限りにおいては代替の境界が定義されてもよい。

ここにおいて種々の実施例が開示されているが、それらは実施例として述べられてきただけであり、限定的なものではないことが理解されるべきである。当業者にとっては、ここにおいて開示された方法及びシステムの精神および範囲から逸脱することなく、形式や詳細において種々の変形が行われ得ることが明であろう。従って、特許請求の範囲および広さは、ここにおけるあらゆる実施例によって限定されるものではない。

Claims (13)

1. デジタル的にコントロール可能な遅延ラインであり、複数の第１遅延エレメントを含み、それぞれが第１遅延量を提供し、かつ、複数の第２遅延エレメントを含み、それぞれが第１遅延量より大きい第２遅延量を提供するラインと；
   前記遅延ラインの遅延をコントロールするために、選択された数量の前記第１および第２遅延エレメントを使用するデジタルコントローラーと、
   を含み、
   前記デジタルコントローラーは、
   第１遅延エレメントの数量Ｐを較正し、前記第１遅延量のＰ倍としてまとめられた遅延が前記第２遅延エレメントの一つの遅延と実質的に等しくなるように実施され、かつ、
   第１遅延エレメントの数量ｎおよび第２遅延エレメントの数量ｍを較正し、前記第１遅延量のｎ倍と前記第２遅延量のｍ倍の和としてまとめられた遅延が参照クロックの一つの期間に対応するように実施され、
   前記デジタルコントローラーは、さらに、
   ｎおよびｍの較正の最中にｎを一定数量増加および減少する第１カウンターと、
   カウント閾値に達した場合に出力される前記第１カウンターからのキャリーアウト指標に応じてｍを一定数量増加および減少する第２カウンターと、
   Ｐの較正の最中にＰを一定数量増加および減少する第３カウンターと、
   ｎおよびｍの較正の最中に、前記遅延ラインに適用された前記参照クロックと前記遅延ラインにより遅延された前記参照クロックとの位相差を検出し、かつ、前記位相差に基づいて前記第１カウンターに対して増加および減少のコントロールを出力する位相検出器と、を含み、
   前記Ｐを較正することは、
   Ｐを負でない整数に初期化し、
   第２参照クロックを生成するために第２遅延エレメントの一つにより第１参照クロックを遅延させ、
   フィードバッククロックを生成するためにＰ個の第１遅延エレメントにより第１参照クロックを遅延させ、
   前記第２参照クロックと前記フィードバッククロックの位相を比較し、
   前記フィードバッククロックが前記第２参照クロックを先導する場合に、Ｐを一定数量増加し、かつ、
   前記フィードバッククロックが前記第２参照クロックに遅れている場合に、Ｐを一定数量減少すること、を含み、
   前記ｎおよびｍを較正することは、
   ｎをゼロに初期化し、ｍを負でない整数に初期化し、
   フィードバッククロックを生成するためにｎ個の第１遅延エレメントおよびｍ個の第２遅延エレメントにより参照クロックを遅延させ、
   前記参照クロックと前記フィードバッククロックの位相を比較し、
   前記フィードバッククロックが前記参照クロックを先導し、かつ、ｎがＰ−１よりも小さい場合に、ｎを一定数量増加し、
   前記フィードバッククロックが前記参照クロックを先導し、かつ、ｎがＰ−１に等しい場合に、ｍを一定数量増加し、かつ、ｎをゼロに設定し、
   前記フィードバッククロックが前記参照クロックに遅れ、かつ、ｎがゼロよりも大きい場合に、ｎを一定数量減少し、
   前記フィードバッククロックが前記参照クロックに遅れ、かつ、ｎがゼロに等しい場合に、ｍを一定数量減少し、かつ、ｎをＰ−１に設定する、
   ことを特徴とするシステム。
2. 前記第１遅延量は、約２０ピコ秒よりも小さい、
   請求項１に記載のシステム。
3. 前記第１遅延エレメントは、それぞれ、キャパシターと該キャパシターを前記遅延ラインに接続するためのスイッチとを含み、
   前記遅延ラインは、抵抗を含み、
   前記第１遅延量は、スイッチ結合された第１遅延エレメントの抵抗と容量の負荷によって与えられる、
   請求項１に記載のシステム。
4. 前記第２遅延エレメントは、それぞれ、バッファーとマルチプレクサーとを含み、
   前記バッファーは、お互いに直列接続され、
   少なくともマルチプレクサーのサブセットは、
   前記第２遅延エレメントに対応するバッファーの出力、および、
   隣接する第２遅延エレメントのマルチプレクサーの出力、
   のうち一つを出力するようにコントロール可能である、
   請求項１に記載のシステム。
5. 前記遅延ラインに適用される参照クロックの遅延に貢献する実質的に全てのロジック回路は、前記第１および第２遅延エレメントに含まれ、
   Ｐ、ｎおよびｍの前記較正は、前記第１および第２遅延エレメントに影響するプロセス、電圧、および、温度の変動を実質的に補償する、
   請求項１に記載のシステム。
6. マスター遅延固定ループであって、
   デジタル的にコントロール可能な遅延ラインであり、複数の第１遅延エレメントを含み、それぞれが第１遅延量を提供し、かつ、複数の第２遅延エレメントを含み、それぞれが第１遅延量より大きい第２遅延量を提供するラインと；
   前記遅延ラインの遅延をコントロールするために、選択された数量の前記第１および第２遅延エレメントを使用するデジタルコントローラーと、
   を含むマスター遅延固定ループと、
   前記マスター遅延固定ループのデジタル較正パラメーターに少なくとも部分的に基づいてスレーブクロックを生成するスレーブ遅延固定ループと、
   前記スレーブクロックに部分的に基づいてデータを通信する通信回路と、を含み、
   前記デジタルコントローラーは、
   第１遅延エレメントの数量Ｐを較正し、前記第１遅延量のＰ倍としてまとめられた遅延が前記第２遅延エレメントの一つの遅延と実質的に等しくなるように実施され、かつ、
   第１遅延エレメントの数量ｎおよび第２遅延エレメントの数量ｍを較正し、前記第１遅延量のｎ倍と前記第２遅延量のｍ倍の和としてまとめられた遅延が参照クロックの一つの期間に対応する、ように実施され、
   前記デジタルコントローラーは、さらに、
   ｎおよびｍの較正の最中にｎを一定数量増加および減少する第１カウンターと、
   カウント閾値に達した場合に出力される前記第１カウンターからのキャリーアウト指標に応じてｍを一定数量増加および減少する第２カウンターと、
   Ｐの較正の最中にＰを一定数量増加および減少する第３カウンターと、
   前記遅延ラインに適用されたクロックと前記遅延ラインにより遅延されたクロックとの位相差を検出し、かつ、前記位相差に基づいて前記第１カウンターに対して増加および減少のコントロールを出力する位相検出器と、を含み、
   前記Ｐを較正することは、
   Ｐを負でない整数に初期化し、
   第２参照クロックを生成するために第２遅延エレメントの一つにより第１参照クロックを遅延させ、
   フィードバッククロックを生成するためにＰ個の第１遅延エレメントにより第１参照クロックを遅延させ、
   前記第２参照クロックと前記フィードバッククロックの位相を比較し、
   前記フィードバッククロックが前記第２参照クロックを先導する場合に、Ｐを一定数量増加し、かつ、
   前記フィードバッククロックが前記第２参照クロックに遅れている場合に、Ｐを一定数量減少すること、を含み、
   前記ｎおよびｍを較正することは、
   ｎをゼロに初期化し、ｍを負でない整数に初期化し、
   フィードバッククロックを生成するためにｎ個の第１遅延エレメントおよびｍ個の第２遅延エレメントにより参照クロックを遅延させ、
   前記参照クロックと前記フィードバッククロックの位相を比較し、
   前記フィードバッククロックが前記参照クロックを先導し、かつ、ｎがＰ−１よりも小さい場合に、ｎを一定数量増加し、
   前記フィードバッククロックが前記参照クロックを先導し、かつ、ｎがＰ−１に等しい場合に、ｍを一定数量増加し、かつ、ｎをゼロに設定し、
   前記フィードバッククロックが前記参照クロックに遅れ、かつ、ｎがゼロよりも大きい場合に、ｎを一定数量減少し、
   前記フィードバッククロックが前記参照クロックに遅れ、かつ、ｎがゼロに等しい場合に、ｍを一定数量減少し、かつ、ｎをＰ−１に設定する、
   ことを特徴とするシステム。
7. 前記システムは、さらに、
   前記マスター遅延固定ループ、前記スレーブ遅延固定ループ、前記通信回路、および、前記通信回路を通じて通信するためのデータハンドリングシステム、を含む集積回路デバイス、を有する、
   請求項６に記載のシステム。
8. 前記データハンドリングシステムは、プロセッサを含む、
   請求項７に記載のシステム。
9. 前記システムは、さらに、
   前記マスター遅延固定ループ、前記スレーブ遅延固定ループ、前記通信回路、メモリー、および、前記通信回路を通じて前記メモリーと通信するためのプロセッサ、を含む回路基板、を有する、
   請求項６に記載のシステム。
10. 前記第１遅延量は、約２０ピコ秒よりも小さい、
    請求項６に記載のシステム。
11. 前記第１遅延エレメントは、それぞれ、キャパシターと該キャパシターを前記遅延ラインに接続するためのスイッチとを含み、
    前記遅延ラインは、抵抗を含み、
    前記第１遅延量は、スイッチ結合された第１遅延エレメントの抵抗と容量の負荷によって与えられる、
    請求項６に記載のシステム。
12. 第１遅延エレメントの数量および第２遅延エレメントの数量をデジタル的にコントロールするステップを含み、
    前記第１遅延エレメントはそれぞれが第１遅延量を提供し、かつ、前記第２遅延エレメントはそれぞれが第１遅延量より大きい第２遅延量を提供し、
    前記デジタル的にコントロールするステップは、遅延ラインの遅延をコントロールするように、選択された数量の前記第１および第２遅延エレメントを使用するステップを含み、
    前記デジタル的にコントロールするステップは、さらに、
    第１遅延量のＰ倍としてまとめられた遅延が前記第２遅延エレメントの一つの遅延と実質的に等しくなるように、前記第１遅延エレメントの数量Ｐを較正するステップと、
    第１遅延量のｎ倍と第２遅延量のｍ倍の和としてまとめられた遅延が参照クロックの一つの期間に対応するように、前記第１遅延エレメントの数量ｎおよび前記第２遅延エレメントの数量ｍを較正するステップと、を含み、
    前記Ｐを較正するステップは、
    Ｐを負でない整数に初期化するステップと、
    第２参照クロックを生成するために第２遅延エレメントの一つにより第１参照クロックを遅延させるステップと、
    フィードバッククロックを生成するためにＰ個の第１遅延エレメントにより第１参照クロックを遅延させるステップと、
    前記第２参照クロックと前記フィードバッククロックの位相を比較するステップと、
    前記フィードバッククロックが前記第２参照クロックを先導する場合に、Ｐを一定数量増加するステップと、
    前記フィードバッククロックが前記第２参照クロックに遅れている場合に、Ｐを一定数量減少するステップと、を含み、
    前記ｎおよびｍを較正するステップは、
    ｎをゼロに初期化し、ｍを負でない整数に初期化するステップと、
    フィードバッククロックを生成するためにｎ個の第１遅延エレメントおよびｍ個の第２遅延エレメントにより参照クロックを遅延させるステップと、
    前記参照クロックと前記フィードバッククロックの位相を比較するステップと、
    前記フィードバッククロックが前記参照クロックを先導し、かつ、ｎがＰ−１よりも小さい場合に、ｎを一定数量増加するステップと、
    前記フィードバッククロックが前記参照クロックを先導し、かつ、ｎがＰ−１に等しい場合に、ｍを一定数量増加し、かつ、ｎをゼロに設定するステップと、
    前記フィードバッククロックが前記参照クロックに遅れ、かつ、ｎがゼロよりも大きい場合に、ｎを一定数量減少するステップと、
    前記フィードバッククロックが前記参照クロックに遅れ、かつ、ｎがゼロに等しい場合に、ｍを一定数量減少し、かつ、ｎをＰ−１に設定するステップと、
    を含む、
    ことを特徴とする方法。
13. 前記第１遅延量は、約２０ピコ秒よりも小さい、
    請求項１２に記載の方法。

Images