JP2010103839A5 - - Google Patents

Claims (16)

1. ＤＬＬ回路の入力端子に供給される所定周波数の入力信号に第１の遅延量を与え、ＤＬＬ回路の出力端子に出力信号として出力する第１の遅延回路と、
   前記出力信号に更に第２の遅延量を与え、第１の内部信号を出力する第２の遅延回路と、
   前記入力信号及び前記出力信号、並びに前記入力信号及び前記第１の内部信号をそれぞれ比較し、それぞれ対応する第１と第２の比較結果信号を出力する比較回路と、
   前記第１と第２の比較結果信号に従って前記第１の遅延量を変更する制御回路と、を備え、
   前記制御回路は、前記入力信号と出力信号の位相が一致した状態を示すロック判定信号が出力された状態において、前記第２の比較結果信号によらず、前記第１の比較結果信号に対応して第１の変化量を前記第１の遅延量へ与え前記第１の遅延量を変更し、前記ロック判定信号が出力されない状態において、前記第１と第２の比較結果信号に対応して前記第１の変化量よりも絶対値で大きな第２の変化量を前記第１の遅延量へ与え前記第１の遅延量を変更する、ことを特徴とするＤＬＬ回路。
2. 前記制御回路は、前記第１と第２の比較結果信号、並びに前記ロック判定信号が供給され、前記第１の遅延量を判定する判定回路を含み、
   前記判定回路は、前記ロック判定信号が出力された状態において、前記第２の比較結果信号を無効化する、ことを特徴とする請求項１記載のＤＬＬ回路。
3. 前記比較回路は、前記入力信号及び前記出力信号を比較する第１の比較部と、前記入力信号及び前記第１の内部信号を比較する第２の比較部を含み、
   前記ＤＬＬ回路は、更に、前記第２の比較部に入力する前記入力信号を前記ロック判定信号により停止する分離回路を、備えることを特徴とする請求項２に記載のＤＬＬ回路。
4. 前記制御回路は、前記第１と第２の変化量を前記第１の遅延量へ与える位相調整カウンタを、含み、
   前記第１の比較結果信号は、前記位相調整カウンタの下位ビットに対応し、
   前記第２の比較結果信号は、前記位相調整カウンタの下位ビットよりも上位の上位ビットに対応する、ことを特徴とする請求項１乃至請求項３のいずれか一項に記載のＤＬＬ回路。
5. 前記制御回路は、前記比較回路と前記位相調整カウンタとの間に配置される判定回路を含み、
   前記判定回路は、前記ロック判定信号が入力され、前記ロック判定信号により前記第２の比較結果信号を無効化する、ことを特徴とする請求項４に記載のＤＬＬ回路。
6. 入力クロック信号が可変遅延回路を介して出力クロック信号として出力されると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて前記可変遅延回路における遅延量を制御するＤＬＬ回路であって、
   前記入力クロック信号と前記出力クロック信号との位相を比較する第１の位相比較回路と、
   前記出力クロック信号を遅延する第１の遅延回路と、
   前記入力クロック信号と前記第１の遅延回路の出力信号との位相を比較する第２の位相比較回路と、
   制御回路と、
   を備え、
   前記制御回路は、前記第１の位相比較回路の比較結果および前記第２の位相比較回路の比較結果に応じて前記可変遅延回路における遅延量の制御を行い、ＤＬＬ回路がロック状態にある場合には前記第１の位相比較回路の比較結果のみによって前記可変遅延回路における遅延量の制御を行うことを特徴とするＤＬＬ回路。
7. 第Ｉ（Ｉ＝１〜Ｎ、Ｎは１以上の整数）の遅延回路の出力信号を遅延する第Ｉ＋１の遅延回路と、
   前記入力クロック信号と前記第Ｉ＋１の遅延回路の出力信号との位相を比較する第Ｉ＋２の位相比較回路と、
   をさらに備え、
   前記制御回路は、前記第１及び第２の位相比較回路の比較結果に加えて、第Ｉ＋２の位相比較回路の比較結果に応じて前記可変遅延回路における遅延量の制御をさらに行うことを特徴とする請求項６に記載のＤＬＬ回路。
8. 前記制御回路は、ＤＬＬ回路がロック状態にある場合には前記第１の位相比較回路の比較結果のみによって前記可変遅延回路における遅延量の制御を行うことを特徴とする請求項７に記載のＤＬＬ回路。
9. 前記可変遅延回路における遅延量を制御するためのカウント値をカウントする位相調整カウンタを更に備え、
   前記第２の位相比較回路が前記入力クロック信号と前記第１の遅延回路の出力信号との位相差が所定より大きいと判断した場合、前記位相調整カウンタは、前記第１の位相比較回路の位相比較結果に基づく前記カウント値の増減量を、より増大させることを特徴とする請求項６に記載のＤＬＬ回路。
10. 前記制御回路は、ＤＬＬ回路が初期状態からロック状態に至るに従い、第Ｉ＋２の位相比較回路から第２の位相比較回路に向かって順に、前記可変遅延回路における遅延量の制御に対する関与を除外していくことを特徴とする請求項７に記載のＤＬＬ回路。
11. 前記第Ｉの遅延回路の出力信号は、前記第Ｉ＋１の遅延回路の入力ノードに供給される、ことを特徴とする請求項７に記載のＤＬＬ回路。
12. ＤＬＬ回路は、更に、ＤＬＬ回路がロック状態にある場合に、前記第２の位相比較回路に供給する前記入力クロック信号を停止する分離回路を、備えることを特徴とする請求項６に記載のＤＬＬ回路。
13. 前記位相調整カウンタは、そのカウントビットの最上位ビット側から前記第Ｉ＋２の位相比較回路の比較結果信号を割り当て、最下位ビットに前記第１の位相比較回路の比較結果信号を割り当てる、ことを特徴とする請求項９に記載のＤＬＬ回路。
14. 入力クロック信号が可変遅延回路を介して出力クロック信号として出力されると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて前記可変遅延回路における遅延量を制御するＤＬＬ回路の制御方法であって、
    前記入力クロック信号と前記出力クロック信号との位相を比較する第１の位相比較ステップと、
    前記出力クロック信号を遅延するステップと、
    前記入力クロック信号と前記遅延された出力クロック信号との位相を比較する第２の位相比較ステップと、
    前記第１の位相比較ステップの比較結果および前記第２の位相比較ステップの比較結果に応じて前記可変遅延回路における遅延量の制御を行うステップと、
    を含み、
    前記遅延量の制御を行うステップは、ＤＬＬ回路がロック状態にある場合に、前記第１の位相比較ステップの比較結果のみに応じて前記可変遅延回路における遅延量の制御を行う、ことを特徴とするＤＬＬ回路の制御方法。
15. 前記遅延量の制御を行うステップは、前記第２の位相比較ステップの比較結果に応じて変更される前記可変遅延回路における遅延量は、前記第１の位相比較ステップの比較結果に応じて変更される前記可変遅延回路よりも絶対値で大きな遅延量である、ことを特徴とする請求項１４に記載のＤＬＬ回路の制御方法。
16. 前記第２の位相比較ステップは、ＤＬＬ回路がロック状態にある場合に、前記入力クロック信号の供給を停止する、ことを特徴とする請求項１４に記載のＤＬＬ回路の制御方法。