TWI726674B - 隨機位元單元 - Google Patents

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Abstract

隨機位元單元包含選擇電晶體、第一P型電晶體及第二P型電晶體。選擇電晶體的第一端耦接於源極線，選擇電晶體的第二端耦接於共同節點，而選擇電晶體的控制端耦接於字元線。第一P型電晶體具有第一端、第二端及浮接閘極，其第一端耦接於共同節點，而其第二端耦接於第一位元線。第二P型電晶體具有第一端、第二端及浮接閘極，其第一端耦接於共同節點，而其第二端耦接於第二位元線。在註冊操作中，第一P型電晶體及第二P型電晶體的其中之一者會被寫入，以對應地產生隨機位元。

Description

隨機位元單元
本發明是有關於一種隨機位元單元，特別是一種使用P型電晶體的隨機位元單元。
隨著電子裝置被應用到越來越多的領域，電子裝置之間的資訊安全也受到大眾的關注。由於反向工程已經能夠在晶片或裝置上以自動化的方式進行，物理及旁通道攻擊也變得越來越強大且能夠負擔。因此，要防止未授權者存取電子裝置中的資訊也變得越來越困難。
在先前技術中，物理不可複製函數(physical unclonable function，PUF)電路因為其原生特性，而常被用來產生亂數作為安全金鑰以保護系統受到物理攻擊。舉例來說，由於靜態隨機存取記憶體(static random access memory，SRAM)中每個記憶體單元的閂鎖器的自然穩態會與其初始電荷狀態有關，且其初始電荷的狀態是無法預期也無法控制的，因此常被用來實作物理不可複製函數電路。然而，由於靜態隨機存取記憶體單元的閂鎖器所儲存的隨機位元是揮發性的，因此每當電源重置時就必須重新產生。
本發明的一實施例提供一種隨機位元單元，隨機位元單元包含選擇電晶體、第一P型電晶體及第二P型電晶體。
選擇電晶體具有第一端、第二端及控制端，選擇電晶體的第一端耦接於源極線，選擇電晶體的第二端耦接於共同節點，而選擇電晶體的控制端耦接於字元線。第一P型電晶體具有第一端、第二端及浮接閘極，第一P型電晶體的第一端耦接於共同節點，第一P型電晶體的第二端耦接於第一位元線。第二P型電晶體具有第一端、第二端及浮接閘極，第二P型電晶體的第一端耦接於共同節點，第二P型電晶體的第二端耦接於第二位元線。
在註冊操作中，第一P型電晶體及第二P型電晶體的其中之一者會被寫入，以對應地產生隨機位元。
本發明的另一實施例提供一種隨機位元單元，隨機位元單元包含選擇電晶體、第一P型電晶體、第二P型電晶體、第一隔離電晶體及第二隔離電晶體。
選擇電晶體具有第一端、第二端及控制端，選擇電晶體的第一端耦接於源極線，選擇電晶體的第二端耦接於共同節點，而選擇電晶體的控制端耦接於第一字元線。第一P型電晶體具有第一端、第二端及浮接閘極，第一P型電晶體的第一端耦接於共同節點。第二P型電晶體具有第一端、第二端及浮接閘極，第二P型電晶體的第一端耦接於共同節點。
第一隔離電晶體具有第一端、第二端及控制端，第一隔離電晶體的第一端耦接於第一P型電晶體的第二端，第一隔離電晶體的第二端耦接於第一位元線，而第一隔離電晶體的控制端耦接於第二字元線。第二隔離電晶體具有第一端、第二端及控制端，第二隔離電晶體的第一端耦接於第二P型電晶體的第二端，第二隔離電晶體的第二端耦接於第二位元線，而第二隔離電晶體的控制端耦接於第二字元線。
在註冊操作中，第一P型電晶體及第二P型電晶體的其中之一者會被寫入，以對應地產生隨機位元。
第1圖是本發明一實施例的隨機位元單元100的示意圖。隨機位元單元100包含選擇電晶體110及P型電晶體120A及120B。
選擇電晶體110具有第一端、第二端及控制端，選擇電晶體110的第一端可耦接於源極線SL，選擇電晶體110的第二端可耦接於共同節點CN，而選擇電晶體110的控制端可耦接於字元線WL。在第1圖中，選擇電晶體110可以是P型電晶體。在此情況下，選擇電晶體110的基體端可以是N型井NW，且在有些實施例中，N型井NW可以例如但不限於耦接至源極線SL。然而，在有些其他實施例中，選擇電晶體110也可以根據系統的需求而以N型電晶體來實作。
P型電晶體120A具有第一端、第二端及浮接閘極FGA，P型電晶體120A的第一端可耦接至共同節點CN，而P型電晶體120A的第二端可耦接至位元線BL1。此外，P型電晶體120B具有第一端、第二端及浮接閘極FGB，P型電晶體120B的第一端可耦接至共同節點CN，而P型電晶體120B的第二端可耦接至位元線BL2。
隨機位元單元100可透過註冊操作來產生隨機位元。在有些實施例中，由於在製程中P型電晶體120A及120B會產生無法控制的差異，因此在註冊操作中P型電晶體120A及120B的其中一者會被寫入。此外，一旦P型電晶體120A及120B的其中一者被寫入，則被寫入的P型電晶體將會避免另一個P型電晶體被寫入。也就是說，在註冊操作之後，P型電晶體120A及120B中只會有一個被寫入。在此情況下，P型電晶體120A及120B的寫入狀態就可以用來表示隨機位元的數值。舉例來說，若P型電晶體120A被寫入而P型電晶體120B未被寫入，則可表示隨機位元的值為1。然而，若P型電晶體120B被寫入而P型電晶體120A未被寫入，則可表示隨機位元的值為0。
在有些實施例中，透過引發通道熱電子(channel hot electron，CHE)注入就可以對P型電晶體120A及120B寫入。舉例來說，在註冊操作中，源極線SL可以在寫入電壓，而字元線WL及位元線BL1及BL2可以在參考電壓。此外，P型電晶體120A及120B的浮接閘極FGA及FGB可以被耦合至寫入電壓。在有些實施例中，寫入電壓可以大於參考電壓。舉例來說，寫入電壓可以是8V，而參考電壓可以是0V。
在此情況下，選擇電晶體110會被導通。然而，若P型電晶體120A及120B在先前並未被寫入，則P型電晶體120A及120B會具有相當大的電阻值。因此，共同節點CN的電壓會被抬升至接近寫入電壓。在此情況下，由於P型電晶體120A及120B在製程中所產生的差異，導致P型電晶體120A及120B中的一者會比較容易引發通道熱電子注入而因此先被寫入。一旦P型電晶體120A及120B的其中一者被寫入後，也就是說，當有可觀的電子注入到P型電晶體120A及120B其中之一者的浮接閘極中時，被寫入的P型電晶體的電阻值會很快降低，而可能會與選擇電晶體110的導通電阻相當接近。如此一來，共同節點CN的電壓就會降低，進而避免另一個P型電晶體被寫入。
由於在隨機位元單元100中的選擇電晶體110與P型電晶體120A及120B可以利用一般製造記憶體單元的製程來製造，因此隨機位元單元100的實作相當彈性，甚至可以嵌入在記憶體裝置中。
第2圖是本發明另一實施例的隨機位元單元200的示意圖。隨機位元單元100及200具有相似的結構，並且可根據相似的原理操作。然而，隨機位元單元200可進一步包含控制元件230A及230B。控制元件230A具有第一端及第二端，控制元件230A的第一端可耦接至控制線CL，而控制元件230A的第二端可耦接至P型電晶體120A的浮接閘極FGA。此外，控制元件230B具有第一端及第二端，控制元件230B的第一端可耦接至控制線CL，而控制元件230B的第二端可耦接至P型電晶體120B的浮接閘極FGB。
在有些實施例中，控制元件230A及230B可以是電容性元件，並且可以用來控制P型電晶體120A及120B的電壓。第3圖是隨機位元單元200在註冊操作時接收的電壓時序圖。
在第3圖中，在註冊操作的寫入程序P1中，控制線CL可以在第一寫入電壓VPP1，而源極線SL可在一段時間內處在第二寫入電壓VPP2。舉例來說，在第3圖中，源極線SL可以在控制線CL被設定至第一寫入電壓VPP1之後才變為第二寫入電壓VPP2，並且可以在控制線CL仍保持在第一寫入電壓VPP1時，再度回復原本的電位。在有些實施例中，第一寫入電壓VPP1及第二寫入電壓VPP2可以是足以引發熱電子注入的高電壓。此外，在有些實施例中，第一寫入電壓VPP1及第二寫入電壓VPP2可以例如但不限於是相近或相同的電壓。
再者，字元線WL與位元線BL1及BL2可以在參考電壓V0。在此情況下，在寫入程序P1中，P型電晶體120A及120B的浮接閘極FGA及FGB將會透過控制元件230A及230B而被耦合至第一寫入電壓VPP1，使得P型電晶體120A及120B的其中一者將引發通道熱電子注入。
在有些實施例中，在寫入程序P1中，由於隨機位元單元200會接收到相當高的電壓，因此P型電晶體120A及120B可能會同時引發通道熱電子注入而被寫入，導致無法根據P型電晶體120A及120B的寫入狀態來判別隨機位元的數值。為避免此問題，在第3圖的註冊操作中，可以在寫入程序P1之前執行預寫入程序P0。
在預寫入程序P0中，控制線CL可以在第一預寫入電壓VP1，字元線WL可以在第二預寫入電壓VP2，而位元線BL1及BL2可以在參考電壓V0。此外，源極線SL及N型井NW可以在預寫入程序P0的一段時間內被設定至第三預寫入電壓VP3。舉例來說，在第3圖中，源極線SL可以在控制線CL被設定至第一預寫入電壓VP1之後被調整至第三預寫入電壓VP3，並在控制線CL仍維持在第一預寫入電壓VP1時回復原本的電位。
在有些實施例中，第一寫入電壓VPP1可大於第一預寫入電壓VP1，第一預寫入電壓VP1可大於第二預寫入電壓VP2，而第二預寫入電壓VP2可大於參考電壓V0。再者，第三預寫入電壓VP3及第一預寫入電壓VP1可以例如但不限於是相近或相同的電壓。舉例來說，第一寫入電壓VPP1及第二寫入電壓VPP2可以是8V，第一預寫入電壓VP1及第三預寫入電壓VP3可以是7V，而第二預寫入電壓VP2可以是6V。
由於隨機位元單元200在預寫入程序P0中所接收到的電壓會比在寫入程序P1中所接收到的電壓小，因此引發通道熱電子注入的速度也較為緩和，進而減少P型電晶體120A及120B在高電壓的條件下被同時寫入情況。在有些實施例中，在註冊操作中，預寫入程序P0的長度可以小於寫入程序P1的長度。
在有些實施例中，預寫入程序P0可以造成P型電晶體120A及120B中的一者引發通道熱電子注入，而在寫入程序P1中，則能夠進一步對被寫入的P型電晶體進行寫入，使得P型電晶體120A及120B的寫入狀態能夠明顯地被區分開來。
在有些實施例中，預寫入程序P0可以根據系統的需求而以不同的電壓來執行。再者，在有些實施例中，在條件允許的情況下，預寫入程序P0也可以被省略，而註冊操作可以單由寫入程序P1來執行。此外，在有些實施例中，寫入程序P1可以漸進的方式執行。在此情況下，在寫入程序P1中，源極線SL及N型井NW可以在第二寫入電壓VPP2，而字元線WL可以在參考電壓V0。此外，控制線CL可以在源極線SL被設定至第二寫入電壓VPP2之後才被設定至第一寫入電壓VPP1。也就是說，寫入程序P1在剛開始時可以在比較緩和的條件下引發通道熱電子注入。在有些實施例中，在寫入程序P1中，當控制線CL變為第一寫入電壓VPP1的一段時間後，源極線SL及N型井NW可以變為參考電壓V0。
第4圖是本發明一實施例之隨機位元單元200的電路布局圖。在第4圖中，P型電晶體120A的浮接閘極及控制元件230A的第二端可以透過相同的多晶矽層PLA相耦接，而P型電晶體120B的浮接閘極及控制元件230B的第二端可以透過相同的多晶矽層PLB相耦接。此外，隨機位元單元200還可包含設置在P型電晶體120A及120B上方的金屬層ML。金屬層ML可以是浮接或用來傳送系統中的電壓。在此情況下，由於金屬層ML可以遮擋P型電晶體120A及120B的浮接閘極，因此可以阻擋紫外光以保護P型電晶體120A及120B受到外部侵擾。
在有些實施例中，為了能夠確保隨機位元的隨機性，隨機位元單元200的結構必須保持對稱。因此在第4圖中，選擇電晶體110可以由並聯的兩個電晶體來實作。也就是說，這兩個電晶體可以與P型電晶體120A及120B共用相同的擴散區DF1及DF2，且擴散區DF1及DF2可通過金屬層耦接至共同節點CN。如此一來，就可以減少可能影響隨機位元單元200之對稱性的不可控制因素。然而，在有些實施例中，選擇電晶體110也可以根據系統的需求而以單一擴散層來實作。
此外，在第4圖中，控制元件230A的耦合區A1可以定義為主動區AA1中被多晶矽層PLA所覆蓋的區域。相似地，控制元件230B的耦合區A2可以定義為主動區AA2中被多晶矽層PLB所覆蓋的區域。
在有些實施例中，若控制元件230A及230B的耦合區A1及A2甚大於P型電晶體120A及120B之浮接閘極的耦合區AG1及AG2，則P型電晶體120A及120B之浮接閘極的電壓將會由控制元件230A及230B主導，並可通過控制線CL來控制。舉例來說，在有些實施例中，為了取得較強的耦合效果，耦合區A1可以是P型電晶體120A之浮接閘極的耦合區AG1的四倍。
然而，在有些實施例中，控制元件230A及230B的耦合區A1及A2也可能會設計得比較小。舉例來說，在第4圖中，控制元件230A及230B的耦合區A1及A2可以與P型電晶體120A及120B之浮接閘極的耦合區AG1及AG2具有實質上相等的面積。在此情況下，雖然耦合的效果會減弱，然而控制元件230A及230B也將可用來清除P型電晶體120A及120B。在有些實施例中，在發現外部威脅時，透過對P型電晶體120A及120B進行清除操作就可以將隨機位元單元200所產生的隨機位元重置，進而提升系統的安全性。
第5圖是隨機位元單元200在重置操作中所接收的電壓示意圖。在第5圖中，在重置操作的清除程序EP2中，源極線SL、N型井NW、字元線WL、位元線BL1及BL2可以在參考電壓V0，而參考線CL可以在清除電壓VEE1。在有些實施例中，清除電壓VEE1可大於參考電壓V0。舉例來說，清除電壓VEE1可以是12V。
在清除程序EP2中，若P型電晶體120A在先前已被寫入，則儲存在P型電晶體120A之浮接閘極中的電子將會因為控制線CL上所施加的清除電壓VEE1而通過控制元件230A被吸引釋放出來。因此，P型電晶體120A就可被清除。
然而，在有些實施例中，清除程序也可能會改變未被寫入的P型電晶體120B的狀態。在此情況下，P型電晶體120A及120B在重置操作後，仍然會處在不同的狀態中，使得隨機位元單元200的隨機性受到影響。
為解決此一問題，在第5圖中，在清除程序EP2之前，重置操作還可包含再寫入程序EP0及EP1。在再寫入程序EP0中，控制線CL可以在第三寫入電壓VPP3，源極線SL及N型井NW可以在第二寫入電壓VPP2或更高的電壓，而字元線WL可以在參考電壓V0。此外，位元線BL1可以在參考電壓V0，而位元線BL2可為浮接狀態。
在有些實施例中，執行再寫入程序EP0及EP1的目的是在清除程序EP2之前，先將P型電晶體120A及120B調整至相近的狀態，例如，調整至具有相近的導通電流(亦即，在其浮接閘極中儲存相近數量的載子)。在此情況下，第二寫入電壓VPP2可以設定成比第三寫入電壓VPP3高，例如第三寫入電壓VPP3可以是第二寫入電壓VPP2的一半，例如第二電壓VPP2可以是8V，而第三電壓VPP3可以視4V。如此一來，選擇電晶體110將會被徹底導通，營造出適合寫入的條件，使得P型電晶體120A能夠在再寫入程序EP0中被寫入。
在再寫入程序EP1中，控制線CL可以在第三寫入電壓VPP3，源極線SL及N型井NW可以在第二寫入電壓VPP2，而字元線WL可以在參考電壓V0。此外，位元線BL2可以在參考電壓V0，而位元線BL1可為浮接狀態。如此一來，P型電晶體120B就能夠在再寫入程序EP1中被寫入。
因此，在再寫入程序EP0及EP1之後，P型電晶體120A及120B都會被寫入，而可以在清除程序EP2中一同被清除。如此一來，在重置操作之後，P型電晶體120A及120B的狀態就會十分接近，進而可以確保隨機位元單元200產生隨機位元時的隨機性。
表1是隨機位元單元200在重置操作的再寫入程序EP0、EP1及清除程序EP2中所接收到的電壓。
  SL/NW CL WL BL1 BL2
EP0 VPP2 VPP3 V0 V0 Floating
EP1 VPP2 VPP3 V0 Floating V0
EP2 V0 VEE1 V0 V0 V0
在有些實施例中，再寫入程序EP0可以用來對尚未被寫入的P型電晶體進行寫入，而將再寫入程序EP1省略。也就是說，在再寫入程序EP0中，如果P型電晶體120A是被判斷為尚未被寫入，而P型電晶體120B被判定為已被寫入，則控制線CL可以在第三寫入電壓VPP3，源極線SL及N型井NW可以在第二寫入電壓VPP2，字元線WL及位元線BL1可以在參考電壓V0，而位元線BL2可為浮接狀態。在此情況下，通道熱電子注入將在P型電晶體120A上引發，使得原先未被寫入的P型電晶體120A被寫入。
然而，若P型電晶體120B被判斷為尚未被寫入，而P型電晶體120A被判定為已被寫入，則清除程序EP0將會被用來對未被寫入的P型電晶體120B進行寫入。如此一來，P型電晶體120A及120B將會在清除程序EP2之前具有相似的狀態，並在清除程序EP2中被一併清除。
在有些實施例中，如果將控制元件230A及230B的耦合區A1及A2設計得更小，則可提升控制元件230A及230B的清除效果，然而此舉也將抑制寫入的效果。也就是說，控制元件230A及230B的耦合區A1及A2的面積大小可以根據系統的需求來設計。
雖然隨機位元單元200可以利用控制元件230A及230B來對P型電晶體120A及120B進行清除，然而在有些實施例中，隨機位元單元200也可以利用清除元件來清除P型電晶體。
第6圖是本發明另一實施例的隨機位元單元300的示意圖。隨機位元單元200及300具有相似的結構，並且可以根據相似的原理操作。然而，隨機位元單元300還可包含清除元件340A及340B。
清除元件340A具有第一端及第二端，清除元件340A的第一端可耦接於清除線EL，而清除元件340A的第二端可耦接於P型電晶體120A的浮接閘極。清除元件340B具有第一端及第二端，清除元件340B的第一端可耦接於清除線EL，而清除元件340B的第二端可耦接於P型電晶體120B的浮接閘極。
在有些實施例中，清除元件340A及340B的耦合區面積可以小於P型電晶體120A及120B之浮接閘極的耦合區面積。舉例來說，P型電晶體120A之浮接閘極的耦合區面積可以是清除元件340A的耦合區面積的九倍。在此情況下，控制元件230A及230B的耦合面積可以設計成甚大於P型電晶體120A及120B之浮接閘極的耦合區面積，使得控制元件230A及230B能夠主導P型電晶體120A及120B之浮接閘極的電壓。此外，由於清除元件340A及340B的耦合區面積較小，因此清除元件340A及340B並不會主導P型電晶體120A及120B之浮接閘極的電壓，然而也因此較適合用來吸引P型電晶體120A及120B之浮接閘極中的電子以執行清除操作。
也就是說，隨機位元單元300可以利用控制元件230A及230B來執行註冊操作，使得P型電晶體120A及120B中的其中一者被寫入，也可以利用清除元件340A及340B來執行重置操作以使P型電晶體120A及/或120B被清除。利用各別設計的清除元件230A及230B以及清除元件340A及340B，就可以更有效率地執行註冊操作及重置操作。
在有些實施例中，如同第5圖所示，在重置操作的清除程序EP1中，源極線SL、字元線WL及位元線BL1及BL2可以處在參考電壓V0。然而，在利用清除元件340A及340來執行清除工作時，控制線CL可以在參考電壓V0，而清除線EL則可以在清除電壓VEE1。在此情況下，P型電晶體120A及120B之浮接閘極中所儲存的電子就會經由清除元件340A及340B的吸引而被釋放。
再者，在有些實施例中，清除元件340A及340B也可以用來協助控制元件230A及230B來對P型電晶體120A及120B進行寫入。舉例來說，在第3圖的註冊操作的寫入程序P1中，控制線CL及清除線EL都可以處在第一寫入電壓VPP1。
第7圖是隨機位元單元200在讀取操作中所接收的電壓示意圖。在第7圖的讀取操作中，源極線SL可以在操作電壓VDD，而字元線WL可以在參考電壓V0。此外，位元線BL1及BL2可以被預充電至讀取電壓VR。在有些實施例中，操作電壓VDD可大於讀取電壓VR。舉例來說，操作電壓VDD可以是2V而讀取電壓VR可以是0.4V。
在此情況下，若P型電晶體120A已被寫入，則自源極線SL至位元線BL1上將產生讀取電流IR 。然而，若P型電晶體120A未被寫入，則將不會感測到讀取電流或只會感測到不明顯的讀取電流。在有些實施例的讀取操作中，位元線BL1及BL2在完成預充電之後，將會被耦接至感測放大器以感測讀取電流。透過感測位元線BL1及/或BL2上的電流，就能夠讀取隨機位元單元200所儲存的隨機位元。在有些實施例中，可利用差動的方式來感測位元線BL1及BL2上的電流。然而，由於在註冊操作之後，P型電晶體120A及120B中應只有其中一者會被寫入，因此P型電晶體120A及120B應具有相異的寫入狀態。因此，在有些實施例中，感測放大器可以僅感測位元線BL1的電流或位元線BL2的電流，而同樣可以判讀出隨機位元的數值。
在有些實施例中，當系統需要產生多個隨機位元時，便會建立隨機位元陣列。在此情況下，將會有多個隨機位元單元200耦接到相同的位元線BL1及BL2。然而，由於隨機位元單元200中的P型電晶體120A及120B會耦接至相同的共同節點CN，因此位元線BL1可能會經由P型電晶體120A及120B以及位元線BL1及BL2上其他隨機位元單元200的共同節點而耦接至位元線BL2。如此一來，將可能導致判斷寫入狀態之讀取電流的安全邊界(margin)縮小，並使讀取操作需要花費更長的時間。
為解決此一問題，隨機位元單元還可包含更多的電晶體來控制讀取操作。第8圖是本發明另一實施例的隨機位元單元400的示意圖。
隨機位元單元200及400可具有相似的結構，並可根據相似的原理操作。然而，隨機位元單元400還可包含選擇電晶體450A及450B及P型電晶體460A及460B。
選擇電晶體450A具有第一端、第二端及控制端，選擇電晶體450A的第一端可耦接至源極線SL，而選擇電晶體450A的控制端可耦接至字元線WL。P型電晶體460A具有第一端、第二端及浮接閘極，P型電晶體460A的第一端可耦接至選擇電晶體450A的第二端，P型電晶體460A的第二端可耦接至位元線BL3，而P型電晶體460A的浮接閘極可耦接至P型電晶體120A的浮接閘極。
選擇電晶體450B具有第一端、第二端及控制端，選擇電晶體450B的第一端可耦接至源極線SL，而選擇電晶體450B的控制端可耦接至字元線WL。P型電晶體460B具有第一端、第二端及浮接閘極，P型電晶體460B的第一端可耦接至選擇電晶體450B的第二端，P型電晶體460B的第二端可耦接至位元線BL4，而P型電晶體460B的浮接閘極可耦接至P型電晶體120B的浮接閘極。
在有些實施例中，隨機位元單元200在註冊操作及重置操作中所接收到的電壓也可以應用在隨機位元單元400來執行對應的操作。然而，隨機位元單元400還可利用選擇電晶體450A及450B及P型電晶體460A及460B來執行讀取操作。
第9圖是隨機位元單元400在讀取操作中接收的電壓示意圖。在第9圖的讀取操作中，源極線SL可以在操作電壓VDD，而字元線WL可以在參考電壓V0。此外，P型電晶體120A、120B、460A及460B的浮接閘極保持浮接。再者，位元線BL3及BL4可先預充電至讀取電壓VR，而在預充電完成後，便可將感測放大器耦接至位元線BL3及BL4以感測讀取電流。由於P型電晶體460A及460B並未直接耦接至共同節點CN，因此位元線BL3及BL4不會經由其他的隨機位元單元而互相耦接。如此一來，就可以保持判斷寫入狀態之讀取電流的安全邊界，進而縮短讀取操作所需的時間。
第10圖是本發明另一實施例的隨機位元單元500的示意圖。隨機位元單元500包含選擇電晶體510、P型電晶體520A、520B及隔離電晶體550A及550B。選擇電晶體510具有第一端、第二端及控制端，選擇電晶體510的第一端可耦接至源極線SL，選擇電晶體510的第二端可耦接至共同節點CN，而選擇電晶體510的控制端可耦接至字元線WL1。P型電晶體520A具有第一端、第二端及浮接閘極，P型電晶體520A的第一端可耦接至共同節點CN。P型電晶體520B具有第一端、第二端及浮接閘極，P型電晶體520B的第一端可耦接至共同節點CN。隔離電晶體550A具有第一端、第二端及控制端，隔離電晶體550A的第一端可耦接至P型電晶體520A的第二端，隔離電晶體550A的第二端可耦接至位元線BL1，而隔離電晶體550A的控制端可耦接至字元線WL2。隔離電晶體550B具有第一端、第二端及控制端，隔離電晶體550B的第一端可耦接至P型電晶體520B的第二端，隔離電晶體550B的第二端可耦接至位元線BL2，而隔離電晶體550Ｂ的控制端可耦接至字元線WL2。在第10圖中，選擇電晶體510及隔離電晶體550A及550B可以是P型電晶體。然而，在有些其他實施例中，選擇電晶體510及隔離電晶體550A及550B也可以是N型電晶體。
此外，在第10圖中，隨機位元單元500可進一步包含控制元件530A及530B及清除元件540A及540B。控制元件530A具有第一端及第二端，控制元件530A的第一端可耦接至控制線CL，而控制元件530A的第二端可耦接至P型電晶體520A的浮接閘極。控制元件530B具有第一端及第二端，控制元件530B的第一端可耦接至控制線CL，而控制元件530B的第二端可耦接至P型電晶體520B的浮接閘極。
清除元件540A具有第一端及第二端，清除元件540A的第一端可耦接至控制線EL，而清除元件540A的第二端可耦接至P型電晶體520A的浮接閘極。清除元件540B具有第一端及第二端，清除元件540B的第一端可耦接至控制線EL，而清除元件540B的第二端可耦接至P型電晶體520B的浮接閘極。
在有些實施例中，隨機位元單元300在執行註冊操作及重置操作時所使用的電壓也可以應用於隨機位元單元500以執行對應的操作，同時在註冊操作及重置操作中隔離電晶體550A及550B則可保持導通。
此外，在讀取操作中，源極線SL可以在操作電壓VDD，而字元線WL1及WL2可以在參考電壓V0。位元線BL1及BL2則可在預充電之後耦接至感測放大器以感測讀取電流。然而，當隨機位元單元500並未被選取執行讀取操作時，字元線WL2可以處在操作電壓VDD。也就是說，當隨機位元單元500未被選取時，隔離電晶體550A及550B可被截止(turned-off)，以避免未被選取之隨機位元單元的P型電晶體520A及520B上所產生的電流流入位元線BL1及BL2。如此一來，也可以有助於維持判讀寫入狀態之讀取電流的安全邊界。
綜上所述，本發明的實施例所提供的隨機位元單元可以利用由一般製程製造的P型電晶體來產生隨機位元。因此，隨機位元單元的實作可以更加彈性，也可以嵌入至記憶體裝置中。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300、400、500:隨機位元單元 110、450A、450B、510:選擇電晶體 120A、120B、460、460B、520A、520B:P型電晶體 SL:源極線 WL、WL1、WL2:字元線 BL1、BL2、BL3、BL4:位元線 NW:N型井 CN:共同節點 FGA、FGB:浮接閘極 230A、230B、530A、530B:控制元件 VPP1:第一寫入電壓 VPP2:第二寫入電壓 VPP3:第三寫入電壓 VP1:第一預寫入電壓 VP2:第二預寫入電壓 VP3:第三預寫入電壓 V0:參考電壓 P0:預寫入程序 P1:寫入程序 EP0、EP1:再寫入程序 EP2:清除程序 VEE1:清除電壓 AA1、AA2:主動區 A1、A2、AG1、AG2:耦合區 PLA、PLB:多晶矽層 ML1:金屬層 DF1、DF2:擴散區 340A、340B、540A、540B:清除元件 IR:讀取電流 550A、550B:隔離電晶體
第1圖是本發明一實施例的隨機位元單元的示意圖。 第2圖是本發明另一實施例的隨機位元單元的示意圖。 第3圖是第2圖的隨機位元單元在註冊操作時接收的電壓時序圖。 第4圖是本發明第2圖的隨機位元單元的電路布局圖。 第5圖是第2圖的隨機位元單元在重置操作中所接收的電壓示意圖。 第6圖是本發明另一實施例的隨機位元單元的示意圖。 第7圖是第2圖的隨機位元單元在讀取操作中所接收的電壓示意圖。 第8圖是本發明另一實施例的隨機位元單元的示意圖。 第9圖是第8圖的隨機位元單元在讀取操作中接收的電壓示意圖。 第10圖是本發明另一實施例的隨機位元單元的示意圖。
100:隨機位元單元
110:選擇電晶體
120A、120B:P型電晶體
SL:源極線
WL:字元線
BL1、BL2:位元線
NW:N型井
CN:共同節點
FGA、FGB:浮接閘極

Claims (24)

  1. 一種隨機位元單元，包含： 一選擇電晶體，包含一第一端耦接於一源極線，一第二端耦接於一共同節點，及一控制端耦接於一字元線； 一第一P型電晶體，具有一第一端耦接於該共同節點，一第二端耦接於一第一位元線，及一浮接閘極；及 一第二P型電晶體，具有一第一端耦接於該共同節點，一第二端耦接於一第二位元線，及一浮接閘極； 其中在一註冊操作中，該第一P型電晶體及該第二P型電晶體的其中之一者會被寫入，以對應地產生一隨機位元。
  2. 如請求項1所述的隨機位元單元，另包含： 一第一控制元件，具有一第一端耦接於一控制線，及一第二端耦接於該第一P型電晶體的該浮接閘極；及 一第二控制元件，具有一第一端耦接於該控制線，及一第二端耦接於該第二P型電晶體的該浮接閘極。
  3. 如請求項2所述的隨機位元單元，其中在該註冊操作的一寫入程序中： 該控制線是在一第一寫入電壓； 該源極線是在一第二寫入電壓；及 該第一位元線及該第二位源線是在一參考電壓； 其中該第一寫入電壓及該第二寫入電壓皆大於該參考電壓。
  4. 如請求項3所述的隨機位元單元，其中在該註冊操作的該寫入程序中： 該控制線是在該源極線被設定至該第二寫入電壓之後才被設定至該第一寫入電壓。
  5. 如請求項3所述的隨機位元單元，其中在該註冊操作中，在該寫入程序之前的一預寫入程序中： 該控制線是在一第一預寫入電壓； 該字元線是在一第二預寫入電壓； 該源極線是在一第三預寫入電壓；及 該第一位元線及該第二位元線是在該參考電壓； 其中： 該第一寫入電壓大於該第一預寫入電壓、該第二預寫入電壓及該第三預寫入電壓；及 該第一預寫入電壓、該第二預寫入電壓及該第三預寫入電壓皆大於該參考電壓。
  6. 如請求項5所述的隨機位元單元，其中該註冊操作的該預寫入程序較該註冊操作的該寫入程序短。
  7. 如請求項2所述的隨機位元單元，其中在一重置操作中的一清除程序： 該源極線、該字元線、該第一位元線及該第二位元線是在一參考電壓；及 該控制線是在一清除電壓； 其中： 該清除電壓大於該參考電壓。
  8. 如請求項7所述的隨機位元單元，其中在該重置操作中，在該清除程序之前的一重寫入程序中： 當該第一P型電晶體被判定為未被寫入時： 該源極線是在一第二寫入電壓； 該控制線是在一第三寫入電壓； 該字元線及該第一位元線是在該參考電壓；及 該第二位元線是在浮接狀態； 其中該第二寫入電壓大於該第三寫入電壓，及該第三寫入電壓大於該參考電壓。
  9. 如請求項7所述的隨機位元單元，其中： 在該重置操作中，在該清除程序之前的一第一重寫入程序中： 該源極線是在一第二寫入電壓； 該控制線是在一第三寫入電壓； 該字元線及該第一位元線是在該參考電壓；及 該第二位元線是在浮接狀態；及 在該重置操作中，在該清除程序之前的一第二重寫入程序中： 該源極線是在一第二寫入電壓； 該控制線是在一第三寫入電壓； 該字元線及該第二位元線是在該參考電壓；及 該第一位元線是在浮接狀態； 其中該第二寫入電壓大於該第三寫入電壓，及該第三寫入電壓大於該參考電壓。
  10. 如請求項2所述的隨機位元單元，另包含： 一第一清除元件，具有一第一端耦接於一清除線，及一第二端耦接於該第一P型電晶體的該浮接閘極；及 一第二清除元件，具有一第一端耦接於該清除線，及一第二端耦接於該第二P型電晶體的該浮接閘極。
  11. 如請求項10所述的隨機位元單元，其中在一重置操作的一清除程序： 該源極線、該字元線、該第一位元線及該第二位元線是在一參考電壓；及 該清除線是在一清除電壓； 其中該清除電壓大於該參考電壓。
  12. 如請求項11所述的隨機位元單元，其中在該重置操作中，在該清除程序之前的一重寫入程序中： 當該第一P型電晶體被判定為未被寫入時： 該源極線是在一第二寫入電壓； 該控制線是在一第三寫入電壓； 該字元線及該第一位元線是在該參考電壓；及 該第二位元線是在浮接狀態； 其中該第二寫入電壓大於該第三寫入電壓，及該第三寫入電壓大於該參考電壓。
  13. 如請求項11所述的隨機位元單元，其中： 在該重置操作中，在該清除程序之前的一第一重寫入程序中： 該源極線是在一第二寫入電壓； 該控制線是在一第三寫入電壓； 該字元線及該第一位元線是在該參考電壓；及 該第二位元線是在浮接狀態；及 在該重置操作中，在該清除程序之前的一第二重寫入程序中： 該源極線是在一第二寫入電壓； 該控制線是在一第三寫入電壓； 該字元線及該第二位元線是在該參考電壓；及 該第一位元線是在浮接狀態； 其中該第二寫入電壓大於該第三寫入電壓，及該第三寫入電壓大於該參考電壓。
  14. 如請求項1所述的隨機位元單元，其中在一讀取操作中： 該源極線是在一操作電壓； 該字元線是在一參考電壓；及 該第一位元線及該第二位元線的至少一者被耦接至一感測放大器； 其中該操作電壓大於該參考電壓。
  15. 如請求項1所述的隨機位元單元，另包含： 一第一隔離電晶體，具有一第一端耦接於該源極線，一第二端，及一控制端耦接於該字元線； 一第三P型電晶體，具有一第一端耦接於該第一隔離電晶體的該第二端，一第二端耦接於一第三位元線，及一浮接閘極耦接於該第一P型電晶體的該浮接閘極； 一第二隔離電晶體，具有一第一端耦接於該源極線，一第二端，及一控制端耦接於該字元線；及 一第四P型電晶體，具有一第一端耦接於該第二隔離電晶體的該第二端，一第二端耦接於一第四位元線，及一浮接閘極耦接於該第二P型電晶體的該浮接閘極。
  16. 如請求項15所述的隨機位元單元，其中在一讀取操作中： 該源極線是在一操作電壓； 該字元線是在一參考電壓； 該第一位元線及該第二位元線的至少一者被耦接至一感測放大器；及 其中該操作電壓大於該參考電壓。
  17. 如請求項1所述的隨機位元單元，其中該選擇電晶體是一N型電晶體或一P型電晶體。
  18. 如請求項1所述的隨機位元單元，另包含一金屬層，設置在該第一P型電晶體的該浮接閘極及該第二P型電晶體的該浮接閘極上方。
  19. 一種隨機位元單元，包含： 一選擇電晶體，包含一第一端耦接於一源極線，一第二端耦接於一共同節點，及一控制端耦接於一第一字元線； 一第一P型電晶體，具有一第一端耦接於該共同節點，一第二端，及一浮接閘極；及 一第二P型電晶體，具有一第一端耦接於該共同節點，一第二端，及一浮接閘極； 一第一隔離電晶體，具有一第一端耦接於該第一P型電晶體的該第二端，一第二端耦接於一第一位元線，及一控制端耦接於一第二字元線；及 一第二隔離電晶體，具有一第一端耦接於該第二P型電晶體的該第二端，一第二端耦接於一第二位元線，及一控制端耦接於該第二字元線； 其中在一註冊操作中，該第一P型電晶體及該第二P型電晶體的其中之一者會被寫入，以對應地產生一隨機位元。
  20. 如請求項19所述的隨機位元單元，其中該選擇電晶體、該第一隔離電晶體及該第二隔離電晶體是N型電晶體或P型電晶體。
  21. 如請求項19所述的隨機位元單元，另包含： 一第一控制元件，具有一第一端耦接於一控制線，及一第二端耦接於該第一P型電晶體的該浮接閘極；及 一第二控制元件，具有一第一端耦接於該控制線，及一第二端耦接於該第二P型電晶體的該浮接閘極。
  22. 如請求項21所述的隨機位元單元，另包含： 一第一清除元件，具有一第一端耦接於一清除線，及一第二端耦接於該第一P型電晶體的該浮接閘極；及 一第二清除元件，具有一第一端耦接於該清除線，及一第二端耦接於該第二P型電晶體的該浮接閘極。
  23. 如請求項19所述的隨機位元單元，其中在一讀取操作中： 該源極線是在一操作電壓； 該第一字元線及該第二字元線是在一參考電壓；及 該第一位元線及該第二位元線的至少一者被耦接至一感測放大器； 其中該操作電壓大於該參考電壓。
  24. 如請求項19所述的隨機位元單元，其中當該隨機位元單元未被選取時，該第一隔離電晶體及該第二隔離電晶體皆被截止。
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