WO2015041304A1 - 記憶回路 - Google Patents

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WO2015041304A1
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effect transistor
field effect
voltage
type mosfet
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隆 大澤
哲郎 遠藤
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国立大学法人東北大学
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Definitions

  • This invention relates to a memory circuit.
  • MTJ element Magnetic Tunneling Junction element
  • an MTJ element When using an MTJ element as a memory element, it is necessary to use a combination of an MTJ element and a selection device for selecting the MTJ element.
  • a selection device an N-type MOSFET (Metal Oxide Semiconductor field-effect transistor), P-type MOSFET, CMOS (Complementary MOS), or the like is used.
  • FIG. 23 shows a circuit configuration of a unit cell when the N-type MOSFET 10a is a selection device.
  • a bottom pin structure in which the N-type MOSFET 10a is connected to the pinned layer 53 of the MTJ element 50 is employed.
  • a predetermined voltage is applied to one of the terminals 1 and 2, and the other terminal is grounded.
  • the voltage Von is applied as a selection signal to the gate of the N-type MOSFET 10a and the N-type MOSFET 10a is turned on, a current flows through the MTJ element 50, and data corresponding to the direction of the current flowing through the MTJ element 50 is written.
  • the N-type MOSFET 10a operates in the saturation region, so that a sufficient current for rewriting the MTJ element 50 is transferred from the pinned layer 53 to the free layer 51. It does not flow in the direction to go.
  • the current required to flow from the pinned layer 53 to the free layer 51 in order to switch the MTJ element from the parallel state to the antiparallel state is a pin from the free layer 51 to switch from the antiparallel state to the parallel state. It is greater than the current required to flow through layer 53. Therefore, the above situation is very disadvantageous from the viewpoint of MTJ switching.
  • top pin structure instead of a bottom pin structure, but it is difficult to make a top pin structure itself. For this reason, it is difficult to adopt the top pin structure in any of the N-type MOSFET 10a and the P-type MOSFET 10b.
  • FIG. 24 shows a circuit configuration when the P-type MOSFET 10b is a selection device.
  • a bottom pin structure is adopted.
  • the gate of the P-type MOSFET 10b is grounded, and on / off of the gate of the P-type MOSFET 10b is switched, thereby switching whether or not current is supplied to the MTJ element 50.
  • the P-type MOSFET 10b operates in the saturation region, so that the data stored in the MTJ element 50 is rewritten. Current sufficient to flow from the free layer 51 to the pinned layer 53 does not flow. This situation is different from the case of the N-type MOSFET, and the consistency between the asymmetry of the current required for switching the MTJ element and the asymmetry of the current that can be passed through the MOSFET is good.
  • the P-type MOSFET originally has a problem that its current supply capability is lower than that of the N-type MOSFET.
  • Non-Patent Document 1 discloses a nonvolatile flip-flop circuit including an MTJ element. Since CMOS combines an N-type MOSFET and a P-type MOSFET, it is possible to pass a bidirectional symmetrical current to the MTJ element.
  • the CMOS includes a total of two MOSFETs, an N-type MOSFET and a P-type MOSEFT. Further, the CMOS has a problem that the size of the unit cell cannot be made compact because the well needs to be formed, the occupation area is large, and high integration cannot be achieved.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a memory circuit using a magnetic tunnel junction element that is small and capable of flowing a write current bidirectionally.
  • the memory circuit of the present invention includes: A magnetic tunnel junction element, a first field effect transistor, and a second field effect transistor; One end of the current path of the second field effect transistor is connected to the gate of the first field effect transistor, and one end of the magnetic tunnel junction element is connected to one end of the current path of the first field effect transistor, A first control terminal is connected to the other end of the current path of the first field effect transistor, a second control terminal is connected to the other end of the magnetic tunnel junction element, and the current of the second field effect transistor is A third control terminal is connected to the other end of the path;
  • the current path of the first field effect transistor is configured such that when a constant voltage is applied to each of the first control terminal, the second control terminal, and the third control terminal, the first control terminal A steady state is reached in which a constant current flows in a direction corresponding to the magnitude relationship between the voltage applied to the terminal and the voltage applied to the second control terminal.
  • a selection circuit connected to the third control terminal and a read / write circuit connected to the first control terminal and the second control terminal may be further included.
  • a power supply voltage or a ground potential level voltage is applied to the gate of the second field effect transistor, and when the data is written to the magnetic tunnel junction element, the selection circuit has the third control terminal.
  • a power supply voltage or a ground potential level voltage is applied to the read / write circuit, and a voltage for passing a write current is applied between the first control terminal and the second control terminal,
  • the magnetic tunnel junction element is set to one of a low resistance state and a high resistance state, and when reading data from the magnetic tunnel junction element, the selection circuit supplies a power supply voltage or a voltage to the third control terminal.
  • a voltage of a ground potential level is applied, and the read / write circuit directly or indirectly measures the resistance between the first control terminal and the second control terminal.
  • the selection circuit applies a power supply voltage or a ground potential level voltage to the third control terminal, and then the read / write circuit is connected between the first control terminal and the second control terminal.
  • the second field effect transistor is cut off.
  • the first field effect transistor and the second field effect transistor are each composed of, for example, an N-type MOSFET or a P-type MOSFET.
  • the first field effect transistor and the second field effect transistor have, for example, an element size of a generation after the technology node 90 nm, and a power supply voltage is 1.05 V or less.
  • the first field effect transistor and the second field effect transistor are elements of the technology node 90 nm to 32 nm generation.
  • a current required for the magnetic tunnel junction element can flow in both directions with a simple and small selection device.
  • FIG. 1 is a diagram illustrating a configuration of a memory circuit (memory device) according to Embodiment 1.
  • FIG. It is a figure for demonstrating the switching of an MTJ element. It is a figure for demonstrating switching of MTJ. It is a figure which shows the resistance characteristic of an MTJ element. It is a figure which shows the switching characteristic of an MTJ element.
  • 6 is a diagram for explaining the operation of the memory circuit (memory device) according to Embodiment 1.
  • FIG. FIG. 6 is a diagram showing a change in voltage at each node of the memory circuit according to the first embodiment, and shows a change in voltage when the write current I1 shown in FIG. 5 is passed.
  • FIG. 6 is a diagram showing a change in voltage at each node of the memory circuit according to the first embodiment, and shows a change in voltage when the write current I2 shown in FIG. 5 is passed.
  • 3 is a diagram illustrating a configuration of a memory circuit according to a second embodiment.
  • FIG. 9 is a diagram illustrating a change in voltage at each node of the memory circuit according to the second embodiment, and a diagram illustrating a change in voltage when a write current is passed.
  • FIG. 10 is a diagram illustrating a change in voltage at each node of the memory circuit according to the second embodiment, and a diagram illustrating a change in voltage when a write current in a reverse direction is passed.
  • FIG 3 is a diagram illustrating a change over time of a potential difference at each node of the memory circuit according to the first embodiment. It is a figure which shows the switching characteristic of a MTJ model. It is a figure which shows the simulation result of the channel width of multiple types of selection device. It is a figure which shows the simulation result of the switching of an MTJ element. It is a figure which shows the simulation result of the switching of an MTJ element. It is a figure which shows the layout of NFET used by simulation. It is a figure which shows the layout of PFET used by simulation. It is a figure which shows the layout of CMOS used by simulation. It is a figure which shows the layout of BoostedNFET used by simulation.
  • FIG. 1 shows a configuration of the memory circuit 100 according to the first embodiment.
  • the memory circuit 100 includes a selection device 10 and a magnetic tunnel junction element (hereinafter, MTJ element) 50.
  • the selection device 10 includes two N-type MOSFETs 11 and 12.
  • the drain (one end of the current path) of the N-type MOSFET 12 is connected to the pinned layer 53 of the MTJ element 50.
  • the free layer 51 (one end of the MTJ element 50) of the MTJ element 50 is connected to the control terminal 70a.
  • the source of the N-type MOSFET 12 (the other end of the current path) is connected to the control terminal 70b.
  • the gate of the N-type MOSFET 12 is connected to the drain (one end of the current path) of the N-type MOSFET 11.
  • a positive power supply voltage Vdd is applied to the gate of the N-type MOSFET 11.
  • the source (the other end of the current path) of the N-type MOSFET 11 is connected to the selection control terminal 70c.
  • the N-type MOSFET 12 is a driver transistor that allows a relatively large write current to flow through the MTJ element 50.
  • the N-type MOSFET 11 is a barrier transistor for controlling the N-type MOSFET 12, and almost no current flows through the N-type MOSFET 11.
  • the channel width (element size) of the N-type MOSFET 11 is smaller than the channel width (element size) of the N-type MOSFET 12.
  • the MTJ element 50 is composed of a free layer 51, an insulating layer 52, and a pinned layer 53.
  • the insulating layer 52 is formed of a thin film of MgO or Al 2 O 3
  • the free layer 51 and the pinned layer 53 are ferromagnetic layers such as iron (Fe) and cobalt (Co), or a single layer made of an alloy thereof. It is formed of multiple layers.
  • an electrode 51 a is formed on the pinned layer 51, and an electrode 53 a is formed on the free layer 53.
  • the magnetization direction indicated by the two-dot broken line arrow is not fixed, and when a current is supplied, the magnetization direction changes.
  • the pinned layer 53 has a fixed magnetization direction. 2A shows a state where the magnetization directions of the free layer 51 and the pinned layer 53 are aligned (parallel state), and FIG. 2B shows a state where the magnetization directions of the free layer 51 and the pinned layer 53 are opposite (antiparallel). Status).
  • the MTJ element 50 has a property that its resistance value differs between the parallel state and the antiparallel state.
  • FIG. 3 shows current-resistance characteristics of the MTJ element 50.
  • the vertical axis represents the resistance R
  • the horizontal axis represents the current I supplied to the MTJ element 50.
  • the resistance value of the MTJ element 50 changes depending on the relative directions of the magnetization directions of the free layer 51 and the pinned layer 53. This resistance change is called a tunnel magnetoresistance effect.
  • R P low resistance state
  • the magnetoresistance increases. This state is called a high resistance state RAP .
  • the MTJ element 50 is injected from the pinned layer 53 into the free layer 51 when a current (forward current Ic0) is supplied in the direction from the free layer 51 to the pinned layer 53 in the antiparallel state as shown in FIG. 2B.
  • the magnetization of the free layer 51 is reversed by the generated multi-spin electrons to be in a parallel state (low resistance state R P ).
  • the MTJ element 50 is in a parallel state as shown in FIG. 2A and a current (reverse current Ic1) from the pinned layer 53 to the free layer 51 is supplied, spin electrons are transferred from the free layer 51 to the pinned layer. 53.
  • the reverse current Ic1 for switching from the parallel state (low resistance state R P ) to the antiparallel state (high resistance state R AP ) is an antiparallel state (high resistance state R AP).
  • To a parallel state (low resistance state R P ) is known to be greater than the forward current Ic0.
  • the MTJ element 50 can be used as a storage element by associating the parallel state and the antiparallel state with, for example, “0” and “1” and controlling the parallel state and the antiparallel state.
  • FIG. 4 shows the switching characteristics of the MTJ element 50.
  • the vertical axis represents the threshold current required for writing
  • the horizontal axis represents the pulse width (time) of writing.
  • Curve A shows the magnitude and time characteristics of reverse current Ic1 for switching from the parallel state (low resistance state R P ) to the antiparallel state (high resistance state R AP ).
  • Curve B shows the magnitude and time characteristics of forward current Ic0 for switching from the anti-parallel state (high resistance state R AP ) to the parallel state (low resistance state R P ).
  • the current required for writing increases as the writing pulse width decreases. That is, in order to switch the MTJ element 50 at high speed and to function as a high-speed device, it is necessary to pass a certain amount of current. Therefore, the N-type MOSFET 12 constituting the selection device 10 is also required to pass a certain amount of current.
  • the operation of the memory circuit 100 will be described with reference to FIGS. 5, 6A and 6B.
  • 90 nm is used as the technology node, and the power supply voltage of the memory circuit 100 is 1V.
  • the threshold voltage Vth of the N-type MOSFETs 11 and 12 is set to 0.2V.
  • the control terminals 70a and 70b are connected to the read / write circuit 101, and the selection control terminal 70c is connected to the selection circuit 102.
  • a power supply voltage Vdd ( ⁇ 1 V) is applied to the gate of the N-type MOSFET 11.
  • the selection circuit 102 applies a voltage Von of 0 V to the selection control terminal 70c as shown in FIGS. 6A and 6B, and the read / write circuit 101 applies to the control terminals 70a and 70b.
  • Voltages Vin1 and Vin2 of 0V are applied.
  • the N-type MOSFET 12 is off and no current flows through the N-type MOSFET 12. Therefore, no current flows through the MTJ element 50.
  • the selection circuit 102 applies the on-voltage Von (1V) to the selection control terminal 70c as shown in FIG. 6A.
  • the gate voltage Vg applied to the N-type MOSFET 12 via the N-type MOSFET 11 becomes Von ⁇ Vth ⁇ 1V ⁇ 0.2V ⁇ 0.8V.
  • the read / write circuit 101 sets the voltage Vin1 to the high level ( ⁇ 1V) while maintaining the voltage Vin2 at the 0V level. Thereby, the current I1 starts to flow through the N-type MOSFET 12.
  • the gate voltage Vg rises to approximately Vin1 + Von ⁇ Vth ⁇ 1.35V.
  • the drain voltage Vd of the N-type MOSFET 12 also increased. Therefore, the current driving capability of the N-type MOSFET 12 is increased, and the MOSFET 12 can supply a sufficient current I1 necessary for switching the MTJ element 50 between the parallel state and the antiparallel state.
  • the cut-off N-type MOSFET 11 is turned off by the rise of the gate voltage Vg. Thereby, the charge between the source and gate of the N-type MOSFET 12 is maintained, and the situation where the gate voltage Vg drops to the power supply voltage does not occur.
  • the read / write circuit 101 lowers the voltage Vin1 to 0V, and then the selection circuit 102 sets the ON voltage Von to 0V.
  • the selection circuit 102 first applies the ON voltage Von ( ⁇ 1V) to the selection control terminal 70c as shown in FIG. 6B.
  • the gate voltage Vg ⁇ Von ⁇ Vth1 1V ⁇ 0.2V ⁇ 0.8V.
  • the selection device 10 can cause a sufficient current to flow in both directions in the MTJ element 50 to switch the MTJ element 50 between the parallel state and the anti-parallel state.
  • the selection circuit 102 sets Von to the high level to select the memory element 100, and then the read / write circuit 101 directly or indirectly directly selects the resistance value of the MTJ element 50 ( Measure high or low).
  • the read / write circuit 101 specifies data corresponding to the measured resistance value.
  • the selection device is composed of an N-type MOSFET.
  • the selection device is composed of a P-type MOSFET, it is possible to supply current in both directions.
  • FIG. 7 shows the configuration of the memory circuit 200 including the selection device 110 and the MTJ element 50 each composed of a P-type MOSFET.
  • the difference from the first embodiment is that two P-type MOSFETs 111 and 112 are used as the selection device 110.
  • the gate of the P-type MOSFET 111 is connected to the ground GND (0 V).
  • FIGS. 8A and 8B a read / write circuit 101, a selection circuit 102, and the like are connected as in FIG.
  • the voltage Von of 0 V is applied to the selection control terminal 70c, and the voltages Vin1 and Vin2 of 1 V are applied to the control terminals 70a and 70b.
  • the P-type MOSFET 112 is off and no current flows through the P-type MOSFET 112. Therefore, no current flows through the MTJ element 50.
  • Vth1 is a threshold voltage of the P-type MOSFET 111 and takes a negative value.
  • the voltage Vin1 applied to the control terminal 70b is lowered from 1V to 0V.
  • the potential of the control terminal 70a is 1V. Since the voltage applied to the node G exceeds the threshold voltage Vth2 of the P-type MOSFET 112, a channel is formed in the P-type MOSFET 112, and a current flows between the source and drain of the P-type MOSFET 112.
  • the voltage applied to the node G further decreases due to capacitive coupling between the channel and the gate. Therefore, the P-type MOSFET 112 is biased in the linear region.
  • the memory circuit 200 when a current is passed through the MTJ element 50 in the reverse direction, the memory circuit 200 operates as follows.
  • a voltage of 0 V is applied as the on voltage Von from the selection control terminal 70c.
  • the node G on the gate side of the MOSFET 111 drops from 1V to a voltage of
  • the voltage Vin2 applied to the control terminal 70a is lowered from 1V to 0V. It is assumed that the potential of the control terminal 70b is 1V. At this time, since the voltage applied to the node G exceeds the threshold voltage Vth2 of the P-type MOSFET 112, a channel is formed in the P-type MOSFET 112. Accordingly, a current flows from the drain to the source of the P-type MOSFET 112. That is, a current in the reverse direction flows.
  • the voltage applied to the node G further decreases due to capacitive coupling between the channel and the gate, and the P-type MOSFET 112 is reverse-biased in the linear region.
  • a current path including the MTJ element 50 and the P-type MOSFET 112 is formed, and a current flows in a direction from the free layer 51 of the MTJ element 50 toward the pinned layer 53.
  • the P-type MOSFET 112 is turned off via the P-type MOSFET 111, the current path including the MTJ element 50 and the P-type MOSFET 112 is disconnected, and the supply of current to the MTJ element 50 is stopped.
  • the selection device 120 allows a sufficient current to flow in both directions in the MTJ element 50 to switch between the parallel state and the antiparallel state of the MTJ element 50. Can be made.
  • the voltage Vg applied to the node G of the MOSFET 12 of the memory circuit 100 shown in FIG. 1 is a potential of 1 V or more as shown in FIGS. 6A and 6B.
  • FIG. 9 shows temporal changes in the potential difference between Vg and Vd, Vg and Vin1, and Vg and Vin2, corresponding to the voltage change waveforms at the nodes shown in FIGS. 6A and 6B.
  • none of the potential differences between Vg and Vd, Vg and Vin1, and Vg and Vin2 exceed 1V. Therefore, there is no problem with the reliability of the insulating film of the MOSFET 12 of the memory circuit 100 shown in FIG.
  • the channel width of the selection device will be considered.
  • the selection device 10 (hereinafter, referred to as Boosted NFET) composed of the N-type MOSFET, the P-type MOSFET, the CMOS, and the two N-type MOSFETs described in the first embodiment is employed as the selection device. Compare Each circuit is configured so that bidirectional switching is completed within 10 nanoseconds.
  • FIG. 10 shows the switching characteristics of the MTJ element model (hereinafter referred to as the MTJ model) used in the comparative study.
  • the MTJ model has a switching characteristic as shown in FIG. 10, the resistance value R P in the parallel state is 1.2k, resistance R AP in the anti-parallel state is 2.56Keiomega.
  • Each of the selected devices is an N-type MOSFET (hereinafter referred to as NFET), a P-type MOSFET (hereinafter referred to as PFET as appropriate), and a CMOS, and a power source voltage Vdd of a circuit in which MTJ elements are connected in a bottom pin structure is 0.8V.
  • the channel width of the selected device was measured for each power supply voltage in the case where the voltage was changed by 0.05 V up to 1.2 V. For CMOS and Boosted NFET, the total of the two channel widths was defined as the channel width.
  • Figure 11 shows the simulation results.
  • the vertical axis represents the channel width, and the horizontal axis represents the power supply voltage Vdd.
  • the boosted NFET has the smallest total channel width. Therefore, it is advantageous for miniaturization and high integration.
  • the applied voltage required for switching the MTJ element from the parallel state to the antiparallel state and the time required for switching were simulated.
  • the selection devices were NFET, PFET, CMOS, Boosted NFET, and MTJ elements were connected in a bottom pin structure.
  • the aforementioned MTJ model is used as the MTJ element.
  • the voltage required for switching is 0.422 V, and the time required for switching is 6.5 nanoseconds.
  • the voltage required for switching is 0.577 V, and the time required for switching is 2.6 nanoseconds.
  • CMOS the voltage required for switching is 0.428 V, and the time required for switching is 6.3 nanoseconds.
  • the Boosted NFET the voltage required for switching is 0.413 V, and the time required for switching is 7.9 nanoseconds. In either case, switching was possible in less than 10 nanoseconds.
  • Figure 13 shows the simulation results.
  • the voltage required for switching is 0.920 V, and the time required for switching is 0.9 nanoseconds.
  • the voltage required for switching is 0.331 V, and the time required for switching is 8.7 nanoseconds.
  • CMOS the voltage required for switching is 0.464 V, and the time required for switching is 1.3 nanoseconds.
  • the Boosted NFET the voltage required for switching is 0.506 V, and the time required for switching is 1.2 nanoseconds. In either case, switching was possible in less than 10 nanoseconds.
  • the Boosted NFET according to the first embodiment is used, a sufficient switching speed can be obtained.
  • FIG. 14A, FIG. 14B, FIG. 14C, and FIG. 14D show the layout of each selected device used in these simulations.
  • Each selection device is also 0.74 micrometers wide, but when using a Boosted NFET, the length of the selection device is 2.03 micrometers, which is smaller than the other devices. That is, when the Boosted NFET is used, the area of the selected device can be minimized.
  • FIG. 15 shows the relationship between the power supply voltage and the device area at the technology node 90 nm. As shown in the figure, in the technology node 90 nm, when the power supply voltage is 1.05 V or less, the Boosted NFET is most excellent in terms of the occupied area.
  • FIG. 16 shows how the device size and parameters change when scaling the MTJ element together with the MOSFET from 90 nm technology.
  • the MTJ element can perform bidirectional switching in less than 10 ns.
  • the film thickness of MgO (insulating layer) was constant.
  • FIG. 17 shows the area occupied by the selected device for each technology node required to drive the scaled MTJ element at this time. From FIG. 17, it can be seen that Boosted NFET is the best in the 90 nm generation to 32 nm generation of technology nodes.
  • FIG. 18 shows the ratio of the diameter of the MTJ element and the size of the selected device when the MTJ and the selected device are optimized in the 90 nm generation to the 32 nm generation of the technology node.
  • MTJ ⁇ , Wn1 and Wn2 are the MTJ element diameter
  • the channel width of the driver transistor of the proposed MTJ selection device larger transistor; MOSFET 12 in FIG. 1, MOSFET 112 in FIG. 7
  • the channel widths of the device barrier transistors smaller transistors; MOSFET 11 in FIG. 1, MOSFET 111 in FIG. 7 are shown.
  • the ratio of the MTJ selection device driver transistor channel width to the MTJ diameter (Wn1 / MTJ ⁇ ) and the MTJ selection device driver transistor and barrier transistor preferably satisfies the following equation. 4 ⁇ Wn1 / MTJ ⁇ ⁇ 15, 2 ⁇ Wn1 / Wn2 ⁇ 5 Desirably, 6 ⁇ Wn1 / MTJ ⁇ ⁇ 12, 4 ⁇ Wn1 / Wn2 ⁇ 5. Outside this range, in the technology node from the 90 nm generation to the 32 nm generation, the balance of the size ratios of the devices constituting the memory element deteriorates, resulting in waste and a reduction in efficiency.
  • Boosted NFET described in the above embodiment.
  • 19 to 22 show examples of circuits to which Boosted NFET is applied. A portion surrounded by a broken line is a Boosted NFET.
  • the circuit shown in FIG. 19 shows an example in which a Boosted NFET is used as a part of a non-volatile FPGA crossbar switch.
  • the MTJ can be used as a memory cell of a nonvolatile FPGA.
  • the MTJ free layer and the bit line BL are connected, and one terminal of the MOSFET connected to the MTJ pinned layer is connected to the source line SL, and not directly connected to the MTJ.
  • One terminal of the other MOSFET and the word line WL are connected.
  • the MTJ is selected by the word line WL, the stored data is read from the resistance value between the bit line BL and the source line SL, and the voltage applied to the bit line BL and the source line SL is adjusted to flow to the MTJ. Current is controlled and data is written.
  • the circuit shown in FIG. 21 has two inverters composed of one MTJ and one MTJ driving MOSFET, and each inverter output terminal and bit line (or bit line bar) BL, A Boosted NFET is provided between / BL.
  • FIG. 22 shows an example in which a Boosted NFET is adopted as the nonvolatile latch circuit. 19 to 22 are functionally connected to portions that operate as the selection circuit 102 and the read / write circuit 101 illustrated in FIG.
  • a selection device that is small and has a small occupation area that allows a sufficient write current to flow through the MTJ element, and can be used as a selection device for technology nodes of 90 nm and later.
  • the present invention can be applied to a memory circuit using a magnetic tunnel junction element.

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Abstract

　第１の電界効果トランジスタのゲートに第２の電界効果トランジスタの電流路の一端が接続される。第１の電界効果トランジスタの電流路の一端に磁気トンネル接合素子の一端が接続される。第１の電界効果トランジスタの電流路の他端に第１の制御端子が接続される。磁気トンネル接合素子の他端に第２の制御端子が接続される。第２の電界効果トランジスタの電流路の他端に第３の制御端子が接続される。

Description

記憶回路
　この発明は、記憶回路に関する。
　高速性と高書換耐性が得られる次世代不揮発メモリとして、抵抗変化型の記憶素子である磁気トンネル接合素子（Magnetic Tunneling Junction素子：ＭＴＪ素子）を使用したメモリが注目されている。
　ＭＴＪ素子をメモリ素子として使用する場合、ＭＴＪ素子とこれを選択するための選択デバイスとを組み合わせて使用する必要がある。選択デバイスとしては、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor field-effect transistor）、Ｐ型ＭＯＳＦＥＴ、ＣＭＯＳ（Complementary MOS）等が使用される。
　図２３に、Ｎ型ＭＯＳＦＥＴ１０ａが選択デバイスとされた場合の単位セルの回路構成を示す。ここでは、ＭＴＪ素子５０のピン層５３にＮ型ＭＯＳＦＥＴ１０ａが接続されているボトムピン構造が採用されている。端子１と端子２の一方の端子には所定の電圧が印加され、他方の端子は接地される。Ｎ型ＭＯＳＦＥＴ１０ａのゲートに、選択信号として電圧Ｖｏｎが印加され、Ｎ型ＭＯＳＦＥＴ１０ａがオンすると、ＭＴＪ素子５０に電流が流れ、ＭＴＪ素子５０に流れる電流の向きに応じたデータが書き込まれる。
　しかし、端子１が接地され、端子２に正の電圧がかけられた場合、Ｎ型ＭＯＳＦＥＴ１０ａは飽和領域で動作するため、ＭＴＪ素子５０を書き換えるために充分な電流がピン層５３からフリー層５１へ向かう方向へ流れない。一般的に、ＭＴＪ素子を平行状態から反平行状態へスイッチさせるためにピン層５３からフリー層５１へ流すことが必要な電流は、反平行状態から平行状態へスイッチさせるためにフリー層５１からピン層５３へ流すことが必要な電流よりも大きい。従って、上記の状況はＭＴＪスイッチングの観点から非常に不利な状況となる。
　ボトムピン構造ではなくトップピン構造を採用することも考えられるが、トップピン構造を作ること自体が困難である。このため、Ｎ型ＭＯＳＦＥＴ１０ａ、Ｐ型ＭＯＳＦＥＴ１０ｂのいずれの場合においてもトップピン構造を採用することは難しい。
　また、図２４には、Ｐ型ＭＯＳＦＥＴ１０ｂが選択デバイスとされた場合の回路構成を示す。ここでは、ボトムピン構造が採用されている。Ｐ型ＭＯＳＦＥＴ１０ｂのゲートは接地され、Ｐ型ＭＯＳＦＥＴ１０ｂのゲートのオン／オフが切り替えられることで、ＭＴＪ素子５０への電流の供給の有無が切り替えられる。
　しかし、端子３がグランド電位に設定され、端子２が接地されて、端子１に正の電圧がかけられた場合、Ｐ型ＭＯＳＦＥＴ１０ｂは飽和領域で動作するため、ＭＴＪ素子５０の記憶データを書き換えるために充分な電流がフリー層５１からピン層５３へ向かう方向へ流れない。この状況は、Ｎ型ＭＯＳＦＥＴの場合とは異なり、ＭＴＪ素子のスイッチに必要な電流の非対称性とＭＯＳＦＥＴに流し得る電流の非対称性との間の整合性は良い。しかし、Ｐ型ＭＯＳＦＥＴはもともとＮ型ＭＯＳＦＥＴに比べて電流供給能力が低いという問題がある。
　また、ＣＭＯＳが選択デバイスとして採用された例として、非特許文献１には、ＭＴＪ素子を含む不揮発性フリップ・フロップ回路が開示されている。ＣＭＯＳは、Ｎ型のＭＯＳＦＥＴとＰ型のＭＯＳＦＥＴを組み合わせるため、ＭＴＪ素子に対して双方向の対称な電流を流すことが可能である。
K. Ryu et al., IEEE Trans. VLSI Systems, vol. 20, no. 11, pp. 2044-2053, Nov. 2012.
　このように、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴ、ＣＭＯＳのそれぞれの性質を考慮すると、磁気トンネル接合素子に必要な電流を両方向から流すことが可能な選択デバイスとして最適と思われるのはＣＭＯＳである。しかし、非特許文献１にも記載されているように、ＣＭＯＳは、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＥＦＴの計２つのＭＯＳＦＥＴを含む。さらに、ＣＭＯＳは、ウエルを形成する必要がある等、単位セルのサイズをコンパクトにできず、占有面積が大きく、高集積化できないという問題がある。
　本発明は、上記実情に鑑みてなされたものであり、小型で双方向に書き込み電流を流すことができる、磁気トンネル接合素子を用いた記憶回路を提供することを目的とする。
　上記目的を達成するために、本発明の記憶回路は、
　磁気トンネル接合素子と、第１の電界効果トランジスタと、第２の電界効果トランジスタとを備え、
　前記第１の電界効果トランジスタのゲートに前記第２の電界効果トランジスタの電流路の一端が接続され、前記第１の電界効果トランジスタの電流路の一端に前記磁気トンネル接合素子の一端が接続され、前記第１の電界効果トランジスタの電流路の他端に第１の制御端子が接続され、前記磁気トンネル接合素子の他端に第２の制御端子が接続され、前記第２の電界効果トランジスタの電流路の他端に第３の制御端子が接続され、
　前記第１の電界効果トランジスタの電流路は、前記第１の制御端子と前記第２の制御端子と前記第３の制御端子とのそれぞれに一定の電圧が印加されると、前記第１の制御端子に印加される電圧と前記第２の制御端子に印加される電圧との大小関係に応じた方向に一定の電流が流れる定常状態に達する。
　前記第３の制御端子に接続された選択回路と、前記第１の制御端子と前記第２の制御端子とに接続されたリード／ライト回路と、をさらに備えてもよい。この場合、前記第２の電界効果トランジスタのゲートには、電源電圧あるいはグランド電位レベルの電圧が印加され、前記磁気トンネル接合素子へのデータの書き込み時に、前記選択回路は、前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、前記リード／ライト回路は、前記第１の制御端子と前記第２の制御端子との間に、書き込み電流を流すための電圧を印加して、前記磁気トンネル接合素子を低抵抗状態と高抵抗状態とのうちのいずれかに設定し、前記磁気トンネル接合素子からのデータの読み出し時に、前記選択回路は、前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、前記リード／ライト回路は、前記第１の制御端子と前記第２の制御端子との間の抵抗を直接又は間接的に測定する。
　例えば、前記選択回路が前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、続いて、前記リード／ライト回路が前記第１の制御端子と前記第２の制御端子との間に電圧をかけることにより、前記第２の電界効果トランジスタをカットオフさせる。
　前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが、例えば、それぞれＮ型ＭＯＳＦＥＴ又はＰ型ＭＯＳＦＥＴから構成される。
　前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとは、例えば、テクノロジーノード９０ｎｍ以降の世代の素子サイズを有し、電源電圧は、１．０５Ｖ以下である。
　例えば、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとは、テクノロジーノード９０ｎｍから３２ｎｍ世代の素子である。
　前記第１の電界効果トランジスタのチャンネル幅と前記磁気トンネル接合素子の直径の比（Ｗｎ１／ＭＴＪΦ）および前記第１の電界効果トランジスタと前記第２の電界効果トランジスタのチャンネル幅の比（Ｗｎ１／Ｗｎ２）は、
　４≦Ｗｎ１／ＭＴＪΦ≦１５、２≦Ｗｎ１／Ｗｎ２≦５
　を満たすことが望ましい。
　本発明によれば、簡易で小型の選択デバイスで、磁気トンネル接合素子に必要な電流を双方向に流すことができる。
実施形態１に係る記憶回路（メモリ装置）の構成を示す図である。 ＭＴＪ素子のスイッチングを説明するための図である。 ＭＴＪのスイッチングを説明するための図である。 ＭＴＪ素子の抵抗特性を示す図である。 ＭＴＪ素子のスイッチングの特性を示す図である。 実施形態１に係る記憶回路（メモリ装置）の動作を説明するための図である。 実施形態１に係る記憶回路の各ノードの電圧の変化を示す図であり、図５に示す書き込み電流Ｉ１を流すときの電圧変化を示す図である。 実施形態１に係る記憶回路の各ノードの電圧の変化を示す図であり、図５に示す書き込み電流Ｉ２を流すときの電圧変化を示す図である。 実施形態２に係る記憶回路の構成を示す図である。 実施形態２に係る記憶回路の各ノードの電圧の変化を示す図であり、書き込み電流を流すときの電圧変化を示す図である。 実施形態２に係る記憶回路の各ノードの電圧の変化を示す図であり、逆方向の書き込み電流を流すときの電圧変化を示す図である。 実施形態１に係る記憶回路の各ノードの電位差の時間変化を示す図である。 ＭＴＪモデルのスイッチング特性を示す図である。 複数種の選択デバイスのチャンネル幅のシミュレーション結果を示す図である。 ＭＴＪ素子のスイッチングのシミュレーション結果を示す図である。 ＭＴＪ素子のスイッチングのシミュレーション結果を示す図である。 シミュレーションで使用したＮＦＥＴのレイアウトを示す図である。 シミュレーションで使用したＰＦＥＴのレイアウトを示す図である。 シミュレーションで使用したＣＭＯＳのレイアウトを示す図である。 シミュレーションで使用したＢｏｏｓｔｅｄＮＦＥＴのレイアウトを示す図である。 テクノロジーノード９０ｎｍにおける、電源電圧と各種選択デバイスの素子面積の関係を示す図である。 テクノロジーノード９０ｎｍ以降における、ＭＴＪのスケーリングを示す図である。 テクノロジーノード９０ｎｍ以降における、選択素子の素子面積を示す図である。 テクノロジーノード９０ｎｍ以降における、ＭＴＪのスケーリングと選択素子のチャネル幅との関係を示す図である。 実施形態に係る記憶回路の応用例を示す回路図であり、ＦＰＧＡのクロスバースイッチに適用した例を示す図である。 実施形態に係る記憶回路の応用例を示す回路図である。 実施形態に係る記憶回路の応用例を示す回路図である。 実施形態に係る記憶回路の応用例を示す回路図である。 Ｎ型のＭＯＳＦＥＴを選択デバイスとした場合の回路構成を示す図である。 Ｐ型のＭＯＳＦＥＴを選択デバイスとした場合の回路構成を示す図である。
　以下、図面を参照しながら本発明の実施形態を説明する。
（実施形態１）
　図１に、実施形態１に係る記憶回路１００の構成を示す。
　記憶回路１００は、選択デバイス１０と磁気トンネル接合素子（以下、ＭＴＪ素子）５０を含む。選択デバイス１０は２個のＮ型ＭＯＳＦＥＴ１１、１２から構成される。
　Ｎ形ＭＯＳＦＥＴ１２のドレイン（電流路の一端）は、ＭＴＪ素子５０のピン層５３に接続されている。ＭＴＪ素子５０のフリー層５１（ＭＴＪ素子５０の一端）は、制御端子７０ａに接続されている。また、Ｎ形ＭＯＳＦＥＴ１２のソース（電流路の他端）は、制御端子７０ｂに接続されている。
　Ｎ形ＭＯＳＦＥＴ１２のゲートは、Ｎ形ＭＯＳＦＥＴ１１のドレイン（電流路の一端）に接続されている。Ｎ形ＭＯＳＦＥＴ１１のゲートには、正極性の電源電圧Ｖｄｄが印加されている。Ｎ形ＭＯＳＦＥＴ１１のソース（電流路の他端）は、選択制御端子７０ｃに接続されている。
　なお、Ｎ形ＭＯＳＦＥＴ１２は、ＭＴＪ素子５０に比較的大きな書き込み電流を流すドライバ・トランジスタである。Ｎ形ＭＯＳＦＥＴ１１は、Ｎ形ＭＯＳＦＥＴ１２を制御するためのバリヤ・トランジスタであり、Ｎ形ＭＯＳＦＥＴ１１には、電流がほとんど流れない。Ｎ形ＭＯＳＦＥＴ１１のチャネル幅（素子サイズ）は、Ｎ形ＭＯＳＦＥＴ１２のチャネル幅（素子サイズ）に比べて小さい。
　次に、ＭＴＪ素子５０は、図２Ａ、図２Ｂに示すように、フリー層５１、絶縁層５２、ピン層５３の３層から構成されている。絶縁層５２は、ＭｇＯやＡｌ２Ｏ３の薄膜から形成され、フリー層５１及びピン層５３は、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体、またはこれらの合金からなる単層や複数の層で形成される。さらに、ピン層５１には電極５１ａ、フリー層５３には電極５３ａが形成されている。
　フリー層５１は二点破線矢印で示す磁化の向きが固定されておらず、電流が供給されると、その磁化の向きは変化する。また、ピン層５３は磁化の向きが固定されている。図２Ａは、フリー層５１とピン層５３の磁化の向きが揃っている状態（平行状態）を示し、図２Ｂは、フリー層５１とピン層５３の磁化の向きが逆である状態（反平行状態）を示す。
　ＭＴＪ素子５０は、平行状態と反平行状態とで、その抵抗値が異なるという性質を有する。図３にＭＴＪ素子５０の電流－抵抗特性を示す。ここで、縦軸は抵抗Ｒを示し、横軸はＭＴＪ素子５０に供給される電流Ｉを示す。ＭＴＪ素子５０の抵抗値は、フリー層５１とピン層５３の磁化方向の相対的な向きによって変化する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。フリー層５１とピン層５３の磁化の向きが互いに平行の場合、ＭＴＪ素子５０の磁気抵抗は小さくなる。この状態は低抵抗状態ＲＰと呼ばれている。一方、磁化の向きが互いに逆の場合、磁気抵抗は大きくなる。この状態は高抵抗状態ＲＡＰと呼ばれている。
　ＭＴＪ素子５０は、図２Ｂに示すように反平行状態のとき、フリー層５１からピン層５３へ向かう方向へ電流（順方向電流Ｉｃ０）が供給されると、ピン層５３からフリー層５１に注入される多数スピンの電子により、フリー層５１の磁化が反転し、平行状態（低抵抗状態ＲＰ）となる。一方、ＭＴＪ素子５０は、図２Ａに示すように平行状態のとき、ピン層５３からフリー層５１へ向かう電流（逆方向電流Ｉｃ１）が供給されると、スピンの電子がフリー層５１からピン層５３に注入される。しかしながら、ピン層５３の磁化と平行でないスピンの電子は、絶縁層５２で反射される。これにより、ＭＴＪ素子５０は、フリー層５１の磁化が反転し、反平行状態（高抵抗状態ＲＡＰ）となる。
　ＭＴＪ素子５０は、反平行状態のときに逆方向電流Ｉｃ１が供給された場合、その状態は変化せずに維持される。また、ＭＴＪ素子５０は、平行状態のときに順方向電流Ｉｃ０が供給された場合もその状態は維持される。
　なお、図３に示すように、平行状態（低抵抗状態ＲＰ）から反平行状態（高抵抗状態ＲＡＰ）へのスイッチするための逆方向電流Ｉｃ１は、反平行状態（高抵抗状態ＲＡＰ）から平行状態（低抵抗状態ＲＰ）へスイッチするための順方向電流Ｉｃ０より大きいことが知られている。
　平行状態と反平行状態とを、例えば”０”、”１”と対応付け、平行状態と反平行状態とを制御することで、ＭＴＪ素子５０を記憶素子として利用することができる。
　さらに、図４に、ＭＴＪ素子５０のスイッチングの特性を示す。ここで、縦軸は書き込みに必要な閾値電流を示し、横軸は書き込みのパルス幅（時間）を示す。曲線Ａは、平行状態（低抵抗状態ＲＰ）から反平行状態（高抵抗状態ＲＡＰ）にスイッチするための逆方向電流Ｉｃ１の大きさと時間の特性を示す。また、曲線Ｂは、反平行状態（高抵抗状態ＲＡＰ）から平行状態（低抵抗状態ＲＰ）へスイッチするための順方向電流Ｉｃ０の大きさと時間の特性を示す。
　図４に示すように、順方向電流Ｉｃ０、逆方向電流Ｉｃ１のいずれの場合も、書き込みのパルス幅が短い程、書き込みに必要な電流は大きくなっている。つまり、ＭＴＪ素子５０を高速にスイッチさせ、高速デバイスとして機能させるためには、ある程度大きな電流を流すことが必要である。従って、選択デバイス１０を構成するＮ形ＭＯＳＦＥＴ１２もある程度大きな電流を流すことが要求される。
　次に、記憶回路１００の動作について、図５、図６Ａ及び図６Ｂを参照して説明する。なお、以下の説明では、テクノロジーノードとして９０ｎｍを採用することとし、記憶回路１００の電源電圧は１Ｖを基準とする。また、Ｎ型ＭＯＳＦＥＴ１１、１２のしきい値電圧Ｖｔｈ＝０．２Ｖとする。
　記憶回路１００を使用する場合、図５に示すように、制御端子７０ａと７０ｂは、リード／ライト回路１０１に接続され、選択制御端子７０ｃは、選択回路１０２に接続される。Ｎ形ＭＯＳＦＥＴ１１のゲートには、電源電圧Ｖｄｄ（≒１Ｖ）が印加される。記憶回路１００が非選択状態では、選択回路１０２は、図６Ａ、図６Ｂに示すように、選択制御端子７０ｃに０Ｖの電圧Ｖｏｎを印加し、リード／ライト回路１０１は、制御端子７０ａと７０ｂに０Ｖの電圧Ｖｉｎ１とＶｉｎ２とを印加する。この時、Ｎ形ＭＯＳＦＥＴ１２はオフしており、Ｎ型ＭＯＳＦＥＴ１２に電流が流れることはない。従って、ＭＴＪ素子５０にも電流は流れない。
　ＭＴＪ素子５０に電流Ｉ１を流す場合、まず、選択回路１０２が、図６Ａに示すように、選択制御端子７０ｃにオン電圧Ｖｏｎ（１Ｖ）を印加する。これによりＮ形ＭＯＳＦＥＴ１１を介してＮ型ＭＯＳＦＥＴ１２に印加されるゲート電圧Ｖｇは、Ｖｏｎ－Ｖｔｈ≒１Ｖ－０．２Ｖ≒０．８Ｖとなる。
　その後、リード／ライト回路１０１が、電圧Ｖｉｎ２を０Ｖレベルに維持したまま、電圧Ｖｉｎ１をハイレベル（≒１Ｖ）とする。これにより、Ｎ形ＭＯＳＦＥＴ１２を通して、電流Ｉ１が流れ始める。
　Ｎ形ＭＯＳＦＥＴ１２のチャネルとゲートの間の容量結合により、ゲート電圧Ｖｇは、おおよそ、Ｖｉｎ１＋Ｖｏｎ－Ｖｔｈ≒１．３５Ｖ程度まで上昇する。併行して、Ｎ形ＭＯＳＦＥＴ１２のドレイン電圧Ｖｄも上昇した。従って、Ｎ形ＭＯＳＦＥＴ１２の電流駆動能力が高くなり、ＭＯＳＦＥＴ１２は、ＭＴＪ素子５０の平行状態と反平行状態とをスイッチするために必要で十分な電流Ｉ１を供給できる。なお、ゲート電圧Ｖｇの上昇により、カットオフされたＮ形ＭＯＳＦＥＴ１１がオフする。これにより、Ｎ形ＭＯＳＦＥＴ１２のソースゲート間の電荷は維持され、ゲート電圧Ｖｇが電源電圧まで低下する、という事態は発生しない。
　書き込み完了後、リード／ライト回路１０１は電圧Ｖｉｎ１を０Ｖに下げ、続いて、選択回路１０２が、オン電圧Ｖｏｎを０Ｖとする。
　一方、ＭＴＪ素子５０に電流Ｉ２を流す場合、選択回路１０２が、図６Ｂに示すように、まず、選択制御端子７０ｃにオン電圧Ｖｏｎ（≒１Ｖ）を印加する。これにより、ゲート電圧Ｖｇ≒Ｖｏｎ－Ｖｔｈ１＝１Ｖ－０．２Ｖ≒０．８Ｖとなる。
　続いて、リード／ライト回路１０１は、Ｖｉｎ１＝０を維持したまま、Ｖｉｎ２をハイレベル（≒１Ｖ）とする。これにより、電流Ｉ２が流れ始める。チャネルとゲートの間の容量結合により、ゲート電圧Ｖｇは、上昇し、１Ｖ程度まで上昇する。従って、Ｎ形ＭＯＳＦＥＴ１２はＭＴＪ素子５０に充分な電流Ｉ２を供給することができる。なお、ゲート電圧Ｖｇの上昇により、カットオフされたＮ形ＭＯＳＦＥＴ１１がオフする。これにより、Ｎ形ＭＯＳＦＥＴ１２のソースゲート間の電荷は維持され、ゲート電圧Ｖｇが電源電圧まで低下する、という事態は発生しない。
　その後、制御端子７０ｃ、制御端子７０ａからの電圧の供給が停止されると、ノードＧ、ノードＤにかかる電圧も下降し、最終的には０Ｖとなった。
　このようにして、記憶回路１００にあっては、選択デバイス１０が充分な電流を双方向にＭＴＪ素子５０に流し、ＭＴＪ素子５０の平行状態と反平行状態とをスイッチさせることができる。
　一方、読み出し動作の際には、選択回路１０２が、Ｖｏｎをハイレベルとして、記憶素子１００を選択し、続いて、リード／ライト回路１０１が、直接又は間接的に、ＭＴＪ素子５０の抵抗値（高又は低）を測定する。リード／ライト回路１０１は、測定した抵抗値に対応するデータを特定する。
（実施形態２）
　上記実施形態１では、選択デバイスをＮ形ＭＯＳＦＥＴから構成したが、選択デバイスをＰ型ＭＯＳＦＥＴから構成した場合であっても、両方向の電流を供給することが可能である。
　図７に、Ｐ形ＭＯＳＦＥＴから構成された選択デバイス１１０とＭＴＪ素子５０を含む記憶回路２００の構成を示す。実施形態１との違いは、選択デバイス１１０として、２個のＰ型のＭＯＳＦＥＴ１１１、１１２を使用することである。また、Ｐ型ＭＯＳＦＥＴ１１１のゲートは、グランドＧＮＤ（０Ｖ）と接続されている。
　以下、記憶回路２００の動作について、図８Ａ、図８Ｂを参照して説明する。なお、図示はしないが、図５と同様に、リード／ライト回路１０１、選択回路１０２等が接続される。記憶回路２００が非選択状態では、図８Ａ、図８Ｂに示すように、選択制御端子７０ｃに０Ｖの電圧Ｖｏｎが印加され、制御端子７０ａと７０ｂに１Ｖの電圧Ｖｉｎ１とＶｉｎ２とが印加されている。この時、Ｐ形ＭＯＳＦＥＴ１１２はオフしており、Ｐ型ＭＯＳＦＥＴ１１２に電流が流れることはない。従って、ＭＴＪ素子５０にも電流は流れない。
　ＭＴＪ素子５０に電流Ｉ１を流す場合、図８Ａに示すように、選択制御端子７０ｃに、オン電圧Ｖｏｎとして０Ｖの電圧が印加される。Ｐ形ＭＯＳＦＥＴ１１１のゲート側のノードＧは、１Ｖから|Ｖｔｈ１|の電圧まで低下する。ここで、Ｖｔｈ１はＰ形ＭＯＳＦＥＴ１１１の閾値電圧でありマイナスの値を取る。
　ここで、制御端子７０ｂに印可される電圧Ｖｉｎ１は１Ｖから０Ｖに下げられる。なお、制御端子７０ａの電位は１Ｖである。ノードＧにかかる電圧はＰ形ＭＯＳＦＥＴ１１２のしきい値電圧Ｖｔｈ２を超えているので、Ｐ形ＭＯＳＦＥＴ１１２にチャネルが形成されており、Ｐ形ＭＯＳＦＥＴ１１２のソース－ドレイン間に電流が流れる。
　チャネルとゲートの間の容量結合によりノードＧにかかる電圧はさらに下降する。従って、Ｐ形ＭＯＳＦＥＴ１１２は線形領域にバイアスされる。
　このように、Ｐ形ＭＯＳＦＥＴ１１２のソース－ドレイン間に電流が流れると、ＭＴＪ素子５０とＭＯＳＦＥＴ１１２を含む電流パスが形成され、ＭＴＪ素子５０のピン層５３からフリー層５１に向かう方向へ電流が流れる。また、Ｐ形ＭＯＳＦＥＴ１１１を介して、Ｐ形ＭＯＳＦＥＴ１１２がオフされると、ＭＴＪ素子５０とＰ形ＭＯＳＦＥＴ１１２を含む電流パスは切断されるため、ＭＴＪ素子５０への電流の供給が停止される。
　一方、ＭＴＪ素子５０に逆方向に電流を流す場合、記憶回路２００は以下のように動作する。
　図８Ｂに示すように、選択制御端子７０ｃから、オン電圧Ｖｏｎとして０Ｖの電圧が印加される。ＭＯＳＦＥＴ１１１のゲート側のノードＧは、１Ｖから｜Ｖｔｈ１|の電圧まで低下する。
　ここで、制御端子７０ａに印加する電圧Ｖｉｎ２は１Ｖから０Ｖに引き下げられる。なお、制御端子７０ｂの電位は１Ｖとなっているものとする。このときノードＧにかかる電圧はＰ形ＭＯＳＦＥＴ１１２のしきい値電圧Ｖｔｈ２を超えているので、Ｐ形ＭＯＳＦＥＴ１１２にチャネルが形成されている。従って、Ｐ形ＭＯＳＦＥＴ１１２のドレインからソースに向かって電流が流れる。つまり先ほどとは逆方向の電流が流れる。
　チャネルとゲートの間の容量結合によりノードＧにかかる電圧はさらに下降し、Ｐ形ＭＯＳＦＥＴ１１２は線形領域に逆バイアスされる。
　従って、ＭＴＪ素子５０とＰ形ＭＯＳＦＥＴ１１２を含む電流パスが形成され、ＭＴＪ素子５０のフリー層５１からピン層５３に向かう方向へ電流が流れる。また、Ｐ形ＭＯＳＦＥＴ１１１を介して、Ｐ形ＭＯＳＦＥＴ１１２がオフされると、ＭＴＪ素子５０とＰ形ＭＯＳＦＥＴ１１２を含む電流パスは切断され、ＭＴＪ素子５０へは電流の供給が停止される。
　このようにして、記憶回路２００にあっても、実施形態１と同様に、選択デバイス１２０が充分な電流を双方向にＭＴＪ素子５０に流し、ＭＴＪ素子５０の平行状態と反平行状態とをスイッチさせることができる。
　なお、図１に示す記憶回路１００のＭＯＳＦＥＴ１２のノードＧにかかる電圧Ｖｇは、図６Ａ、図６Ｂに示すように、１Ｖ以上の電位となる。図９に、図６Ａ、図６Ｂに示した各ノードの電圧変化波形に対応した、ＶｇとＶｄ、ＶｇとＶｉｎ１、ＶｇとＶｉｎ２の電位差の時間変化を示す。図９に示すように、ＶｇとＶｄ、ＶｇとＶｉｎ１、ＶｇとＶｉｎ２の電位差のいずれも１Ｖを超えることはない。従って、図１に示す記憶回路１００のＭＯＳＦＥＴ１２の絶縁膜の信頼性について問題はない。また、図７に示す記憶回路２００のＭＯＳＦＥＴ１１２のゲート絶縁膜についても同様である。
　次に、実施形態に係る選択デバイスの優位性の１つを説明するため、選択デバイスのチャンネル幅について考察する。ここでは、選択デバイスとして、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴ、ＣＭＯＳ、上述の実施形態１で説明した２個のＮ型ＭＯＳＦＥＴから構成される選択デバイス１０（以下、ＢｏｏｓｔｅｄＮＦＥＴと呼ぶ）をそれぞれ採用した場合を比較する。なお、いずれの回路も、１０ナノ秒以内に双方向のスイッチングが完了するように構成されている。
　図１０に、比較検討に使用したＭＴＪ素子のモデル（以下、ＭＴＪモデルと呼ぶ）のスイッチング特性を示す。このＭＴＪモデルは、図１０に示すようなスイッチング特性を有し、平行状態での抵抗値ＲＰは１．２ｋΩであり、反平行状態での抵抗値ＲＡＰは２．５６ｋΩである。
　選択デバイスをそれぞれ、Ｎ型ＭＯＳＦＥＴ（以下、適宜ＮＦＥＴとよぶ）、Ｐ型ＭＯＳＦＥＴ（以下、適宜ＰＦＥＴと呼ぶ）、ＣＭＯＳとして、ＭＴＪ素子をボトムピン構造で接続した回路の、電源電圧Ｖｄｄを０．８Ｖ～１．２Ｖまで、０．０５Ｖずつ変化させた場合について、それぞれ電源電圧について選択デバイスのチャネル幅を測定した。なお、ＣＭＯＳとＢｏｏｓｔｅｄＮＦＥＴについては、２つのチャンネル幅の合計をチャンネル幅とした。
　図１１にシミュレーション結果を示す。縦軸は、チャンネル幅を示し、横軸は、電源電圧Ｖｄｄを示す。図１１に示すように、ＢｏｏｓｔｅｄＮＦＥＴのトータルチャンネル幅が最も小さい。従って、小型化、高集積化に有利である。
　次に、９０ｎｍテクノロジーで、選択デバイスを製造し、電源電圧を１Ｖとした場合に、ＭＴＪ素子が平行状態から反平行状態へスイッチするのに要する印加電圧とスイッチングに要する時間とをシミュレーションした。選択デバイスは、ＮＦＥＴ、ＰＦＥＴ、ＣＭＯＳ、ＢｏｏｓｔｅｄＮＦＥＴであり、ＭＴＪ素子をボトムピン構造で接続した。ＭＴＪ素子として前述のＭＴＪモデルを使用する。
　図１２に示すように、ＮＦＥＴを使用した場合、スイッチングに必要な電圧は０．４２２Ｖであり、スイッチングに要した時間は、６．５ナノ秒である。ＰＦＥＴを使用した場合、スイッチングに必要な電圧は０．５７７Ｖであり、スイッチングに要した時間は、２．６ナノ秒である。ＣＭＯＳを使用した場合、スイッチングに必要な電圧は０．４２８Ｖであり、スイッチングに要した時間は、６．３ナノ秒である。ＢｏｏｓｔｅｄＮＦＥＴを使用した場合、スイッチングに必要な電圧は０．４１３Ｖであり、スイッチングに要した時間は、７．９ナノ秒である。いずれの場合も、１０ナノ秒未満でスイッチングさせることが可能であった。
　同様の構成で、ＭＴＪが反平行状態から平行状態へスイッチするのに要する印加電圧とスイッチングに要する時間とをシミュレーションした。
　図１３にシミュレーション結果を示す。ＮＦＥＴを使用した場合、スイッチングに必要な電圧は０．９２０Ｖであり、スイッチングに要した時間は、０．９ナノ秒である。ＰＦＥＴを使用した場合、スイッチングに必要な電圧は０．３３１Ｖであり、スイッチングに要した時間は、８．７ナノ秒である。ＣＭＯＳを使用した場合、スイッチングに必要な電圧は０．４６４Ｖであり、スイッチングに要した時間は、１．３ナノ秒である。ＢｏｏｓｔｅｄＮＦＥＴを使用した場合、スイッチングに必要な電圧は０．５０６Ｖであり、スイッチングに要した時間は、１．２ナノ秒である。いずれの場合も、１０ナノ秒未満でスイッチングさせることが可能であった。このように、実施形態１にかかるＢｏｏｓｔｅｄＮＦＥＴを使用した場合、十分なスイッチング速度を得られる。
　図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄに、これらのシミュレーションで使用したそれぞれの選択デバイスのレイアウトを示す。各選択デバイスとも、幅は同じく０．７４マイクロメートルであるが、ＢｏｏｓｔｅｄＮＦＥＴを使用した場合、選択デバイスの長さは、２．０３マイクロメートルであり、他のデバイスより小さい。つまり、ＢｏｏｓｔｅｄＮＦＥＴを使用した場合、選択デバイスの面積を最も小さくできる。
　さらに、テクノロジーノード９０ｎｍにおける電源電圧とデバイス面積との関係を図１５に示す。図示するように、テクノロジーノード９０ｎｍにおいて、電源電圧が１．０５Ｖ以下の場合には、占有面積の点では、ＢｏｏｓｔｅｄＮＦＥＴが最も優れている。
　さらに、９０ｎｍテクノロジーからＭＯＳＦＥＴとともにＭＴＪ素子もスケーリングを行う場合のデバイスサイズとパラメータがどのように変化してゆくのかを図１６に示す。ここでも、ＭＴＪ素子は双方向のスイッチングを１０ｎｓ未満に行えるということを前提にした。なお、ＭｇＯ（絶縁層）の膜厚は一定とした。
　このときの、スケーリングしたＭＴＪ素子を駆動するために必要となるテクノロジーノード別の選択デバイスの占有面積を図１７に示す。図１７から、テクノロジーノードの９０ｎｍ世代から３２ｎｍ世代においては、ＢｏｏｓｔｅｄＮＦＥＴが最も優れている事が分かる。
　さらに、テクノロジーノードの９０ｎｍ世代から３２ｎｍ世代において、ＭＴＪ及び選択デバイスを最適化したときの、ＭＴＪ素子の直径と選択デバイスのサイズの比を、図１８に示す。ここで、ＭＴＪΦ、Ｗｎ１およびＷｎ２は、ＭＴＪ素子の直径、本提案のＭＴＪ選択デバイスのドライバ・トランジスタ（大きい方のトランジスタ；図１ではＭＯＳＦＥＴ１２、図７ではＭＯＳＦＥＴ１１２）のチャンネル幅および本提案のＭＴＪ選択デバイスのバリヤ・トランジスタ（小さい方のトランジスタ；図１ではＭＯＳＦＥＴ１１、図７ではＭＯＳＦＥＴ１１１）のチャンネル幅をそれぞれ示す。
　この表等から、テクノロジーノードの９０ｎｍ世代から３２ｎｍ世代においては、ＭＴＪ選択デバイスのドライバ・トランジスタのチャンネル幅とＭＴＪの直径の比（Ｗｎ１／ＭＴＪΦ）およびＭＴＪ選択デバイスのドライバ・トランジスタとバリヤ・トランジスタのチャンネル幅の比（Ｗｎ１/Ｗｎ２)が次式を満たすことが望ましいことが分かる。
　４≦Ｗｎ１／ＭＴＪΦ≦１５、２≦Ｗｎ１／Ｗｎ２≦５
　なお、望ましくは、６≦Ｗｎ１／ＭＴＪΦ≦1２、４≦Ｗｎ１／Ｗｎ２≦５　である。この範囲を外れると、テクノロジーノードの９０ｎｍ世代から３２ｎｍ世代において、メモリ素子を構成する各デバイスのサイズ比のバランスが悪化し、無駄が生し、効率が低下する。
　次に、上述の実施形態で説明したＢｏｏｓｔｅｄＮＦＥＴの応用例について説明する。図１９～図２２にＢｏｏｓｔｅｄＮＦＥＴを応用した回路の例を示す。破線で囲まれた部分がＢｏｏｓｔｅｄＮＦＥＴである。
　図１９に示す回路では、ＢｏｏｓｔｅｄＮＦＥＴを不揮発性ＦＰＧＡのクロスバースイッチの一部として使用する例を示す。このような構成とすることにより、不揮発性のＦＰＧＡのメモリセルとしてＭＴＪを使用することができる。
　図２０に示す回路では、ＭＴＪのフリー層とビットラインＢＬが接続され、ＭＴＪのピン層と接続されている方のＭＯＳＦＥＴの一方の端子とソースラインＳＬが接続され、ＭＴＪに直接接続されていない方のＭＯＳＦＥＴの一方の端子とワードラインＷＬが接続されている。ワードラインＷＬによりＭＴＪが選択され、ビットラインＢＬとソースラインＳＬの間の抵抗値から記憶データが読み出され、ビットラインＢＬとソースラインＳＬに印加する電圧が調整されることにより、ＭＴＪに流れる電流が制御されて、データが書き込まれる。
　図２１に示す回路は、１個のＭＴＪと１個のＭＴＪの駆動用のＭＯＳＦＥＴとから構成されるインバータを２個有し、それぞれのインバータの出力端子とビットライン（またはビットラインバー）ＢＬ、／ＢＬとの間に、ＢｏｏｓｔｅｄＮＦＥＴが設けられている。
　図２２には、不揮発性ラッチ回路に、ＢｏｏｓｔｅｄＮＦＥＴを採用した例を示す。
　なお、図１９～図２２の回路は何れも、機能的には、図５に例示した選択回路１０２とリード／ライト回路１０１として動作する部分に接続されている。
　以上説明したように、本実施の形態によれば、小型でＭＴＪ素子に十分な書き込み電流を流すことができる占有面積の小さい選択デバイスを提供でき、テクノロジーノード９０ｎｍ以降の選択デバイスとして利用できる。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施形態ではなく、請求の範囲によって示される。そして、請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
　本出願は、２０１３年９月２０日に出願された日本国特許出願２０１３－１９６２０２号に基づく。本明細書中に、この明細書、特許請求の範囲、図面全体を参照として取り込むものとする。
　本発明は、磁気トンネル接合素子を用いた記憶回路に適用可能である。
１０、１１０　選択デバイス
１０ａ　Ｎ型のＭＯＳＦＥＴ
１０ｂ　Ｐ型のＭＯＳＦＥＴ
１１、１２　Ｎ型ＭＯＳＦＥＴ
５０　ＭＴＪ素子
５１　フリー層
５１ａ　電極
５２　絶縁層
５３　ピン層
５３ａ　電極
７０ａ、７０ｂ、７０ｃ　制御端子
１００、２００　記憶回路
１１１、１１２　Ｐ型ＭＯＳＦＥＴ

Claims (7)

  1. 　磁気トンネル接合素子と、第１の電界効果トランジスタと、第２の電界効果トランジスタとを備え、
    　前記第１の電界効果トランジスタのゲートに前記第２の電界効果トランジスタの電流路の一端が接続され、前記第１の電界効果トランジスタの電流路の一端に前記磁気トンネル接合素子の一端が接続され、前記第１の電界効果トランジスタの電流路の他端に第１の制御端子が接続され、前記磁気トンネル接合素子の他端に第２の制御端子が接続され、前記第２の電界効果トランジスタの電流路の他端に第３の制御端子が接続され、
    　前記第１の電界効果トランジスタの電流路は、前記第１の制御端子と前記第２の制御端子と前記第３の制御端子とのそれぞれに一定の電圧が印加されると、前記第１の制御端子に印加される電圧と前記第２の制御端子に印加される電圧との大小関係に応じた方向に一定の電流が流れる定常状態に達する、
    　記憶回路。
  2. 　前記第３の制御端子に接続された選択回路と、
    　前記第１の制御端子と前記第２の制御端子とに接続されたリード／ライト回路と、を備え、
    　前記第２の電界効果トランジスタのゲートには、電源電圧あるいはグランド電位レベルの電圧が印加され、
    　前記磁気トンネル接合素子へのデータの書き込み時に、前記選択回路は、前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、前記リード／ライト回路は、前記第１の制御端子と前記第２の制御端子との間に、書き込み電流を流すための電圧を印加して、前記磁気トンネル接合素子を低抵抗状態と高抵抗状態とのうちのいずれかに設定し、
    　前記磁気トンネル接合素子からのデータの読み出し時に、前記選択回路は、前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、前記リード／ライト回路は、前記第１の制御端子と前記第２の制御端子との間の抵抗を直接又は間接的に測定する、
    　請求項１に記載の記憶回路。
  3. 　前記選択回路が前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、続いて、前記リード／ライト回路が前記第１の制御端子と前記第２の制御端子との間に電圧をかけることにより、前記第２の電界効果トランジスタをカットオフさせる、
    　請求項２に記載の記憶回路。
  4. 　前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが、それぞれＮ型ＭＯＳＦＥＴ又はＰ型ＭＯＳＦＥＴから構成される、
    　請求項１から３の何れか１項に記載の記憶回路。
  5. 　前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとは、テクノロジーノード９０ｎｍ以降の世代の素子サイズを有し、
    　電源電圧は、１．０５Ｖ以下である、
    　請求項１から４の何れか１項に記載の記憶回路。
  6. 　前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとは、テクノロジーノード９０ｎｍから３２ｎｍ世代の素子である、
    　請求項１から５の何れか１項に記載の記憶回路。
  7. 　前記第１の電界効果トランジスタのチャンネル幅と前記磁気トンネル接合素子の直径の比（Ｗｎ１／ＭＴＪΦ）および前記第１の電界効果トランジスタと前記第２の電界効果トランジスタのチャンネル幅の比（Ｗｎ１／Ｗｎ２）は、
    　４≦Ｗｎ１／ＭＴＪΦ≦１５、２≦Ｗｎ１／Ｗｎ２≦５
    　を満たす、
    　請求項１から６の何れか１項に記載の記憶回路。
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