JP2010520576A - スピン転移トルク磁気抵抗ランダムアクセスメモリにおける読出し及び書込みのためのワードライン・トランジスタ強度制御 - Google Patents

Abstract

スピン転移トルク磁気抵抗ランダムアクセスメモリにおいてワードライン・トランジスタにおけるワードライン電圧を制御するためのシステム、回路及び方法が開示される。書込み動作のためにワードライン・トランジスタに第１の電圧が供給されうる。読出し動作のためにワードライン・トランジスタに第１の電圧より小さい第２の電圧が供給されうる。

Description

本発明の実施の形態は、ランダムアクセスメモリ（ＲＡＭ）に関する。さらに詳細には、本発明の実施の形態は、スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）におけるワードライン・トランジスタ電圧制御に関する。

ランダム・アクセス・メモリ（ＲＡＭ）は、現代のデジタル・アーキテクチャの遍在する部品（ubiquitous component）である。ＲＡＭは、スタンドアローン・デバイスであってもよく、あるいは当業者によって認識されるように、マイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣｓ）、システム・オン・チップ（ＳｏＣ）、及び他の同様のデバイスに集積され又は埋め込まれてもよい。ＲＡＭは揮発性又は不揮発性であってもよい。揮発性ＲＡＭは、電力が除去されると、それの格納情報を失う。不揮発性ＲＡＭは、電力がそのメモリから除去されても、それのメモリ内容を維持することができる。不揮発性ＲＡＭは、電力を印加されることなしに、それの内容を維持する能力において利点を有するが、従来の不揮発性ＲＡＭは揮発性ＲＡＭよりも読出し／書込み時間が遅い。

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、揮発性メモリに匹敵するレスポンス（読出し／書込み）時間を有する不揮発性メモリ技術である。データを電荷又は電流として格納する従来のＲＡＭ技術とは対照的に、ＭＲＡＭは磁気的要素を使用する。図１Ａ及び１Ｂに示されているように、磁性トンネル接合（ＭＴＪ）記憶素子１００は、それぞれ磁界を保持することができ、絶縁（トンネル障壁）層２０によって分離された２つの磁性層１１０及び１３０で形成されうる。２つの層のうちの１つ（例えば、固定層１１０）は、特定の極性に設定される。他の層の（例えば、自由層１３０）の極性１３２は、印加されうる外部磁界の極性と一致するように自由に変化できる。自由層１３０の極性の変化は、ＭＴＪ記憶素子１００の抵抗を変化させることになる。例えば、図１Ａのように極性が揃っているときには、低抵抗状態が存在する。図１Ｂのように極性が揃っていないときには、高抵抗状態が存在する。ＭＴＪ１００の図解は簡略化されており、当業者は、図示された各層は、技術的に知られているように、材料の１つ又は複数の層を備えてもよいことを当業者は認識するであろう。

図２Ａを参照すると、従来のＭＲＡＭのメモリセル２００は、読取り動作について示されている。セル２００は、トランジスタ２１０、ビットライン２２０、デジタルライン２３０及びワードライン２４０を含んでいる。セル２２０は、ＭＴＪ１００の電気抵抗を測定することによって読取ることができる。例えば、特定のＭＴＪ１００は、ビットライン２２０からＭＴＪ１００を通る電流を切り替えることができる関連したトランジスタ２１０を動作させることによって選択できる。トンネル磁気抵抗効果によって、ＭＴＪ１００の電気抵抗は、上述したように、２つの磁性層（例えば、１１０、１３０）における極性の配向に基づいて変化する。任意特定のＭＴＪ１００内の抵抗は、自由層の極性から生ずる電流から決定できる。従来は、固定層１１０及と自由層１３０が同じ極性を有する場合には、抵抗は低く、「０」が読み出される。固定層１１０と自由層１３０が逆極性を有する場合には、抵抗はより高く、「１」が読み出される。

図２Ｂを参照すると、従来のＭＲＡＭのメモリ・セル２００は、書込み動作について図示されている。ＭＲＡＭの書込み動作は、磁性動作である。従って、トランジスタ２１０は、書込み動作時にはオフである。電流がビットライン２２０及びデジットライン２３０を通じて伝播されて、ＭＴＪ１００の自由層の極性及び従ってセル２００の論理状態に影響しうる磁界２５０及び２６０を確立する。従って、データがＭＴＪ１００に書込まれて格納される。

ＭＲＡＭは、高速、高密度（すなわち、小ビットセルサイズ）、低電力消費、及び時間的な劣化無しのような、それをユニバーサル・メモリの候補にするいくつかの望ましい特性を有する。しかし、ＭＲＡＭは、スケーラビリテイ問題（scalability issues）を有する。具体的には、ビットセルが小さくなると、メモリ状態を切り替えるために使用される磁界が増大する。従って、電流密度と電力消費が増大して、より高い磁界を生じ、ＭＲＡＭのスケーラビテイを制限する。

従来のＭＲＡＭとは異なり、スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）は、薄膜（スピン・フィルタ）を通るとスピン分極される電子を使用する。ＳＴＴ−ＭＲＡＭは、スピン転移トルクＲＡＭ、スピン・トルク転移磁化反転ＲＡＭ（スピンーＲＡＭ）、及びスピン角運動量移動（ＳＭＴ−ＲＡＭ）としても知られている。書込み動作時に、スピン分極電子が自由層にトルクを加え、自由層の極性を切り替えることができる。読出し動作は、上記で論述されたように、抵抗／ＭＴＪ記憶素子の論理状態を検知するために電流が使用される点で、従来のＭＲＡＭと類似している。図３Ａに示されているように、ＳＴＴ−ＭＲＡＭビットセル３００は、ＭＴＪ３０５、トランジスタ３１０、ビットライン３２０及びワードライン３３０を含む。トランジスタ３１０は、読取り及び書込みの両方の動作に対してオンされて電流をＭＴＨ３０５に流れさせ、論理状態が読取り又は書込みできる。

図３Ｂを参照すると、読出し／書込み動作をさらに論述するために、ＳＴＴ−ＭＲＡＭのセル３０１のさらに詳細な図が示されているＭＴＪ３０５、トランジスタ３１０、ビットライン３２０及びワードライン３３０のような前述した要素に加えて、ソースライン３４０、センス増幅器３５０、読出し／書込み回路３６９およびビットライン・レファレンス（bit line reference）３７０が示されている。上述のように、ＳＴＴ−ＭＲＡＭにおいける書込み動作は電気的である。読出し／書込み回路３６０は、ビットライン３２０とソースライン３４０の間に書込み電圧を生成する。ビットライン３２０とソースライン３４０の間の電圧の極性に依存して、ＭＴＪ３０５の自由層の極性が変更されることができ、そしてそれに対応して、論理状態がセル３０１に書込まれることができる。同様に、読出し動作時には、読出し電流が生成され、それがＭＴＪ３０５を通じてビットライン３２０とソースライン３４０の間に流れる。その電流がトランジスタ３１０を経由して流れるように許容される場合、ＭＴＪ３０５の抵抗（論理状態）は、レファレンス３７０と比較され、そしてセンス増幅器３５０によって増幅されるビットライン３２０とソースライン３４０の間の電圧差に基づいて決定されうる。メモリセル３０１の動作及び構成は技術的に知られていることを当業者は認識するであろう。追加的な詳細は、例えば、参照により全体としてここに取り込まれるＩＥＤＭカンファレンス（２００５）の議事録、エム・ホソミ外、スピン転移トルク磁気抵抗磁化反転：スピンＲＡＭ（Spin-RAM）を伴う新規の不揮発性メモリに提供されている。

ＳＴＴ−ＭＲＡＭの電気的書込み動作は、ＭＲＡＭにおける磁気的書込み動作に基因するスケーリング問題（scaling problem）を除去する。さらに、回路設計がＳＴＴ−ＭＲＡＭではより複雑でない。しかし、読出し及び書込み動作は両方ともＭＴＪ３０５に電流を通すことによって行なわれるので、読出し動作がＭＴＪ３０５に格納されたデータを乱す可能性がある。例えば、読出し電流の大きさが書込み電流閾値と同様か又はそれより大きい場合には、読出し動作がＭＴＪ３０５の論理状態を乱してメモリの完全性を低下させる実質的な機会がある。

本発明の例示的な実施の形態は、ＳＴＴ−ＭＲＡＭにおけるワードライン・トランジスタに印加されるワードライン電圧を制御するためのシステム、回路及び方法に関する。

従って、本発明の１つの実施の形態は、磁性トンネル接合（ＭＴＪ）及びワードライン・トランジスタを有するビットセル、ここにおいてビットセルはビットライン及びソースラインに結合されている；及びワードライン・トランジスタのゲートに結合されたワードライン・ドライバ、ここにおいてワードライン・ドライバは書込み動作に対する第１の電圧及び読出し動作時の第２の電圧を提供するように構成されており、またここにおいて第１の電圧は第２の電圧よりも高い、を備えるスピン転移トルク磁性抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）を含むことができる。

本発明の他の実施の形態は、スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）における読出し及び書込み動作のための方法であって、書込み動作時にビットセルのワードライン・トランジスに第１の電圧を印加すること、及び読出し動作時にワードライン・トランジスタに第２の電圧を印加することを含み、ここにおいて第１の電圧は第２の電圧よりも高い方法を含んでもよい。

添付図面は、本発明の実施の形態の記述を助けるために提示され、実施の形態の限定のためではなく例示のためのみに提供される。

図１Ａは、磁性トンネル接合（ＭＴＪ）記憶素子の図である。 図１Ｂは、磁性トンネル接合（ＭＴＪ）記憶素子の図である。 図２Ａは、読出し動作時の磁気抵抗ランダムアクセスメモリＭＲＡＭ）セルの図である。 図２Ｂは、書込み動作時の磁気抵抗ランダムアクセスメモリＭＲＡＭ）セルの図である。 図３Ａは、スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルの図である。 図３Ｂは、スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルの図である。 図４Ａは、読出し時のＳＴＴ−ＭＲＡＭにおける回路構成の図である。 図４Ｂは、書込み時のＳＴＴ−ＭＲＡＭにおける回路構成の図である。 図５は、ＳＴＴ−ＭＲＡＭのための書込みドライバの回路構成の図である。 図６は、ＳＴＴ−ＭＲＡＭの読出し及び書込み動作のためのサードライン電圧を示すグラフである。 図７は、ワードラインに対する第１及び第２の電圧を選択するための選択論理を含むワードライン・ドライバのブロック図である。 図８は、ＳＴＴ−ＭＲＡＭのためのワードライン・ドライバの回路構成の図である。

詳細な説明

本発明の実施の形態の態様が、本発明の特定の実施の形態に関する下記の説明および関連図面に開示される。他の実施の形態が、本発明の範囲から逸脱することなしに考案されうる。さらに、本発明の公知の要素は、詳細には説明されないか、あるいは本発明の実施の形態の該当する詳細を不明瞭にしないように省略されるであろう。

「例示的な」（exemplary）という語は、「実例、事例、又は例示として機能すること」を意味するためにここでは用いられる。「例示的な」としてここに記述される実施の形態はいずれも、必ずしも好ましいものとして又は他の実施の形態よりも有利であるとして解釈されるべきではない。同様に、「本発明の実施の形態」という用語は、本発明のすべての実施の形態が記述される特徴、利益又は動作のモードを含むことを要求しない。

背景において論述されたように、ＳＴＴ−ＭＲＡＭは、各セルに対して低い書込み電流を使用するが、これは、このメモリタイプのＭＲＡＭに対する利点である。しかし、セル読出し電流は、書込み電流閾値に近くづいたいり、あるいはそれより多角なり、無効な書込み動作を生じさせる可能性がある。無効な書込みの可能性を低下させるために、本発明の実施の形態は、読出しと書込みに対して異なるワードライン（ＷＬ）電圧レベルを使用する。従来の設計は、読出しと書込みに対して同じＷＬ電圧を印加する。所定の読出し電流では、無効な書込みの確率は、パルス幅とともに増加する。従って、従来の設計スキームは、読出しのために短いパルスを、そして書込みのために長いパルスを使用する。実際には、これは、読出し及び書込みサイクル時間に不均衡を生じて、書込みサイクル時間を読出しサイクル時間よりも不必要に長くすることが多い。対照的に、本発明の実施の形態は、読出し及び書込み動作に対するＷＬトランジスタ強度を制御する。書込みサイクルＷＬ電圧レベルが読出しレベルより高い場合には、それはより高い書込み電流を生成してもよい。本発明の実施の形態を実行するために多くの方法があることを当業者は認識するであろう。例えば、増大したＷＬ電圧レベルに対して、ポンピング電圧が使用されてよい。あるいは、メモリのコア電源よりも高い電圧にある利用可能な電源が使用されてもよい。

図４Ａは、読出し動作時におけるＳＴＴ−ＭＲＡＭ内の回路構成４００を示している。この回路は、ＭＴＪ４０５及と、ビットライン（ＢＬ）４２０及びソースライン（ＳＬ）４４０間に結合されたワードライン・トランジスタを含んだビットセル４０１を含んでいる。さらに、上述のように、ワードライン・トランジスタ４１０は、ワードライン４３０に結合される。読出し分離要素４５０は、書込み動作時にセンス増幅器４７０を分離するためにビットライン４２０に結合される。要素４５０（例えば、読出しマルチプレクサ）は、読出し動作ならびにセンス増幅器分離を提供時にビットラインのうちの１つを選択するために使用されうる。

当業者によって認識されるように、読出し分離要素４５０は、読出し動作時にセンス増幅器４７０をビットライン４２０に結合することができかつ書込み動作時にセンス増幅器４７０を分離することができる任意のデバイスまたはデバイスの組合せであってもよい。例えば、分離要素４５０は、センス増幅器４７０の１つの入力に直列に結合された伝送ゲートであってもよい。しかし、マルチプレクサ等のような他のデバイス及び／又はデバイスの組合せが使用されてもよいことを当業者は認識するであろう。さらに、ここに例示された回路構成は、本発明の実施の形態の態様についての説明を容易にするためにすぎないこと及び例示された要素及び／構成に実施の形態を限定するとは意図されていないことを当業者は認識するであろう。

図４Ａをまた参照すると、分離要素４５０は、読出し動作と調整するために読出しイネーブル信号（read enable signal）（rd_en）を受け取ることができる。センス増幅器４７０は、ビットライン４２０及びレファレンス４７２に結合に結合される。センス増幅器４７０は、読出し動作時にそのセンス増幅器４７０の入力におけるビットライン４２０とレファレンス４７２との間の電圧差を増幅することによってビットセル４０１の状態を決定するために使用できる。読出し動作時には、トランジスタ４１０が導通しており、読出し電流（i_rd）がＭＴＪ４０５を通じて流れる。読出し分離要素４５０は導通しており、そしてＭＴＪ４０５の抵抗に比例した電圧が生成されてセンス増幅器４７０において検知されるであろう。上述のように、その抵抗は、ＭＴＪ４０５の論理状態に基づいて変化するであろう。従って、ビットセル４０１に格納されたデータが読出されうる。

ワードライン・ドライバ４３２は、ワードライン４３０及びワードライン・トランジスタ４１０に結合されている。ワードライン・ドライバ４３２は、読出し及び書込み動作に対してトランジスタ４１０に印加される電圧を選択的に変更できる。読出し動作時に、ワードライン４３２は、例えば、コア電圧Vddでありうる第２の電圧（WL_rd）をワードライン４３０及びトランジスタ４１０に供給する。図４Ｂを参照すると、書込み動作時に、ワードライン・ドライバ４３２は、第２の電圧レベル（例えば、Vdd）のり高い電圧（例えば、Vpp）である第１の電圧（WL_wr）をワードライン４３０及びトランジスタ４１０に供給する。例えば、ワードライン・ドライバ４３２は、より低い電圧Vdd（例えば、コア電圧）及びより高い電圧（例えば、ポンピング電圧）の２つの供給電圧を有するとして例示されている。Vddは、メモリ回路の残部に供給されるのと同じレベル（例えば、１２Ｖ）であってもよい。例えば、いくつかの実施の形態では、VppはVddより４０％−１００％だけ大きいオーダであってもよい。しかし、本発明の実施の形態は、この範囲には限定されず、増大された電圧がワードライン・トランジスタ４１０又は他の回路の信頼性を損なったりあるいは低下させることがなければ、Vppはそれより実質的に高くてもよい。Vppは、電力管理集積回路のような集積電源又は他の外部電源から供給されてもよい。あるいは、Vppは、例えば、技術的に知られたポンピング回路を使用してVddから生成されてもよい。

書込みドライバ５００及び書込み分離要素５０２及び５０４は、ビットセルへのビットライン及び書込みデータの選択を可能にするために、ビットライン４２０とソースライン４４０の間に結合される。上記のようにかつ図４Ｂに示されているように、ＳＴＴ ＲＡＭにおいて、ＭＴＪ４０５に電流を流すと自由層の極性を変更させることができ、そしてそれがＭＴＪ４０５の抵抗を変化させる。この抵抗の変化は、ビットセル４０１の論理状態の変化として検知されうる。例えば、第１の書込み電流（i_wr0）は、「０」論理状態を書込むために第１の方向に流れることができる。第２の書込み電流（i_wr1）は、「１」論理状態を書込むために、第１の方向とは逆の第２の方向に流れることができる。書込み分離要素５０２及び５０４は、書込みドライバ５００を選択的に結合しかつ分離することができる任意のデバイス又はデバイスの組合せであってもよい。例えば、書込み分離要素５０２及び５０４は、書込みドライバ５００に直列に結合された伝送デートであってもよい。さらに、書込み分離要素は、書込み動作時に書込みドライバを結合することを調整するために書込みイネーブル信号（write enable signal）（wr_en）を受け取ることができる。しかし、書込み分離要素５０２及び５０４は、同じ機能性を実現するために使用できるマルチプレクサ等のような他のデバイス及び／又はデバイスの組合せであってもよい。図５を参照すると、書込みライン・ドライバ５００の回路構成が例示されている。書込みライン・ドライバ５００は、ビットセルに書込まれるべき受け取られたデータ入力に基づいてビットライン（ＢＬ）及びソースライン（ＳＬ）を差動的に駆動するように構成された複数のインバータ５１０、５２０及び５３０を含んでもよい。

図６は、書込み及び読出し動作のためにワードライン・トランジスタに印加されたワードライン電圧をVddの種々の値について示すグラフ６００である。図示されているように、ワードライン読出し電圧（WL_rd）はVddであってもよい。しかし、ワードライン書込み電圧（WL_wr）６２０は、電圧差V_deltaだけWL_rdよりも大きい。そのより高い書込み電圧は、書込み閾値のマージンを読出しよりも増加させるために使用できる。従って、V_deltaは、この増加されたマージンに比例するので、V_deltaの増加はマージンの増加と読出し動作が無効な書込みを生じさせる可能性の低下とを生ずる。上述のように、WL_wrは、ポンピング電圧、内部供給電圧（例えば、エンベデッド・アプリケーションにおける）又はコア電圧より大きい外部供給電圧を使用して生成できる。従って、グラフ６００は例示のためだけに提示されたものであり、本発明の実施の形態を限定することは意図されていない。例えば、書込み電圧（WL_wr）は一定値であってもよく、従ってVddが増加するとV_deltaは減少関数となるであろう。あるいは、書込み電圧（WL_wr）はVddの倍数（例えば、N*Vdd、ただしＮは一定の実数である）であってもよく、そしてV_deltaは、Vddが増加すると増加関数となるであろう。しかし、V_deltaを生成するための戦略とは関係なく、WL_wrがWL_rdよりも大きいかぎり、読出し動作が無効な書込みを生じさせる可能性の低下が達成されうる。

図４に関連して述べたように、ワードライン・ドライバ４３２は、書込み及び読出し動作に対して異なる電圧レベルをワードラインに選択的に供給するように構成される。ワードライン・ドライバ４３２は、読出し動作のための第２の（より低い）電圧レベルと書込み動作のための第１の（より高い）電圧レベルを選択するためのロジックを含んでもよい。例えば、デユアル電源構成では、ワードライン・ドライバ４３２は、第１及び第２の電圧を選択するための切り替え要素を含んでもよい。その切り替え要素は、当業者によって認識されるように、トランジスタ、伝送ゲート、マルチプレクサ、又は第１及び第２の電圧を選択できる任意の他のデバイスを含んでもよい。単一の電源が使用される場合には、ポンピング回路がワードライン・ドライバ４３２に含まれ、書込み動作のために選択的にイネーブル（enabled）されてもよい。従って、ワードライン・ドライバ４３２に対しては多くの構成が使用可能であること、及び本発明の実施の形態はここに提供される例示され論述された実例に限定されないことを当業者は認識するであろう。

例えば、図７を参照すると、ワードライン（ＷＬ）ドライバ４３２のブロック図が示されている。ワードライン・ドライバ４３２は、書込み動作のための第１の電圧（例えば、Vpp）及び読出し動作のための第２の電圧（Vdd）を選択するように構成された選択ロジック７１０を含んでもよい。図示されているように、選択ロジック７１０は、書込みイネーブル信号（wr_en）及び読出しイネーブル信号（rd_en）に応答して第１及び第２の電圧をそれぞれ選択するための被制御切り替えデバイス７２０及び７３０を含んでいる。ここに記述されたように、書込み動作時により高い電圧を供給する機能性が実現されるかぎり、切り替えデバイスは特定のデバイス又は構成である必要はないことを認識されるであろう。さらに、ポンピング回路が使用される場合には、それはワードライン・ドライバ４３２に組み込まれて、選択的にイネーブル（enabled）及びデイスエネーブル（disabled）されてもよい。従って、ここに提供される構成は、本発明の実施の形態の限定のためではなく例示のためにすぎない。

図８は、本発明の他の実施の形態によるワードライン（ＷＬ）ドライバ４３２の回路図を示す。書込み動作のための第１の電圧（例えば、Vpp）は、インバータ８０２によってバッファされた書込みイネーブル信号（wr_en）に応答して駆動されるトランジスタ８０４によってドライバ回路８１０に供給される。読出し動作のための第２の電圧（Vdd）は、インバータ８０８によってバッファされた読出しイネーブル信号（rd_en）に応答して駆動されるトランジスタ８０６によってドライバ回路８１０に供給される。ドライバ８１０は、ワードライン（ＷＬ）に結合されたトランジスタ８１２及び８１４を含んでいる。ドライバ８１０はまた、ワードライン・イネーブル（WL_en）信号によって選択的に有効にされる。従って、書込みイネーブル信号がアクテイブにされると（この場合には、高い論理状態信号）、トランジスタ８０４がオンに切り替えられ、そして第１の電圧（例えば、Vpp）がドライバ８１０に供給される。書込み動作のためのワードライン・イネーブル信号（この場合には、低い論理状態信号）のアクテイベーション（activation）にともなって、ドライバ回路８１０がオンして、ワードラインにVpp（WL_wr電圧）をワードラインに供給する。同様に、読出しイネーブル（rd_en）信号（この場合には、高い論理状態信号）のアクテイベーションにともない、トランジスタ８０６がオンに切り替えられて、第２の電圧（例えば、Vdd）がドライバ８１０に供給される。読出し動作のためのワードライン・イネーブル信号（この場合には、低い論理状態信号）のアクテイベーションにともない、トランジスタ８１０がオンして、Vdd（WL_rd電圧）をワードラインに供給する。

上記を考慮して、本発明の実施の形態は、ここに記載された機能、アクションのシーケンス及び／又はアルゴリズムを実行するための方法をも含むことが認識されるであろう。例えば、本発明の１つの実施の形態は、スピン転移トルク磁気抵抗アランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）デバイスにおける読出し及び書込み動作のための方法であって、書込み動作時にビットセルのワードライン・トランジスタに第１の電圧を印加すること、及び読出し動作時にワードライン・レジスタに第２の電圧を印加することを含み、第１の電圧は第２の電圧より高い方法を含む。この方法は、共通の電圧源をポンピングすることによって第１の電圧を生成することを含み、共通の電圧源は第２の電圧に対して使用される。あるいは、上述のように、第１の電圧及び第２の電圧はそれぞれ別個の電源から供給されてもよい。本発明の実施の形態による方法は、書込みイネーブル信号に応答して第１の電圧を選択すること、および読出しイネーブル信号に応答して第２の電圧を選択することをさらに含んでもよい。さらに他の方法は、書込み動作時にワードライン・イネーブル信号（word line enable signal）に応答してワードラインに第１の電圧を供給すること、及び読出し動作時にワードライン・イネーブル信号に応答してワードラインに供給することを含んでもよい。従って、ここに記載された他の機能性のどれもが本発明の実施の形態の方法にさらに含まれてもよいことが認識されるであろう。

上記の開示は本発明の例示的な実施の形態を示すが、添付請求項によって定義された本発明の実施の形態の範囲から逸脱することなしに、種々の変更及び修正がなされうることが注目されるべきである。例えば、起動されるべきトランシスタ／回路に対応する論理信号は、それらのトランシスタ／回路が相補デバイスに修正されてもよい場合に（例えば、ＰＭＯＳ及びＮＭＯＳデバイスを互換すること）開示された機能性を実現するために適切に変更されてもよい。同様に、ここに記述された本発明の実施の形態による方法の機能、ステップ及び／又は動作は任意特定の順序で実行される必要はない。さらに、本発明の要素は単数で記述され又は請求されるかもしれないが、単数への限定が明示されないかぎり、複数が意図されている。

３５ＵＳＣ第１１９条に基づく優先権の主張
本特許出願は、２００７年３月６日に出願され本譲受人に譲渡されかつここに参照により明示的に取り込まれた「スピン転移トルク磁気抵抗ランダムアクセスメモリにおける読出し及び書込みのためのワードライン・トランジスタ強度制御」という名称の仮出願第６０／８９３２１７号に対する優先権を主張する。

Claims (20)

1. 磁性トンネル接合（ＭＴＪ）及びワードライン・トランジスタを有するビットセル、ここにおいて前記ビットセルはビットライン及びソースラインに結合される、
   及び前記ワードライン・トランジスタに結合されたワードライン・ドライバ、ここにおいて前記ワードライン・ドライバは書込み動作のための第１の電圧及び読出し動作時の第２の電圧を供給するように構成され、かつここにおいて前記第１の電圧は前記第２の電圧より高い、
   を備えたスピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）。
2. 前記ビットセルとセンス増幅器の間に配置された読出し分離要素をさらに備え、ここにおいて前記分離要素は書込み動作時に前記ビットラインから抵抗要素を選択的に分離するように構成される請求項１のＳＴＴ−ＭＲＡＭ。
3. 前記読取り分離要素は、スイッチ、伝送ゲート、又はマルチプレクサのうちの少なくとも１つである請求項２のＳＴＴ−ＭＲＡＭ。
4. 前記ビットセルに論理状態を格納するために前記ビットッセルに電気信号を供給するように構成された書込みドライバ、
   及び前記ビットラインと前記ソースラインの間に直列に結合された少なくとも１つの書込み分離要素
   をさらに備えた請求項１のＳＴＴ−ＭＲＡＭ。
5. 前記書込みドライバは、
   データ入力と前記ビットラインの間に直列に結合された第１及び第２のインバータ、
   及び前記データ入力と前記ソースラインの間に直列にされた第３のインバータを備える請求項４のＳＴＴ−ＭＲＡＭ。
6. 前記ワードライン・ドライバは、
   書込み動作のための前記第１の電圧及び読出し動作のための前記第２の電圧を選択するように構成された選択ロジック
   をさらに備える請求項１のＳＴＴ−ＭＲＡＭ。
7. 前記選択ロジックは、
   前記第１の電圧に結合される第１のスイッチング・デバイス、
   及び前記第２の電圧に結合される第２のスイッチング・デバイス
   を備える請求項６のＳＴＴ−ＭＲＡＭ。
8. 前記選択ロジックは、
   前記第１の電圧に結合され、書込みイネーブル信号に応答してオンに切替わるように構成された第１の選択トランジスタ、
   前記第２の電圧に結合され、読出しイネーブル信号に応答してオンに切替わるように構成された第２の選択トランジスタ、
   及び前記第１及び第２の選択トランジスタに結合されかつ書込み動作時にワードライン・イネーブル信号に応答して前記ワードラインに前記第１の電圧を出力しかつ読出し動作時に前記ワードライン・イネーブル信号に応答して前記ワードラインに前記第２の電圧を出力するように構成されたドライバ回路
   を備える請求項６のＳＴＴ−ＭＲＡＭ。
9. 前記第１の電圧及び前記第２の電圧は共通の電源から供給される請求項１のＳＴＴ−ＭＲＡＭ。
10. 前記共通の電源から前記第１の電圧を生成するように構成された電圧ポンプ回路をさらに備えた請求項９のＳＴＴ−ＭＲＡＭ。
11. 前記第１の電圧及び前記第２の電圧はそれぞれ別個の電源から供給される請求項１のＳＴＴ−ＭＲＡＭ。
12. 前記第１の電圧は、前記第２の電圧より約４０％〜１００％だけ高い請求項１のＳＴＴ−ＭＲＡＭ。
13. スピン転移トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）における読出し及び書込み動作のための方法であって、
    書込み動作時にビットセルのワードライン・トランジスタのゲートに第１の電圧を印加すること、
    及び読出し動作時に前記ワードライン・トランジスタに第２の電圧を印加することを備え、前記第１の電圧は前記第２の電圧より高い方法。
14. 共通の電圧源をポンピングすることによって前記第１の電圧を生成することをさらに備え、ここにおいて前記共通の電圧源は前記第２の電圧のために使用される請求項１３の方法。
15. 前記第１の電圧及び前記第２の電圧はそれぞれ別個の電源から供給される請求項１３の方法。
16. 前記書込み動作時に前記ビットセルからセンス増幅器を分離することをさらに備える請求項１３の方法。
17. 前記センス増幅器を分離するために使用される分離要素は、スイッチ、伝送ゲート、又はマルチプレクサのうちの少なくとも１つである請求項１６の方法。
18. 前記ビットセルは、磁性トンネル接合（ＭＴＪ）を備え、かつここにおいて前記ワードライン・トランジスタは前記ＭＴＪに直列に結合される請求項１３の方法。
19. 書込みイネーブル信号に応答して前記第１の電圧を選択すること、
    及び読出しイネーブル信号に応答して前記第２の電圧を選択すること
    をさらに備える請求項１３の方法。
20. 書込み動作時にワードライン・イネーブル信号に応答してワードラインに前記第１の電圧を供給しかつ読出し動作時にワードライン・イネーブル信号に応答して前記ワードラインに前記第２の電圧を供給することをさらに備える請求項１９の方法。

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