ES2375015T3 - Control de potencia de transistor de una línea de palabras para lectura y escritura en memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín. - Google Patents

Control de potencia de transistor de una línea de palabras para lectura y escritura en memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín. Download PDF

Info

Publication number
ES2375015T3
ES2375015T3 ES08731574T ES08731574T ES2375015T3 ES 2375015 T3 ES2375015 T3 ES 2375015T3 ES 08731574 T ES08731574 T ES 08731574T ES 08731574 T ES08731574 T ES 08731574T ES 2375015 T3 ES2375015 T3 ES 2375015T3
Authority
ES
Spain
Prior art keywords
voltage
word line
mram
write
stt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
ES08731574T
Other languages
English (en)
Inventor
Sei Seung Yoon
Seung H. Kang
Mehdi Hamidi Sani
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Application granted granted Critical
Publication of ES2375015T3 publication Critical patent/ES2375015T3/es
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Static Random-Access Memory (AREA)

Abstract

Una memoria de acceso aleatorio magnetorresistiva (400) de transferencia de par de espín (STT-MRAM) que comprende: una célula (401) de bit que tiene una unión (405) de túnel magnético (MTJ) y un transistor (410) de línea de palabras, en la que la célula de bit está acoplada a una línea (420) de bits y una línea fuente (440); caracterizada por un controlador (432) de la línea de palabras acoplado a una compuerta del transistor de línea de palabras, en la que el controlador de la línea de palabras está configurado para proporcionar una primera tensión para una operación de escritura y una segunda tensión durante una operación de lectura, y en la que la primera tensión es mayor que la segunda tensión.

Description

Control de potencia de transistor de una línea de palabras para lectura y escritura en memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín
Campo de la revelación
Las realizaciones de la invención versan acerca de la memoria de acceso aleatorio (RAM). Más en particular, las realizaciones de la invención versan acerca de la memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín (STT-MRAM).
Antecedentes
La memoria de acceso aleatorio (RAM) es un componente omnipresente de las arquitecturas digitales modernas. La RAM puede consistir en dispositivos dedicados o puede estar integrada o incorporada dentro de dispositivos que usan la RAM, como microprocesadores, microcontroladores, circuitos integrados para aplicaciones específicas (ASIC), dispositivos de integración de sistema en un chip (SoC) y otros dispositivos similares, como será apreciado por los expertos en la técnica. La RAM puede ser volátil o no volátil. La RAM volátil pierde su información almacenada cada vez que se quita la alimentación eléctrica. La RAM no volátil puede mantener su contenido de memoria aunque se quite la alimentación eléctrica de la memoria. Aunque la RAM no volátil tiene ventajas en la capacidad de mantener su contenido sin que se aplique energía eléctrica, la RAM no volátil convencional tiene tiempos de lectura / escritura más lentos que los de la RAM volátil.
La memoria magnetorresistiva de acceso aleatorio (MRAM) es una tecnología de memoria no volátil que tiene tiempos de respuesta (lectura / escritura) comparables a los de la memoria volátil. A diferencia de las tecnologías de RAM convencional que almacenan datos como cargas eléctricas o flujos de corriente, la MRAM usa elementos magnéticos. Según se ilustra en las Figuras 1A y 1B, puede formarse un elemento 100 de almacenamiento de unión de túnel magnético (MTJ) a partir de dos capas magnéticas 110 y 130, cada una de las cuales puede mantener un campo magnético, separadas por una capa aislante 120 (barrera túnel). Una de las dos capas (por ejemplo, la capa fijada 110) está configurada con una polaridad particular. La polaridad 132 de la otra capa (por ejemplo, la capa libre 130) está libre de cambiar para igualar la de un campo externo que puede ser aplicado. Un cambio en la polaridad 132 de la capa libre 130 cambiará la resistencia del elemento 100 de almacenamiento de la MTJ. Por ejemplo, cuando se alinean las polaridades, Fig. 1A, existe un estado de baja resistencia. Cuando las polaridades no están alineadas, Fig. 1B, entonces existe un estado de alta resistencia. La ilustración de la MTJ 100 ha sido simplificada y los expertos en la técnica apreciarán que cada capa ilustrada puede comprender una o más capas de materiales, tal como se conoce en la técnica.
Con referencia a la Fig. 2A, se ilustra una célula 200 de memoria de una MRAM convencional para una operación de lectura. La célula 200 incluye un transistor 210, una línea 220 de bits, una línea 230 de dígitos y una línea 240 de palabras. La célula 200 puede ser leída midiendo la resistencia eléctrica de la MTJ 100. Por ejemplo, puede seleccionarse una MTJ 100 particular activando un transistor 210 asociado, que puede conmutar la corriente de una línea 220 de bits a través de la MTJ 100. Debido al efecto túnel magnetorresistivo, la resistencia eléctrica de la MTJ 100 cambia en base a la orientación de las polaridades en las dos capas magnéticas (por ejemplo, 110, 130), tal como se expone más arriba. La resistencia dentro de cualquier MTJ 100 particular puede determinarse a partir de la corriente resultante de la polaridad de la capa libre. Convencionalmente, si la capa fijada 110 y la capa libre 130 tienen la misma polaridad, la resistencia es baja y se lee un “0”. Si la capa fijada 110 y la capa libre 130 tienen polaridad opuesta, la resistencia es más alta y se lee un “1”.
Con referencia a la Fig. 2B, la célula 200 de memoria de una MRAM convencional está ilustrada para una operación de escritura. La operación de escritura de la MRAM es una operación magnética. En consecuencia, el transistor 210 está desconectado durante la operación de escritura. La corriente se propaga a través de la línea 220 de bits y la línea 230 de dígitos para establecer campos magnéticos 250 y 260 que pueden afectar a la polaridad de la capa libre de la MTJ 100 y, en consecuencia, al estado lógico de la célula 200. En consecuencia, pueden escribirse y almacenarse datos en la MTJ 100.
La MRAM tiene varias características deseables que la hacen candidata para una memoria universal, como alta velocidad, densidad elevada (es decir, tamaño pequeño de la célula de bit), bajo consumo de energía y ninguna degradación con el tiempo. Sin embargo, la MRAM tiene problemas de escalabilidad. Específicamente, a medida que las células de bits se hacen menores, los campos magnéticos usados para conmutar el estado de la memoria aumentan. En consecuencia, la densidad de la corriente y el consumo de energía aumentan para proporcionar los mayores campos magnéticos, limitando así la escalabilidad de la MRAM.
A diferencia de la MRAM convencional, la memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín (STT-MRAM) usa electrones que se polarizan en su espín a medida que los electrones pasan a través de una película delgada (filtro de espín). La STT-MRAM también es denominada RAM de transferencia de par de espín (STT-RAM), RAM de conmutación de la magnetización por transferencia de par de espín (Spin-RAM) y transferencia del momento del espín (SMT-RAM). Durante la operación de escritura, los electrones polarizados por espín ejercen un par en la capa libre, que puede conmutar la polaridad de la capa libre. La operación de lectura es similar a la MRAM convencional, porque se usa una corriente para detectar el estado de resistencia / lógico del elemento de almacenamiento de la MTJ, tal como se ha expuesto en lo que antecede. Según se ilustra en la Fig. 3A, una célula 300 de bit de STT-MRAM incluye la MTJ305, el transistor 310, la línea 320 de bits y la línea 330 de palabras. El transistor 310 se conecta para las operaciones tanto de lectura como de escritura para permitir que la corriente fluya por la MTJ 305 para que el estado lógico pueda ser leído o escrito.
Con referencia a la Fig. 3B, se ilustra un diagrama más detallado de una célula 301 de STT-MRAM, para una presentación adicional de las operaciones de lectura / escritura. Además de elementos presentados previamente, como la MTJ 305, el transistor 310, la línea 320 de bits y la línea 330 de palabras, se ilustran una línea fuente 340 un amplificador 350 de sentido, la circuitería 360 de lectura / escritura y la referencia 370 de la línea de bits. Según se expone en lo que antecede, la operación de escritura en una STT-MRAM es eléctrica. La circuitería 360 de lectura / escritura genera una tensión de escritura entre la línea 320 de bits y la línea fuente 340. Dependiendo de la polaridad de la tensión entre la línea 320 de bits y la línea fuente 340, puede cambiar la polaridad de la capa libre de la MTJ 305 y, en consecuencia, puede escribirse el estado lógico a la célula 301. Así mismo, durante una operación de lectura, se genera una corriente de lectura, que fluye entre la línea 320 de bits y la línea fuente 340 a través de la MTJ 305. Cuando se permite que la corriente fluya a través del transistor 310, puede determinarse la resistencia (estado lógico) de la MTJ 305 en base al diferencial de tensión entre la línea 320 de bits y la línea fuente 340, que se compara con una referencia 370 y luego se amplifica con el amplificador 350 de sentido. Los expertos en la técnica apreciarán que la operación y la construcción de la célula 301 de memoria son conocidas en la técnica. Se proporcionan detalles adicionales, por ejemplo, en M. Hosomi, et al., A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM, proceedings of IEDM conference (2005).
La operación de escritura eléctrica de la STT-MRAM elimina el problema de escalado debido a la operación de escritura magnética en la MRAM. Además, el diseño del circuito es menos complicado para la STT-MRAM. Sin embargo, dado que se llevan a cabo operaciones tanto de lectura como de escritura haciendo pasar corriente a través de la MTJ 305, existe un potencial de que las operaciones de lectura perturben los datos almacenados en la MTJ 305. Por ejemplo, si la corriente de lectura es similar o mayor en magnitud que el umbral de corriente de escritura, hay entonces una probabilidad sustancial de que la operación de lectura pueda perturbar el estado lógico de la MTJ 305 y degradar, así, la integridad de la memoria. El documento US 2006/221676 describe un procedimiento y un sistema para proporcionar una memoria magnética.
Resumen
Las realizaciones ejemplares de la invención se dirigen a sistemas, circuitos y procedimientos para controlar la tensión de la línea de palabras aplicada a transistores de línea de palabras en la STT-MRAM.
En consecuencia, una realización de la invención puede incluir una memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín (STT-MRAM) que comprende una célula de bit que tiene una unión de túnel magnético (MTJ) y un transistor de línea de palabras, en la que la célula de bit está acoplada a una línea de bits y una línea fuente; y un controlador de la línea de palabras acoplado a una compuerta del transistor de línea de palabras, en la que el controlador de la línea de palabras está configurado para proporcionar una primera tensión para una operación de escritura y una segunda tensión durante una operación de lectura, y en la que la primera tensión es mayor que la segunda tensión.
Otra realización de la invención puede incluir un procedimiento para operaciones de lectura y escritura en una memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín (STT-MRAM) que incluye: proporcionar (401) una célula de bit que tiene una unión de túnel magnético; aplicar una primera tensión a una compuerta de un transistor de línea de palabras de una célula de bit durante una operación de escritura; y aplicar una segunda tensión al transistor de línea de palabras durante una operación de lectura, en el que la primera tensión es más elevada que la segunda tensión.
Breve descripción de los dibujos
Los dibujos adjuntos se presentan para ayudar en la descripción de las realizaciones de la invención y se proporcionan únicamente para la ilustración de las realizaciones y no para una limitación de la misma.
Las Figuras 1A y 1B son ilustraciones de un elemento de almacenamiento de unión de túnel magnético (MTJ).
Las Figuras 2A y 2B son ilustraciones de una célula de memoria magnetorresistiva de acceso aleatorio (MRAM) durante operaciones de lectura y de escritura, respectivamente.
Las Figuras 3A y 3B son ilustraciones de células de memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín (STT-MRAM).
Las Figuras 4A y 4B son ilustraciones de una configuración de circuito en una STT-MRAM durante operaciones de lectura y escritura, respectivamente.
La Fig. 5 es una ilustración de una configuración de circuito para un controlador de escritura para una STT-MRAM.
La Fig. 6 es un gráfico que ilustra la tensión de la línea de palabras para operaciones de lectura y escritura de una STT-MRAM.
La Fig. 7 es un diagrama de bloques de un controlador de la línea de palabras que incluye lógica de selección para seleccionar tensiones primera y segunda para la línea de palabras.
La Fig. 8 es una ilustración de una configuración de circuito para un controlador de la línea de palabras para una STT-MRAM.
Descripción detallada
En la siguiente descripción y en los dibujos relacionados dirigidos a realizaciones específicas de la invención se dan a conocer aspectos de realizaciones de la invención. Pueden idearse realizaciones alternativas sin apartarse del alcance de la invención. Además, los elementos bien conocidos de la invención no serán descritos en detalle o serán omitidos para no oscurecer los detalles relevantes de las realizaciones de la invención.
La palabra “ejemplar” se usa en el presente documento con el significado de “servir de ejemplo, caso o ilustración”. No debe interpretarse necesariamente que ninguna realización descrita en el presente documento como “ejemplar” se prefiera o sea ventajosa con respecto a otras realizaciones. De forma similar, la expresión “realizaciones de la invención” no requiere que todas las realizaciones de la invención incluyan la característica, la ventaja o el modo de operación presentados.
Tal como se expone en los antecedentes, la STT-MRAM usa una corriente reducida de escritura para cada célula, lo que es una ventaja de este tipo de memoria con respecto a la MRAM. Sin embargo, la corriente de lectura de células puede aproximarse o superar el umbral de corriente de escritura y provocar así que ocurra un operación de escritura inválida. Para reducir el potencial de una escritura inválida, las realizaciones de la invención usan niveles de tensión de la línea de palabras (WL) diferentes para lectura y escritura. Los diseños convencionales aplican la misma tensión de la WL para lectura y escritura. Con una corriente dada de lectura, la probabilidad de una escritura inválida aumenta con la anchura del impulso. De ahí que un esquema de diseño convencional use un impulso corto para la lectura y un impulso largo para la escritura. En la práctica, esto da como resultado un desequilibrio en los tiempos de los ciclos de lectura y escritura, haciendo a menudo que el tiempo del ciclo de escritura sea innecesariamente más largo que el tiempo del ciclo de lectura. En cambio, las realizaciones de la invención controlan la potencia de transistor de la WL para operaciones de lectura y escritura. Si el nivel de tensión de la WL del ciclo de escritura es mayor que el nivel de lectura, puede generar una corriente de escritura mayor. Los expertos en la técnica apreciarán que hay muchas maneras de poner en práctica realizaciones de la invención. Por ejemplo, puede usarse una tensión de bombeo para el nivel incrementado de tensión de la WL. Alternativamente, puede usarse una fuente de alimentación disponible que esté a una tensión más alta que la fuente de alimentación central de la memoria.
La Fig. 4A ilustra una configuración 400 de circuito en una STT-MRAM durante una operación de lectura. El circuito incluye una célula 401 de bit que incluye una MTJ 405 y un transistor 410 de línea de palabras acoplado entre la línea 420 de bits (BL) y la línea fuente (SL) 440. Además, el transistor 410 de línea de palabras está acoplado a la línea 430 de palabras, tal como se ha expuesto en lo que antecede. Un elemento 450 de aislamiento de lectura está acoplado a la línea 420 de bits para aislar el amplificador 470 de sentido durante una operación de escritura. Puede usarse el elemento 450 (por ejemplo, el multiplexor de lectura) para seleccionar una de las líneas de bits durante la operación de lectura, así como proporcionar aislamiento al amplificador de sentido. Tal como apreciarán los expertos en la técnica, el elemento 450 de aislamiento de lectura puede ser cualquier dispositivo o combinación de dispositivo que pueda acoplar el amplificador 470 de sentido a la línea 420 de bits durante operaciones de lectura y pueda aislar el amplificador 470 de sentido durante las operaciones de escritura. Por ejemplo, el elemento 450 de aislamiento puede ser una compuerta de transmisión acoplada en serie con una entrada del amplificador 470 de sentido. Sin embargo, los expertos en la técnica apreciarán que pueden usarse otros dispositivos y/o combinaciones de dispositivos como multiplexores y similares. Además, los expertos en la técnicos apreciarán que la configuración ilustrada en el presente documento es meramente para facilitar la descripción de aspectos de las realizaciones de la invención y no se pretende que limite las realizaciones de los elementos y/o las disposiciones ilustrados.
Con referencia nuevamente a la Fig. 4A, el elemento 450 de aislamiento puede recibir una señal de habilitación de la lectura (rd_en) para coordinarse con la operación de lectura. Un amplificador 470 de sentido está acoplado a la línea 420 de bits y a una referencia 472. El amplificador 470 de sentido puede usarse para determinar el estado de la célula 401 de bit amplificando el diferencial de tensión entre la línea 420 de bits y la referencia 472 en la entrada del amplificador 470 de sentido durante la operación de lectura. Durante la operación de lectura, el transistor 410 es conductor y fluye una corriente de lectura (i_rd) a través de la MTJ 405. El elemento 450 de aislamiento de lectura será conductor y se generará y se detectará una tensión proporcional a la resistencia de la MTJ 405 en el amplificador 470 de sentido. Tal como se ha expuesto en lo que antecede, la resistencia variará en base al estado lógico de la MTJ 405. En consecuencia, pueden leerse los datos almacenados en la célula 401 de bit.
El controlador 432 de la línea de palabras está acoplado a la línea 430 de palabras y al transistor 410 de línea de palabras. El controlador 432 de la línea de palabras puede cambiar selectivamente la tensión aplicada al transistor 410 para las operaciones de lectura y escritura. Durante la operación de lectura, el controlador 432 de la línea de palabras proporciona a la línea 430 de palabras y al transistor 410 una segunda tensión (WL_rd) que puede ser, por ejemplo, la tensión central Vdd. Con referencia a la Fig. 4B, durante las operaciones de escritura, el controlador 432 de la línea de palabras proporciona a la línea 430 de palabras y al transistor 410 una primera tensión (WL_wr) que es una tensión más alta (por ejemplo, Vpp) que el nivel de la segunda tensión (por ejemplo, Vdd). Por ejemplo, está ilustrado que el controlador 432 de la línea de palabras tiene dos tensiones de alimentación, una tensión inferior Vdd (por ejemplo, una tensión central) y una tensión Vpp más alta (por ejemplo, una tensión de bombeo). Vdd puede estar al mismo nivel que se suministra para el resto del circuito de memoria (por ejemplo, 1,2 V). Por ejemplo, en algunas realizaciones Vpp puede ser del orden del 40% al 100% mayor que Vdd. Sin embargo, las realizaciones de la invención no están limitadas a este intervalo y Vpp puede ser sustancialmente más elevada, si la tensión incrementada no dañará ni degradará la fiabilidad del transistor 410 de línea de palabras o los elementos del circuito. Vpp puede suministrarse desde una fuente de alimentación integrada, como desde un circuito integrado de gestión de la potencia o desde otros suministros externos. Alternativamente, Vpp puede generarse a partir de Vdd usando un circuito de bombeo, por ejemplo tal como se conoce en la técnica.
Un controlador 500 de escritura y elementos 502 y 504 de aislamiento de escritura están acoplados entre la línea 420 de bits y la línea fuente 440 para permitir la selección de una línea de bits y la escritura de datos a la célula 401 de bit. Según se ha expuesto más arriba y se ilustra en la Fig. 4B, en una STT RAM que deje pasar corriente a través de la MTJ 405 puede cambiar la polaridad de la capa libre, lo que, a su vez, cambia la resistencia de la MTJ
405. Este cambio de resistencia puede ser detectado entonces como un cambio del estado lógico de la célula 405 de bit. Por ejemplo, puede fluir una primera corriente de escritura (i_wr0) en una primera dirección para escribir un estado lógico de “0”. Una segunda corriente de escritura (i_wr1) puede fluir en una segunda dirección opuesta a la primera dirección para escribir un estado lógico de “1”. Los elementos 502 y 504 de aislamiento de escritura pueden ser cualquier dispositivo o combinación de dispositivos que puedan acoplar y desacoplar selectivamente el controlador 500 de escritura. Por ejemplo, los elementos 502 y 504 de aislamiento de escritura pueden ser compuertas de transmisión acopladas en serie con el controlador 500 de escritura. Además, los elementos de aislamiento de escritura pueden recibir una señal de habilitación de escritura (wr_en) para coordinar el acoplamiento del controlador 500 de escritura durante la operación de escritura. Sin embargo, los expertos en la técnica apreciarán que los elementos 502 y 504 de aislamiento de escritura pueden ser otros dispositivos y/o combinaciones de dispositivos, como multiplexores y similares, que pueden usarse para lograr la misma funcionalidad. Con referencia a la Fig. 5, se ilustra una configuración de circuito para el controlador 500 de la línea de escritura. El controlador 500 de la línea de escritura puede incluir una pluralidad de inversores 510, 520 y 530 configurados para controlar diferencialmente la línea de bits (BL) y la línea fuente (SL) en base a la entrada de datos recibidos que ha de ser escrita en la célula de bit.
La Fig. 6 es un gráfico 600 que ilustra la tensión de la línea de palabras aplicada en el transistor de la línea de palabras para operaciones de escritura y lectura para diversos valores de Vdd. Tal como se ilustra, la tensión 610 de lectura de la línea de palabras puede ser Vdd. Sin embargo, la tensión 620 de escritura de la línea de palabras (WL_wr) es mayor que WL_rd en un diferencia de tensión V_delta. La mayor tensión de escritura puede usarse para aumentar el margen del umbral de escritura con respecto a la lectura. En consecuencia, V_delta es proporcional al margen aumentado, de modo que un aumento en V_delta da como resultado un aumento del margen y una disminución en el potencial para la operación de lectura para provocar una escritura inválida. Tal como se ha expuesto en lo que antecede, puede generarse WL_wr usando una tensión de bombeo, una tensión de alimentación interna (por ejemplo, en aplicaciones integradas) o una tensión de alimentación externa que es mayor que la tensión central. En consecuencia, se proporciona el gráfico 600 meramente con el fin de la ilustración y no se pretende que limite las realizaciones de la invención. por ejemplo, la tensión de escritura (WL_wr) podría ser un valor fijo, de modo que V_delta sería una función decreciente a medida que aumente Vdd. Alternativamente, la tensión de escritura (WL_wr) podría ser un múltiplo de Vdd (por ejemplo, N*Vdd, siendo N un número real fijo) y V_delta sería una función creciente a medida que aumente Vdd. Sin embargo, con independencia de la estrategia de generación de V_delta, mientras WL_wr sea mayor que WL_rd, puede lograrse una disminución del potencial de que la operación de lectura cause una escritura inválida.
Tal como se expone en relación con la Fig. 4, el controlador 432 de la línea de palabras está configurado para suministrar selectivamente a la línea de palabras diferentes niveles de tensión para operaciones de escritura y lectura. El controlador 432 de la línea de palabras puede incluir lógica para seleccionar el segundo nivel de tensión (inferior) para las operaciones de lectura y el primer nivel de tensión (mayor) para las operaciones de escritura. Por ejemplo, en una configuración de alimentación dual, el controlador 432 de la línea de palabras puede incluir un elemento de conmutación para seleccionar las tensiones primera y segunda. El elemento de conmutación puede incluir transistores, compuertas de transmisión, multiplexores o cualquier otro dispositivo que pueda seleccionar las tensiones primera y segunda, como apreciarán los expertos en la técnica. Si se usa un único suministro, puede incluirse un circuito de bombeo en el controlador 432 de la línea de palabras y ser habilitado selectivamente para las operaciones de escritura. En consecuencia, los expertos en la técnica apreciarán que pueden usarse muchas configuraciones para el controlador 432 de la línea de palabras y que las realizaciones de la invención no están limitadas a los ejemplos ilustrados y presentados proporcionados en el presente documento.
Por ejemplo, con referencia a la Fig. 7, se ilustra un diagrama de bloques del controlador 432 de la línea de palabras (WL). El controlador 432 de la línea de palabras puede incluir la lógica 710 de selección configurada para seleccionar la primera tensión (por ejemplo, Vpp) para operaciones de escritura y la segunda tensión (Vdd) para las operaciones de lectura. Tal como se ilustra, la lógica 710 de selección incluye dispositivos 720 y 730 de conmutación controlados para seleccionar las tensiones primera y segunda en respuesta a una señal de habilitación de escritura (wr_en) y una señal de habilitación de escritura (rd_en), respectivamente. Tal como se expone en el presente documento, se apreciará que no es preciso que los dispositivos de conmutación sean ningún dispositivo ni ninguna configuración particulares, con la condición de que se logre la funcionalidad de proporcionar una tensión más alta durante la operación de escritura. Además, si se usa un circuito de bombeo, puede incorporarse en el controlador 432 de la línea de palabras y ser habilitado y deshabilitado selectivamente. En consecuencia, las configuraciones proporcionadas en el presente documento son meramente para la ilustración y no de limitación de las realizaciones de la invención.
La Fig. 8 ilustra un diagrama de un circuito del controlador 432 de la línea de palabras (WL) según otra realización de la invención. La primera tensión (por ejemplo, Vpp) para las operaciones de escritura es proporcionada a un circuito 810 controlador por el transistor 804, que se activa en respuesta a una señal de habilitación de la escritura (wr_en) con cola de espera por parte del inversor 802. La segunda tensión (Vdd) para operaciones de lectura es proporcionada al circuito controlador 810 por el transistor 806, que se activa en respuesta a una señal de habilitación de la lectura (rd_en) con cola de espera por parte del inversor 808. El controlador 810 incluye transistores 812 y 814 acoplados a la línea de palabras (WL). El controlador 810 también es habilitado selectivamente por la señal de habilitación de la línea de palabras (WL_en). En consecuencia, si se activa la señal de habilitación de la escritura (en este caso, una señal de estado lógico elevado), se conecta el transistor 804 y se proporciona la primera tensión (por ejemplo, Vpp) al controlador 810. Tras la activación de la señal de habilitación de la línea de palabras (en este caso, una señal de estado lógico bajo) para la operación de escritura, el circuito controlador 810 se conectará y proporcionará Vpp (tensión WL_wr) una línea de palabras. De modo similar, tras la activación de la señal de habilitación de la lectura (rd_en) (en este caso, una señal de estado lógico elevado), se conecta el transistor 806 y se proporciona la segunda tensión (por ejemplo, Vdd) al controlador 810. Tras la activación de la habilitación de la línea de palabras (en este caso, una señal de estado lógico bajo) para la operación de lectura, el circuito controlador 810 se conectará y proporcionará Vdd (tensión WL_rd) a la línea de palabras.
En vista de lo anterior, se apreciará que las realizaciones de la invención también pueden incluir procedimientos para llevar a cabo las funciones, la secuencia de acciones y/o los algoritmos descritos en el presente documento. Por ejemplo, una realización de la invención puede incluir un procedimiento para operaciones de lectura y escritura en un dispositivo de memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín (STT-MRAM) que incluye la aplicación de una primera tensión a un transistor de la línea de palabras de una célula de bit durante una operación de escritura; y la aplicación de una segunda tensión al transistor de la línea de palabras durante una operación de lectura, siendo la primera tensión mayor que la segunda tensión. El procedimiento puede incluir también la generación de la primera tensión mediante bombeo de una fuente común de tensión, usándose la fuente común de tensión para la segunda tensión. Alternativamente, tal como se expone en lo que antecede, la primera tensión y la segunda tensión pueden ser proporcionadas cada una a partir de fuentes de energía separadas. Los procedimientos según las realizaciones de la invención pueden incluir, además, la selección de la primera tensión en respuesta a una señal de habilitación de la escritura y la sección de la segunda tensión en respuesta a una señal de habilitación de la lectura. Otros procedimientos adicionales pueden incluir suministrar una primera tensión a la línea de palabras en respuesta a una señal de habilitación de la línea de palabras durante una operación de escritura y la segunda tensión a la línea de palabras en respuesta a una señal de habilitación de la línea de palabras durante la operación de lectura. En consecuencia, se apreciará que cualquiera de las funcionalidades alternativas descritas en el presente documento puede estar incluida en procedimientos de las realizaciones de la invención.
Aunque la revelación precedente muestra realizaciones ilustrativas de la invención, debería hacerse notar que podrían efectuarse diversos cambios y modificaciones en el presente documento sin apartarse del alcance de las realizaciones de la invención según está definida por las reivindicaciones adjuntas. Por ejemplo, las señales lógicas específicas correspondientes a los transistores / circuitos que han de activarse pueden cambiarse según sea apropiado para lograr la funcionalidad dada a conocer, ya que los transistores / circuitos pueden ser modificados para dispositivos complementarios (por ejemplo, intercambiando dispositivos PMOS y NMOS). De modo similar, no es preciso que las funciones, las etapas y/o las funciones de los procedimientos según las realizaciones de la invención descritas en el presente documento se lleven a cabo en ningún orden particular. Además, aunque elementos de la invención pueden ser descritos o reivindicados en singular, se contempla el plural, a no ser que se afirme explícitamente la limitación al singular.

Claims (20)

  1. REIVINDICACIONES
    1. Una memoria de acceso aleatorio magnetorresistiva (400) de transferencia de par de espín (STT-MRAM) que comprende:
    una célula (401) de bit que tiene una unión (405) de túnel magnético (MTJ) y un transistor (410) de línea de palabras, en la que la célula de bit está acoplada a una línea (420) de bits y una línea fuente (440);
    caracterizada por
    un controlador (432) de la línea de palabras acoplado a una compuerta del transistor de línea de palabras, en la que el controlador de la línea de palabras está configurado para proporcionar una primera tensión para una operación de escritura y una segunda tensión durante una operación de lectura, y en la que la primera tensión es mayor que la segunda tensión.
  2. 2.
    La STT-MRAM (400) de la reivindicación 1 que, además, comprende:
    un elemento (450) de aislamiento de lectura interpuesto entre la célula (401) de bit y un amplificador (470) de sentido, en la que el elemento de aislamiento está configurado para aislar selectivamente el elemento resistivo de la línea de bits durante una operación de escritura.
  3. 3.
    La STT-MRAM (400) de la reivindicación 2 en la que el elemento (450) de aislamiento de lectura es, al menos, uno de un interruptor, una compuerta de transmisión o un multiplexor.
  4. 4.
    La STT-MRAM (400) de la reivindicación 1 que, además, comprende:
    un controlador (500) de escritura configurado para proporcionar una señal eléctrica a la célula (401) de bit para almacenar un estado lógico en la célula de bit; y
    al menos un elemento (502, 504) de aislamiento de escritura acoplado en serie con el controlador de escritura entre la línea (420) de bits y la línea fuente, en la que el elemento de aislamiento de escritura está configurado para aislar el controlador de escritura durante una operación de lectura.
  5. 5.
    La STT-MRAM (400) de la reivindicación 4 en la que el controlador (500) de escritura comprende:
    inversores primero (520) y segundo (530) acoplados en serie entre una entrada de datos y la línea (420) de bits; y un tercer inversor (510) acoplado en serie entre la entrada de datos y la línea fuente.
  6. 6.
    La STT-MRAM (400) de la reivindicación 1 en la que el controlador (432) de la línea de palabras, además, comprende:
    lógica (710) de selección configurada para seleccionar la primera tensión para operaciones de escritura y la segunda tensión para operaciones de lectura.
  7. 7.
    La STT-MRAM (400) de la reivindicación 6 en la que la lógica de selección comprende: un primer dispositivo (720) de conmutación acoplado a la primera tensión; y un segundo dispositivo (730) de conmutación acoplado a la segunda tensión.
  8. 8.
    La STT-MRAM (400) de la reivindicación 6 en la que la lógica (710) de selección comprende:
    un primer transistor (720) de selección acoplado a la primera tensión configurado para conectarse en respuesta a una señal de habilitación de la escritura;
    un segundo transistor (730) de selección acoplado a la segunda tensión configurado para conectarse en respuesta a una señal de habilitación de la lectura; y
    un circuito controlador (810) acoplado a los transistores de selección primero (720) y segundo (730) y configurado para dar salida de la primera tensión a la línea de palabras en respuesta a una señal de habilitación de la línea de palabras durante una operación de escritura y para dar salida de la segunda tensión a la línea de palabras en respuesta a una señal de habilitación de la línea de palabras durante una operación de lectura.
  9. 9.
    La STT-MRAM (400) de la reivindicación 1 en la que la primera tensión y la segunda tensión son proporcionadas desde una fuente de alimentación común.
  10. 10.
    La STT-MRAM (400) de la reivindicación 9 que, además, comprende:
    un circuito de bombeo de tensión configurado para generar la primera tensión a partir de la fuente de alimentación común.
  11. 11.
    La STT-MRAM (400) de la reivindicación 1 en la que la primera tensión y la segunda tensión son proporcionadas cada una desde fuentes de alimentación separadas.
  12. 12.
    La STT-MRAM (400) de la reivindicación 1 en la que la primera tensión es aproximadamente del 40% al 100% más elevada que la segunda tensión.
  13. 13.
    Un procedimiento para operaciones de lectura y escritura en una memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín (STT-MRAM) que comprende:
    proporcionar (401) una célula de bit que tiene una unión de túnel magnético (MTJ); caracterizado por
    aplicar una primera tensión a una compuerta de un transistor (410) de línea de palabras de una célula (401) de bit durante una operación de escritura; y
    aplicar una segunda tensión al transistor de línea de palabras durante una operación de lectura, en el que la primera tensión es más elevada que la segunda tensión.
  14. 14.
    El procedimiento de la reivindicación 13 que, además, comprende:
    generar la primera tensión bombeando una fuente común de tensión, en el que se usa la fuente común de tensión para la segunda tensión.
  15. 15.
    El procedimiento de la reivindicación 13 en el que la primera tensión y la segunda tensión son proporcionadas cada una desde fuentes de alimentación separadas.
  16. 16.
    El procedimiento de la reivindicación 13 que, además, comprende: aislar un amplificador (470) de sentido de la célula (401) de bit durante la operación de escritura.
  17. 17.
    El procedimiento de la reivindicación 16 en el que un elemento (450) de aislamiento usado para aislar el amplificador (470) de sentido es, al menos, uno de un interruptor, una compuerta de transmisión o un multiplexor.
  18. 18.
    El procedimiento de la reivindicación 13 en el que la célula (401) de bit comprende:
    una unión (405) de túnel magnético (MTJ) y en el que el transistor (410) de línea de palabras está acoplado en serie con la MTJ.
  19. 19.
    El procedimiento de la reivindicación 13 que, además, comprende: seleccionar la primera tensión en respuesta a una señal de habilitación de la escritura; y seleccionar la segunda tensión en respuesta a una señal de habilitación de la lectura.
  20. 20.
    El procedimiento de la reivindicación 19 que, además, comprende:
    suministrar la primera tensión a una línea de palabras en respuesta a una señal de habilitación de la línea de palabras durante una operación de escritura y la segunda tensión a la línea de palabras en respuesta a una señal de habilitación de la línea de palabras durante una operación de lectura.
ES08731574T 2007-03-06 2008-03-06 Control de potencia de transistor de una línea de palabras para lectura y escritura en memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín. Active ES2375015T3 (es)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US770839 2001-01-26
US89321707P 2007-03-06 2007-03-06
US893217P 2007-03-06
US11/770,839 US7742329B2 (en) 2007-03-06 2007-06-29 Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
PCT/US2008/056086 WO2008109768A1 (en) 2007-03-06 2008-03-06 Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory

Publications (1)

Publication Number Publication Date
ES2375015T3 true ES2375015T3 (es) 2012-02-24

Family

ID=39523385

Family Applications (1)

Application Number Title Priority Date Filing Date
ES08731574T Active ES2375015T3 (es) 2007-03-06 2008-03-06 Control de potencia de transistor de una línea de palabras para lectura y escritura en memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín.

Country Status (12)

Country Link
US (1) US7742329B2 (es)
EP (1) EP2126922B1 (es)
JP (3) JP2010520576A (es)
KR (1) KR101093889B1 (es)
CN (1) CN101641746B (es)
AT (1) ATE534996T1 (es)
BR (1) BRPI0808640B1 (es)
CA (1) CA2677920C (es)
ES (1) ES2375015T3 (es)
MX (1) MX2009009488A (es)
RU (1) RU2419894C1 (es)
WO (1) WO2008109768A1 (es)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7777261B2 (en) * 2005-09-20 2010-08-17 Grandis Inc. Magnetic device having stabilized free ferromagnetic layer
US7973349B2 (en) 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
US7782661B2 (en) * 2007-04-24 2010-08-24 Magic Technologies, Inc. Boosted gate voltage programming for spin-torque MRAM array
US7957179B2 (en) 2007-06-27 2011-06-07 Grandis Inc. Magnetic shielding in magnetic multilayer structures
US8159870B2 (en) * 2008-04-04 2012-04-17 Qualcomm Incorporated Array structural design of magnetoresistive random access memory (MRAM) bit cells
KR101493868B1 (ko) * 2008-07-10 2015-02-17 삼성전자주식회사 자기 메모리 소자의 구동 방법
US7894248B2 (en) 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
US7826255B2 (en) * 2008-09-15 2010-11-02 Seagate Technology Llc Variable write and read methods for resistive random access memory
US7755965B2 (en) 2008-10-13 2010-07-13 Seagate Technology Llc Temperature dependent system for reading ST-RAM
US8107280B2 (en) * 2008-11-05 2012-01-31 Qualcomm Incorporated Word line voltage control in STT-MRAM
US8134856B2 (en) * 2008-11-05 2012-03-13 Qualcomm Incorporated Data protection scheme during power-up in spin transfer torque magnetoresistive random access memory
JP5315940B2 (ja) * 2008-11-06 2013-10-16 日本電気株式会社 磁気ランダムアクセスメモリ
US20100128519A1 (en) * 2008-11-25 2010-05-27 Seagate Technology Llc Non volatile memory having increased sensing margin
US9728240B2 (en) * 2009-04-08 2017-08-08 Avalanche Technology, Inc. Pulse programming techniques for voltage-controlled magnetoresistive tunnel junction (MTJ)
KR101048351B1 (ko) 2009-06-08 2011-07-14 한양대학교 산학협력단 자성 메모리의 동작방법
US8077508B1 (en) * 2009-08-19 2011-12-13 Grandis, Inc. Dynamic multistate memory write driver
US9099181B2 (en) 2009-08-19 2015-08-04 Grandis, Inc. Non-volatile static ram cell circuit and timing method
US8077501B2 (en) * 2009-09-11 2011-12-13 Grandis, Inc. Differential read and write architecture
US8315090B2 (en) 2010-06-07 2012-11-20 Grandis, Inc. Pseudo page mode memory architecture and method
US8625339B2 (en) 2011-04-11 2014-01-07 Grandis, Inc. Multi-cell per memory-bit circuit and method
US8456926B2 (en) 2010-11-18 2013-06-04 Grandis, Inc. Memory write error correction circuit
US8411493B2 (en) * 2009-10-30 2013-04-02 Honeywell International Inc. Selection device for a spin-torque transfer magnetic random access memory
US20110141802A1 (en) * 2009-12-15 2011-06-16 Grandis, Inc. Method and system for providing a high density memory cell for spin transfer torque random access memory
US8199553B2 (en) * 2009-12-17 2012-06-12 Hitachi Global Storage Technologies Netherlands B.V. Multilevel frequency addressable field driven MRAM
KR101604042B1 (ko) 2009-12-30 2016-03-16 삼성전자주식회사 자기 메모리 및 그 동작방법
US8335101B2 (en) * 2010-01-21 2012-12-18 Qualcomm Incorporated Resistance-based memory with reduced voltage input/output device
US8723557B2 (en) 2010-06-07 2014-05-13 Grandis, Inc. Multi-supply symmetric driver circuit and timing method
EP2405438B1 (en) * 2010-07-07 2016-04-20 Crocus Technology S.A. Method for writing in a MRAM-based memory device with reduced power consumption
US8587994B2 (en) * 2010-09-08 2013-11-19 Qualcomm Incorporated System and method for shared sensing MRAM
US8526266B2 (en) 2011-01-21 2013-09-03 Qualcomm Incorporated Row-decoder circuit and method with dual power systems
KR101312366B1 (ko) 2011-04-06 2013-09-26 에스케이하이닉스 주식회사 자기 메모리 장치를 위한 라이트 드라이버 회로 및 자기 메모리 장치
WO2013043738A1 (en) * 2011-09-19 2013-03-28 The Regents Of The University Of California Body voltage sensing based short pulse reading circuit
KR20130101376A (ko) * 2012-03-05 2013-09-13 삼성전자주식회사 동적 래치 및 이를 포함하는 데이터 출력 장치
US8923041B2 (en) 2012-04-11 2014-12-30 Everspin Technologies, Inc. Self-referenced sense amplifier for spin torque MRAM
KR20130139066A (ko) 2012-06-12 2013-12-20 삼성전자주식회사 소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치
US9672885B2 (en) 2012-09-04 2017-06-06 Qualcomm Incorporated MRAM word line power control scheme
KR20140067254A (ko) 2012-11-26 2014-06-05 삼성전자주식회사 메모리 시스템과 이의 동작 방법
KR101996265B1 (ko) 2012-12-14 2019-07-04 삼성전자주식회사 공통소스 반도체 메모리 장치
US9064552B2 (en) 2013-02-27 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Word line driver and related method
US8792269B1 (en) * 2013-03-15 2014-07-29 Avalanche Technology, Inc. Fast programming of magnetic random access memory (MRAM)
US9691464B2 (en) * 2013-03-15 2017-06-27 Avalanche Technology, Inc. Fast programming of magnetic random access memory (MRAM)
US9928891B2 (en) 2013-09-20 2018-03-27 Tohoku University Nonvolatile variable resistance memory circuit which includes magnetic tunnel junction element
US9196582B2 (en) * 2013-11-22 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Word line coupling prevention using 3D integrated circuit
KR102212755B1 (ko) 2014-07-31 2021-02-05 삼성전자주식회사 전압 발생기 및 이를 포함하는 메모리 장치
US9734881B2 (en) * 2015-02-02 2017-08-15 Globalfoundries Singapore Pte. Ltd. High sensing margin magnetic resistive memory device in which a memory cell read and write select transistors to provide different read and write paths
US10096361B2 (en) * 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
JP6139623B2 (ja) 2015-09-15 2017-05-31 株式会社東芝 不揮発性半導体メモリ
US10127961B2 (en) * 2015-12-09 2018-11-13 Imec Vzw Three transistor two junction magnetoresistive random-access memory (MRAM) bit cell
US10541014B2 (en) * 2015-12-24 2020-01-21 Intel Corporation Memory cells with enhanced tunneling magnetoresistance ratio, memory devices and systems including the same
US9786343B1 (en) * 2016-08-30 2017-10-10 International Business Machines Corporation STT MRAM common source line array bias scheme
US10224368B2 (en) * 2017-06-30 2019-03-05 Qualcomm Incorporated Voltage-switched magneto-resistive random access memory (MRAM) employing separate read operation circuit paths from a shared spin torque write operation circuit path
US10269413B1 (en) 2017-10-17 2019-04-23 R&D 3 Llc Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein
US11501826B2 (en) 2017-10-17 2022-11-15 R&D3 Llc Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein
US11165012B2 (en) * 2018-10-29 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
CN112927736B (zh) * 2019-12-05 2023-12-29 上海磁宇信息科技有限公司 磁性随机存储器之读写电路

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034887A (en) * 1998-08-05 2000-03-07 International Business Machines Corporation Non-volatile magnetic memory cell and devices
JP2001154844A (ja) * 1999-11-30 2001-06-08 Nec Corp シングルチップマイクロコンピュータ
US6563743B2 (en) * 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy
FR2817999B1 (fr) * 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
JP2003016777A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 薄膜磁性体記憶装置
KR100446616B1 (ko) * 2001-10-18 2004-09-04 삼성전자주식회사 단일 트랜지스터형 자기 랜덤 액세스 메모리 소자와 그구동 및 제조방법
US6839269B2 (en) * 2001-12-28 2005-01-04 Kabushiki Kaisha Toshiba Magnetic random access memory
KR100464536B1 (ko) * 2002-03-22 2005-01-03 주식회사 하이닉스반도체 자기 저항 램
JP3884399B2 (ja) * 2003-05-21 2007-02-21 株式会社東芝 磁気記憶装置
US7006375B2 (en) * 2003-06-06 2006-02-28 Seagate Technology Llc Hybrid write mechanism for high speed and high density magnetic random access memory
US6985385B2 (en) * 2003-08-26 2006-01-10 Grandis, Inc. Magnetic memory element utilizing spin transfer switching and storing multiple bits
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
US7009877B1 (en) * 2003-11-14 2006-03-07 Grandis, Inc. Three-terminal magnetostatically coupled spin transfer-based MRAM cell
US6999366B2 (en) * 2003-12-03 2006-02-14 Hewlett-Packard Development Company, Lp. Magnetic memory including a sense result category between logic states
DE602005009411D1 (de) 2004-01-29 2008-10-16 Sharp Kk Halbleiterspeichervorrichtung
TW200527656A (en) * 2004-02-05 2005-08-16 Renesas Tech Corp Semiconductor device
JP2006185477A (ja) * 2004-12-27 2006-07-13 Fujitsu Ltd 磁気メモリ装置並びにその読み出し方法及び書き込み方法
US7190612B2 (en) * 2005-03-31 2007-03-13 Grandis, Inc. Circuitry for use in current switching a magnetic cell
US7236391B2 (en) * 2005-04-22 2007-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic random access memory device
US7289356B2 (en) * 2005-06-08 2007-10-30 Grandis, Inc. Fast magnetic memory devices utilizing spin transfer and magnetic elements used therein
JP2007012696A (ja) * 2005-06-28 2007-01-18 Tdk Corp 磁気メモリ
KR100674983B1 (ko) * 2005-07-13 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
US7755931B2 (en) * 2005-08-02 2010-07-13 Nec Corporation Magnetic random access memory and operation method thereof
US7224601B2 (en) * 2005-08-25 2007-05-29 Grandis Inc. Oscillating-field assisted spin torque switching of a magnetic tunnel junction memory element
US7272034B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells
US7272035B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells
US7646627B2 (en) * 2006-05-18 2010-01-12 Renesas Technology Corp. Magnetic random access memory having improved read disturb suppression and thermal disturbance resistance
JP4883982B2 (ja) * 2005-10-19 2012-02-22 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
US7286395B2 (en) * 2005-10-27 2007-10-23 Grandis, Inc. Current driven switched magnetic storage cells having improved read and write margins and magnetic memories using such cells
JP5193419B2 (ja) * 2005-10-28 2013-05-08 株式会社東芝 スピン注入磁気ランダムアクセスメモリとその書き込み方法
US7187577B1 (en) * 2005-11-23 2007-03-06 Grandis, Inc. Method and system for providing current balanced writing for memory cells and magnetic devices
US7430135B2 (en) * 2005-12-23 2008-09-30 Grandis Inc. Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置
JP2007266498A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 磁気記録素子及び磁気メモリ
US7345912B2 (en) * 2006-06-01 2008-03-18 Grandis, Inc. Method and system for providing a magnetic memory structure utilizing spin transfer
US7379327B2 (en) * 2006-06-26 2008-05-27 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells having enhanced read and write margins

Also Published As

Publication number Publication date
EP2126922B1 (en) 2011-11-23
WO2008109768A1 (en) 2008-09-12
JP2010520576A (ja) 2010-06-10
BRPI0808640B1 (pt) 2020-01-07
JP2015043251A (ja) 2015-03-05
KR101093889B1 (ko) 2011-12-13
EP2126922A1 (en) 2009-12-02
KR20090119924A (ko) 2009-11-20
MX2009009488A (es) 2009-09-16
CN101641746B (zh) 2012-09-19
JP5951433B2 (ja) 2016-07-13
ATE534996T1 (de) 2011-12-15
CA2677920C (en) 2013-10-01
US20080219043A1 (en) 2008-09-11
CA2677920A1 (en) 2008-09-12
RU2419894C1 (ru) 2011-05-27
US7742329B2 (en) 2010-06-22
CN101641746A (zh) 2010-02-03
BRPI0808640A2 (pt) 2014-08-05
BRPI0808640A8 (pt) 2019-01-15
JP2013048008A (ja) 2013-03-07

Similar Documents

Publication Publication Date Title
ES2375015T3 (es) Control de potencia de transistor de una línea de palabras para lectura y escritura en memoria de acceso aleatorio magnetorresistiva de transferencia de par de espín.
ES2532396T3 (es) Control de voltaje de línea de palabras en STT-MRAM
EP2308050B1 (en) Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size
EP2392010B1 (en) Bit line voltage control in spin transfer torque magnetoresistive random access memory
JP5096502B2 (ja) スピン転移トルク磁気抵抗ランダムアクセスメモリのための読出し障害減少回路
US8159864B2 (en) Data integrity preservation in spin transfer torque magnetoresistive random access memory
US20090103354A1 (en) Ground Level Precharge Bit Line Scheme for Read Operation in Spin Transfer Torque Magnetoresistive Random Access Memory
US8134856B2 (en) Data protection scheme during power-up in spin transfer torque magnetoresistive random access memory