CN107425845B - 一种叠加运算电路及浮动电压数模转换电路 - Google Patents

一种叠加运算电路及浮动电压数模转换电路 Download PDF

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Abstract

本申请提供了一种叠加运算电路及浮动电压数模转换电路，采用间接电流叠加原理实现模拟量的叠加。其中，第一运算放大器的负相输入端和输出端连接，使得第一运算放大器具有电压跟随器的特性，其输出端嵌位至正相输入端输入的电压，即待叠加模拟量；然后，由电流产生电路将电压信号转换电流信号，该电流信号在第一运算放大器输出端连接的第一电阻上产生电压降，该电压降与第一运算放大器输出的电压信号进行叠加。由此可见，该叠加运算电路中第一运算放大器的输出工作点始终固定在待叠加模拟量，因此保证了运算放大器的输出精度；而且，高精度电流叠加量由低绝对精度的电压信号转换得到，而不是由数模转换电路直接产生，因此，放宽了电流产生电路的输入精度，进而放宽了电流产生电路对功耗和面积的要求。

Description

一种叠加运算电路及浮动电压数模转换电路
技术领域
本发明属于电子技术领域，尤其涉及一种叠加运算电路及浮动电压数模转换电路。
背景技术
在电子控制应用中，很多情况需要在某个模拟量的基础上与另一个数字控制模拟量进行叠加调节，数字控制模拟量可以通过数模转换器(Digital Analog Converter，DAC)获得。请参见图1，示出了一种需要将模拟量A与模拟量B进行叠加的原理示意图，如图1所示，DAC接收数字控制信号后产生对应的模拟量A，该模拟量通过叠加运算电路与待叠加模拟量B进行叠加，得到最终应用中所需要的信号C，即C＝A+B。
叠加运算电路通常通过运算放大器实现，而数字控制模拟量可以是电压型模拟量或者电流型模拟量。下面分别结合图2～图4介绍被叠加量与两种不同控制模拟量的叠加运算原理，图2示出了一种传统的直接电压叠加方式的原理示意图，图3示出了图2中的运算放大器的等效原理图，图4示出了一种传统的间接电流叠加方式的原理示意图。
如图2所示，将受数字控制信号的模拟量VDAC与待叠加模拟量VS利用双输入运算放大器进行直接相加，双输入运算放大器的一对输入端输入模拟量VDAC，另一对输入端的正相输入被叠加量VS，负相与输出端VO连接。如图3所示，运算放大器的一对输入V+和V-控制的MOS管可以分别等效为一个受电压控制的电流源，输出电压为受控电流源产生的电流经过电阻产生的压降，因此双输入运算放大器的输出如公式1所示：
VO＝[gm1×VDAC+gm2×(VS-VO)]×R (公式1)
公式1中，gm1表示第一对输入端控制的MOS管的增益，gm2表示第二对输入端控制的MOS管的增益，R为等效电阻的阻值。
如果公式1满足线型要求VO≈VDAC+VS，则必须有gm1＝gm2，而对于实际器件的gm本身就与加在器件上的输入电压有关，显然，实际应用中，VDAC与VS并不相等，VDAC与VS的差距越大，gm1与gm2的误差也就越大，所以实际输出与VO≈VDAC+VS也越不一致。排除VS与VDAC不一致的本身误差，在VDAC变化较大的情况下，输入电压对MOS管的状态变化影响也非常大，MOS管状态改变会引起gm发生改变，进而导致叠加量非线性误差，由此可见，电压叠加电路简单、功耗低，但可实现的绝对精度较低，在mV级别。
如图4所示，运算放大器的正相输入端输入待叠加量Vs，负相输入端与输出端连接，这样，运算放大器输出端V1被固定为Vs，而电阻上端的输出是整个叠加运算电路的输出VO＝V1+R×IDAC＝VS+R×IDAC。此种叠加方式，运算放大器的输出始终固定在VS，工作点固定，所以输出精度较高，但是，对IDAC的电流精度要求非常高。提供一种高精度且输入信号精度要求较低的叠加运算电路成为亟待解决的技术问题。
发明内容
有鉴于此，本发明的目的在于提供一种叠加运算放大电路及浮动电压数模转换电路，在不提高叠加运算电路功耗的前提下，提高叠加运算输出信号的精度，同时降低输入信号精度要求。
第一方面，本申请提供了一种叠加运算电路，包括：电流产生电路和第一运算放大器；所述电流产生电路包括第一输入端、第二输入端和输出端，所述第一输入端输入第一电压信号，所述第二输入端输入第二电压信号，所述电流产生电路用于将所述第一电压信号转换成第一电流信号，将所述第二电压信号转换成第二电流信号，将所述第一电流信号与所述第二电流信号的电流差经由所述输出端输出；所述第一运算放大器的正相输入端输入待叠加模拟量，所述第一运算放大器的负相输入端与所述第一运算放大器的输出端连接，且所述输出端通过第一电阻连接所述电流产生电路的输出端，所述第一运算放大器用于将所述待叠加模拟量与所述第一电阻上的电压降进行叠加。
在第一方面的第一种可能的实现方式中，所述电流产生电路包括第一电压电流转换电路、第二电压电流转换电路和电流复制电路；所述第一电压电流转换电路的第一电压输入端输入有所述第一电压信号，所述第一电压电流转换电路用于将所述第一电压信号转换成所述第一电流信号后经由第一电流输出端输出；所述第二电压电流转换电路的第二电压输入端输入有所述第二电压信号，所述第二电压电流转换电路用于将所述第二电压信号转换成所述第二电流信号后经由第二电流输出端输出；所述电流复制电路的输入端连接所述第二电流输出端，所述电流复制电路的输出端连接所述第一电流输出端，所述电流复制电路用于将所述第二电流信号进行反向后与所述第一电流信号叠加，得到所述电流差。
在第一方面的第二种可能的实现方式中，所述第一电压电流转换电路包括：第二运算放大器、第一开关管、第二开关管和第二电阻；所述第二运算放大器的正相输入端输入所述第一电压信号，所述第二运算放大器的输出端连接所述第一开关管的控制端，所述第一开关管的输出端是所述第一电压电流转换电路的输出端；所述第二开关管的控制端连接所述第二运算放大器的输出端，所述第二开关管的输出端连接所述第二运算放大器的负相输入端，所述第二开关管的输入端和所述第一开关管的输入端均连接电源；所述第二运算放大器的负相输入端通过所述第二电阻连接接地端。
在第一方面的第三种可能的实现方式中，所述第二电压电流转换电路包括：第三运算放大器、第三开关管、第四开关管和第三电阻；所述第三运算放大器的正相输入端输入所述第二电压信号，所述第三运算放大器的输出端连接所述第三开关管的控制端，所述第三运算放大器的负相输入端连接所述第三开关管的输出端，且所述第三开关管的负相输入端通过所述第三电阻连接接地端；所述第四开关管的控制端连接所述第三运算放大器的输出端，所述第四开关管的输出端是所述第二电压电流转换电路的输出端，所述第四开关管和所述第三开关管的输入端连接电源。
在第一方面的第四种可能的实现方式中，所述电流复制电路是由第五开关管和第六开关管构成的标准电流镜电路；所述第五开关管的控制端与所述第六开关管的控制端连接，所述第五开关管的输出端与所述第六开关管的输出端均连接接地端，所述第五开关管的输入端连接所述第五开关管的控制端，所述第五开关管的输入端是所述电流复制电路的输入端，所述第六开关管的输入端是所述电流复制电路的输出端。
在第一方面的第五种可能的实现方式中，所述电流产生电路还包括共模电阻；所述第二运算放大器的负相输入端通过所述第二电阻连接所述共模电阻的第一端，所述共模电阻的第二端连接接地端；所述第三运算放大器的负相输入端通过所述第三电阻连接所述共模电阻的第一端。
在第一方面的第六种可能的实现方式中，所述第一开关管和所述第二开关管均为P型金属-氧化物-半导体MOS场效应管；或者，所述第三开关管和所述第四开关管均为P型MOS管。
在第一方面的第七种可能的实现方式中，所述第五开关管和所述第六开关管均为N型MOS管。
第二方面，本申请提供一种浮动电压数模转换电路，包括数模转换电路和第一方面提供的任意一种所述叠加运算电路；所述数模转换电路的输入端输入数字控制信号，所述数模转换电路的第一输出端连接所述电流产生电路的第一输入端，所述数模转换电路的第二输出端连接所述电流产生电路的第二输入端，所述数模转换电路用于将所述数字控制信号转换成所述第一电压信号和所述第二电压信号提供给所述叠加运算电路中的电流产生电路。
本实施例提供的叠加运算电路，采用间接电流叠加原理实现模拟量的叠加。其中，第一运算放大器的负相输入端和输出端连接，使得第一运算放大器具有电压跟随器的特性，其输出端嵌位至正相输入端输入的电压，即待叠加模拟量；然后，由电流产生电路将电压信号转换电流信号，该电流信号在第一运算放大器输出端连接的第一电阻上产生电压降，该电压降与第一运算放大器输出的电压信号进行叠加。由此可见，该叠加运算电路中第一运算放大器的输出工作点始终固定在待叠加模拟量，因此保证了运算放大器的输出精度；而且，高精度电流叠加量由低绝对精度的电压信号转换得到，而不是由数模转换电路直接产生，因此，放宽了电流产生电路的输入精度，进而放宽了电流产生电路对功耗和面积的要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一种模拟量叠加原理示意图；
图2是传统的直接电压叠加方式的电路原理示意图；
图3是双输入运算放大器的等效原理示意图；
图4是传统的间接电流叠加方式的电路原理示意图；
图5是本申请实施例一种叠加运算电路的原理示意图；
图6是本申请实施例另一种叠加运算电路的原理示意图；
图7是本申请实施例一种浮动电压数模转换电路的原理示意图。
具体实施方式
图2所示的直接电压叠加方式，受运算放大器本身的参数限制，可实现的绝对叠加精度较低，在mV级别；而图4所示的间接电流叠加方式，能够实现高精度，但是，面临高精度电流输入的问题。本申请提供了一种叠加运算放大电路，采用间接电流叠加方式中运算放大器的输出端工作点始终固定为输入的待叠加模拟量，因此，保证了运算放大器的输出精度。而且，高精度电流叠加量由电流产生电路根据输入的低绝对精度的电压信号转换得到，而不是直接由数模转换电路直接产生，因此，放宽了电流产生电路输入精度，进而放宽了电流产生电路对功耗和面积的要求。最终实现了高精度且对输入信号精度要求较低的叠加运算电路。
请参见图5，示出了本申请实施例一种叠加运算电路的电路原理示意图，如图5所示，该叠加运算电路包括运算放大器1(即，第一运算放大器)和电流产生电路100，其中，电流产生电路100包括第一电压电流转换电路101、第二电压电流转换电路102和电流复制电路103；
运算放大器1的正相输入端输入有待叠加模拟量Vs，负相输入端与输出端连接，同时，运算放大器1的输出端通过电阻RD(即，第一电阻)连接电流产生电路100的输出端。
电流产生电路100包括两个输入端，其中，一个输入端输入电压信号VDACA，另一个输入端输入电压信号VDACB；电流产生电路100用于将VDACA和VDACB分别转换成电流信号，并将两个电流信号的差值经由输出端输出。
第一电压电流转换电路用于将VDACA转换成相应的电流信号，其包括运算放大器2、开关管Ma(即，第一开关管)、Mb(即，第二开关管)和电阻RA(即，第二电阻)；
在本申请的一个实施例中，Ma和Mb为PMOS管，PMOS管的源极为输入端、漏极为输出端，栅极为控制端。在本申请的其它实施例中，Ma和Mb可以采用其它类型的开关管，当然，相应的电路原理图会相应改变，本领域技术人员能够根据本实施例在不需要付出创造性劳动的情况下获得其它类型开关管对应的电路示意图，此处不再赘述。
运算放大器2的正相输入端作为电流产生电路的一个输入端，输入有电压信号VDACA，运算放大器2的负相输入端连接Mb的漏极，同时，该负相输入端通过RA接地，运算放大器2的输出端连接Ma和Mb的栅极，Ma的漏极连接电流复制电路的输出端；Ma和Mb的源极连接电源VDD。
第二电压电流转换电路用于将VDACB转换成相应的电流信号，其包括运算放大器3(即，第三运算放大器)、开关管Mc(即，第三开关管)、Md(即，第四开关管)，电阻RB(即，第三电阻)。Mc和Md为PMOS管，PMOS管的源极为输入端、漏极为输出端，栅极为控制端。
运算放大器3的正相输入端作为电流产生电路的另一个输入端，输入有电压信号VDACB，运算放大器3的负相输入端连接Mc的漏极，同时，该负相输入端通过RB接地，运算放大器3的输出端连接Mc和Md的栅极，Mc和Md的源极连接电源VDD，Md的漏极连接电流复制电路的输入端。
电流复制电路用于将输入端输入的电流信号进行反向，其电路结构为由开关管Me(即，第六开关管)和Mf(即，第五开关管)构成的标准电流镜电路。Me的漏极为电流镜的输出端，Me和Mf的源极均连接接地端，Me和Mf的栅极相连并连接Mf的漏极，Mf的漏极为电流镜的输入端。
下面将结合附图5所示的电路原理图详细介绍该叠加运算电路的工作过程：
设定运算放大器1的输出为V1，放大倍数为A，则运算放大器1的输入输出关系为V1＝A(Vs-V1)，即，V1/Vs＝A/(1+A)，通常A在1000～10000量级，则有V1＝Vs，即运算放大器1的输出跟随输入的变化而变化。这样，运算放大器1的输出始终固定为Vs，因此，提高了输出精度。
运算放大器1的作用是将自身输出的电压信号与电阻RD上的电压降进行叠加，其中，RD上的电压降由电流产生电路输出的电流流经RD而产生。如果设定电流产生电路输出的电流为IO，运算放大器1的输出电压与RD上的电压降进行叠加在VO端得到VO＝Vs+RD*IO，可见运算放大器1采用间接电流叠加方式，但电流叠加量不是由DAC直接产生，而是由电流产生电路根据DAC产生的电压信号转换得到。
运算放大器2的输出端连接Mb的栅极，用于控制Mb输出电流IB，电流IB流过电阻RA产生电压反馈到运算放大器2的负相输入端形成闭环，根据运算放大器的特性，在A>>1的前提下，则有运算放大器2的正相和负相两端的电压相等，即VA＝VDACA。同理，VB＝VDACB。
Ma与Mb的栅极电压及源极电压相同，且两管的尺寸相同，因此，流经Ma的电流IA与流经Mb的电流IB相等，即IA＝IB；同理，ID＝IC。其中，IA、IB、IC和I D的电流方向如图5中箭头方向所示，
Me和Mf是一对简单的标准电流镜，Me的输出电流IE大小等于Mf的输入电流IF(IF＝IE)，其中，IE和IF的电流方向如图5中箭头方向所示。
Mf与Md串联连接，因此IF＝ID，又因为ID＝IC，所以IF＝IC。因此，最终从Ma和Me产生并流到电阻RD上的静电流IO的电流方向是从RD的上端到下端，因此，IO为IA和IE的差值，即，IO＝IA-IE＝IA-IF＝IB-IC。
在VA＝VDACA、VB＝VDACB，RA＝RB＝R的前提下，有IB＝VA/R，IC＝VB/R，则输出电流IO如公式2所示：
Figure BDA0001288791300000051
叠加运算电路的最终输出VO如公式3所示：
Figure BDA0001288791300000052
根据公式2和公式3可知，选择合适的R，调节(VA-VB)的范围，即可实现输出Vs上叠加电压输出的功能。当
Figure BDA0001288791300000053
时，VO即等效于VS叠加电压DAC输出电压(VDACA-VDACB)的
Figure BDA0001288791300000054
系数N放宽了对电压DAC的绝对精度的限制，可以利用一个最小精度为Err的电压DAC，最终产生最小等效精度为Err/N的电压叠加。电压DAC经过叠加运算电路计算后等效的电流DAC最小电流I_LSB由电压DAC的最小V_LSB除以R决定，I_LSB和I_MSB之间不再有以前电流DAC的匹配和功耗折中，所以可以低到nA级。
本实施例提供的叠加运算电路，采用间接电流叠加方式，将叠加运算放大器的输出电压始终固定在待叠加模拟量，从而提高了叠加运算电路的输出精度。但是，高精度的叠加电流量由电流产生电路根据低精度的电压信号产生，并不是由DAC直接产生，因此，放宽了电流产生电路的输入精度，进而放宽了电流产生电路对功耗和面积的要求。
请参见图6，示出了本申请实施例另一种叠加运算电路的原理示意图，如图6所示，本实施例提供的叠加运算电路与图5所示的叠加运算电路的基础上增加了共模电阻RC，RA和RB均通过RC连接接地端。
在VA＝VDACA、VB＝VDACB，RA＝RB＝RC＝R，且电阻RC的阻值为RC与电阻RA及RB的连接端上的电压为VC，则IB和IC如公式4和公式5所示：
Figure BDA0001288791300000061
Figure BDA0001288791300000062
因此，电流产生电路的输出电流IO仍如公式2所示。由此可见，引入共模电阻RC之后，IO没有改变，但IB和IC的绝对值减小了，因此，与未引入共模电阻的方案相比，引入的共模电阻在输出动态范围不变的前提下减小了运算电流的绝对值，减小了运算电流功耗，进一步降低了整个叠加运算电路的功耗。
请参见图7，示出了本申请实施例提供的一种浮动电压DAC的原理示意图，该浮动电压DAC在图5或图6所示的叠加运算电路的基础上增加了DAC，DAC输出的电压信号提供给叠加运算电路进行叠加运算，从而实现DAC输出浮动电压。
在本申请一种可能的实现方式中，叠加运算电路输入的电压信号VDACA和VDACB分别由数模转换电路DAC_A(即，第一数模转换电路)和数模转换电路DAC_B(即，第二数模转换电路)根据数字控制信号产生。
在本申请的另一种可能的实现方式中，电压信号VDACA和VDACB可以由同一个数模转换电路根据一个数字控制信号产生。
由上述的叠加运算电路实施例所揭示的技术内容可知，要实现最小精度Err/N的电压叠加，本实施例不是直接由电流DAC产生一个最小精度为Err/(N.R)的高精度电流，而是通过电流产生电路，将DAC产生最小精度Err的电压转换为等效最小精度Err/(N.R)的电流进行叠加，放宽了匹配精度(即，芯片的面积)和功耗要求。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种叠加运算电路，其特征在于，包括：电流产生电路和第一运算放大器；
所述电流产生电路包括第一电压电流转换电路、第二电压电流转换电路和电流复制电路；
所述第一电压电流转换电路的第一电压输入端输入有第一电压信号，所述第一电压电流转换电路用于将所述第一电压信号转换成第三电流信号，再将所述第三电流信号缩小后得到的第一电流信号经由第一电流输出端输出；
所述第二电压电流转换电路的第二电压输入端输入有第二电压信号，所述第二电压电流转换电路用于将所述第二电压信号转换成第四电流信号后，再将所述第四电流信号缩小后得到的第二电流信号经由第二电流输出端输出；
所述电流复制电路的输入端连接所述第二电流输出端，所述电流复制电路的输出端连接所述第一电流输出端，所述电流复制电路用于将所述第二电流信号进行反向后与所述第一电流信号叠加，得到电流差；
所述第一运算放大器的正相输入端输入待叠加模拟量，所述第一运算放大器的负相输入端与所述第一运算放大器的输出端连接，且所述输出端通过第一电阻连接所述电流产生电路的输出端，所述第一运算放大器用于将所述待叠加模拟量与所述第一电阻上的电压降进行叠加。
2.根据权利要求1所述的叠加运算电路，其特征在于，所述第一电压电流转换电路包括：第二运算放大器、第一开关管、第二开关管和第二电阻；
所述第二运算放大器的正相输入端输入所述第一电压信号，所述第二运算放大器的输出端连接所述第一开关管的控制端，所述第一开关管的输出端是所述第一电压电流转换电路的输出端；
所述第二开关管的控制端连接所述第二运算放大器的输出端，所述第二开关管的输出端连接所述第二运算放大器的负相输入端，所述第二开关管的输入端和所述第一开关管的输入端均连接电源；
所述第二运算放大器的负相输入端通过所述第二电阻连接接地端。
3.根据权利要求1所述的叠加运算电路，其特征在于，所述第二电压电流转换电路包括：第三运算放大器、第三开关管、第四开关管和第三电阻；
所述第三运算放大器的正相输入端输入所述第二电压信号，所述第三运算放大器的输出端连接所述第三开关管的控制端，所述第三运算放大器的负相输入端连接所述第三开关管的输出端，且所述第三运算放大器的负相输入端通过所述第三电阻连接接地端；
所述第四开关管的控制端连接所述第三运算放大器的输出端，所述第四开关管的输出端是所述第二电压电流转换电路的输出端，所述第四开关管和所述第三开关管的输入端连接电源。
4.根据权利要求1所述的叠加运算电路，其特征在于，所述电流复制电路是由第五开关管和第六开关管构成的标准电流镜电路；
所述第五开关管的控制端与所述第六开关管的控制端连接，所述第五开关管的输出端与所述第六开关管的输出端均连接接地端，所述第五开关管的输入端连接所述第五开关管的控制端，所述第五开关管的输入端是所述电流复制电路的输入端，所述第六开关管的输入端是所述电流复制电路的输出端。
5.根据权利要求2所述的叠加运算电路，其特征在于，所述电流产生电路还包括共模电阻；
所述第二运算放大器的负相输入端通过所述第二电阻连接所述共模电阻的第一端，所述共模电阻的第二端连接接地端。
6.根据权利要求3所述的叠加运算电路，其特征在于，所述电流产生电路还包括共模电阻；
所述第三运算放大器的负相输入端通过所述第三电阻连接所述共模电阻的第一端。
7.根据权利要求2所述的叠加运算电路，其特征在于，所述第一开关管和所述第二开关管均为P型金属-氧化物-半导体MOS场效应管。
8.根据权利要求3所述的叠加运算电路，其特征在于，所述第三开关管和所述第四开关管均为P型MOS管。
9.根据权利要求4所述的叠加运算电路，其特征在于，所述第五开关管和所述第六开关管均为N型MOS管。
10.一种浮动电压数模转换电路，其特征在于，包括数模转换电路和权利要求1-9任一项所述的叠加运算电路；
所述数模转换电路的输入端输入数字控制信号，所述数模转换电路的第一输出端连接所述电流产生电路的第一输入端，所述数模转换电路的第二输出端连接所述电流产生电路的第二输入端，所述数模转换电路用于将所述数字控制信号转换成所述第一电压信号和所述第二电压信号提供给所述叠加运算电路中的电流产生电路。
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