JP3542988B2 - 正にバイアスされる差動基準入力を有するアナログ・デジタル変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明は一般にアナログ・デジタル変換に関し、特に、正にバイアスされた差動基準電圧入力を有するアナログ・デジタル変換器に関する。
【0002】
【従来の技術】
図1を参照すると、Kumamotoらにより米国特許第5731776号で開示される従来のアナログ・デジタル変換器(ADC)の回路図が示される。図示のように、ADC102は抵抗器ラダー1、8個の差動比較器C1乃至C8、エンコーダ10、及び制御ユニット15を含む。抵抗器ラダー1は、基準電圧VRBを有する低い電圧基準端子2と、基準電圧VRTを有する高い電圧基準端子3と、直列に接続された同一の抵抗器r1乃至r9とを有する。抵抗器r1乃至r9の接合部において、中間タップT1乃至T8が多数の中間基準電圧を提供する。
【0003】
差動比較器C1乃至C8は各々、エンコーダ10に接続される出力と、4つの入力端子とを有し、その内の2つは、抵抗器ラダー1内のタップに接続される反転基準入力端子であり、他の2つはアナログ電圧入力端子である。一般に、差動比較器C(i)(i=1...8)において、正の基準入力端子は、抵抗器r(i)とr(i+1)との接合部に設けられる中間タップT(i)に接続され、負の基準入力端子は、抵抗器r(10−i)とr(9−i)との接合部に設けられる中間タップT(9−i)に接続される。換言すると、差動比較器C(i)の正の基準入力端子と、差動比較器C(9−i)の負の基準入力端子とは、中間タップT(i)に共通に接続される。重要な点は、この構成は差動電圧入力端子の逆転を生じることである。すなわち、半分の比較器の正の基準電圧端子は、負の基準電圧端子よりも低い基準電圧に接続される。差動比較器C1乃至C8の各々において、正のアナログ電圧入力端子は、アナログ電圧Viを有する差動入力信号線6に接続され、負のアナログ電圧入力端子は、相補アナログ電圧Vi*を有する差動入力信号ライン5に接続される。
【0004】
動作において、差動比較器C1乃至C8の各々は、アナログ入力電圧ViとVi*との差を反転基準電圧入力に印加される基準電圧間の差と比較し、比較結果を示すデジタル信号を出力する。換言すると、差動比較器C1乃至C8の各々は、(Vin+−Vin−)と(−Vref+−(−Vref−))との差を増幅し、増幅された差分を出力する。従って、差動比較器C1乃至C8の各々により生成される出力電圧信号Voutは、次式により表され、次式において、Gは比較器の利得を表す。
【数1】
Vout=G×((Vin+−Vin−)−(−Vref+−(−Vref−)))
【0005】
抵抗器r1乃至r9の抵抗値は等しいので、分割基準電圧の値(−Vref+−(−Vref−))は、差動比較器C1からC8に向けて等間隔で順番に増加する。従って、入力電圧信号ViとVi*との差が、中間タップT2及びT7間の分割基準電圧よりも高く、中間タップT3及びT6間の分割基準電圧よりも低い場合、入力電圧信号ViとVi*との差は、差動比較器C1乃至C2に印加される分割基準電圧よりも高く、差動比較器C3乃至C8に印加される分割基準電圧よりも低い。結果的に、差動比較器C1乃至C2は論理ハイ信号を出力し、差動比較器C3乃至C8は、論理ロウ信号を出力する。エンコーダ10は差動比較器C1乃至C8により出力された信号を3ビットのデジタル信号と、1ビットのオーバフロー指示とにエンコードする。このようにして、ADC102はアナログ差動入力電圧信号Vi及びVi*を、デジタル信号に変換する。
【0006】
ADC102の設計は、タップT1乃至T8と関連差動比較器C1乃至C8との間の配線長が最小化されるという点で、半導体チップ・フロア設計の観点から有利であるが、ADC102は本発明により認識される多数の欠点を有する。特に、差動比較器C1乃至C4への基準電圧入力の逆転は、比較器回路を負にバイアスし、特定の比較器設計において、比較器対C1及びC8、C2及びC7、C3及びC6、及びC4及びC5により生成される電圧差において、非対称性を生成し得る。こうした電圧非対称性は、等しい大きさで反対符号のアナログ電圧に対して、非対称の変換結果を生じることになる。更に、少なくとも一部の比較器設計においては、基準電圧入力の逆転は、比較器を構成するトランジスタのダイナミック電圧範囲、及び差動利得の両方を不利に低減し得る。より低い基準電圧を有する、より低消費電力の集積回路を設計する場合、差動比較器により提供される差動利得は、アナログ信号を高精度で正確に量子化するために、一層重要となる。
【0007】
【発明が解決しようとする課題】
本発明は、正にバイアスされた基準電圧入力を有する改善されたアナログ・デジタル変換器(ADC)を提供することにより、従来技術の前述の及び他の欠点を解決及び克服する。
【0008】
【課題を解決するための手段】
本発明によるアナログ・デジタル変換器は、各々が1出力と、差動アナログ・データ入力に接続される2つのアナログ・データ入力と、2つの基準電圧入力とを有する複数の比較器を含む。2つの基準電圧入力の各々は直列に接続される複数の抵抗器を含む抵抗器ラダーに接続される。重要な点は、各比較器の2つの基準電圧入力が正にバイアスされることであり、これは正の基準電圧入力が、負の基準電圧入力よりも比較的高い電位において、抵抗器ラダー上のポイントに接続されることを意味する。比較器の出力はエンコーダに接続され、エンコーダが出力における信号をデジタル信号にエンコードする。比較器の差動基準電圧入力をこのように正にバイアスすることにより、比較器の差動利得、ダイナミック電圧範囲、及び電圧対称性が有利に改善される。
【0009】
本発明の全ての目的、フィーチャ及び利点が、以下で述べる詳細な説明から明らかとなろう。
【0010】
【発明の実施の形態】
図2を参照すると、本発明の好適な実施例によるフラッシュ・アナログ・デジタル変換器(ADC)のハイレベル回路図が示される。図示のように、ADC20は抵抗器ラダー202、N−1個(Nは2の累乗)の差動比較器C1乃至CN−1、エンコーダ204、及び制御装置206を含む。抵抗器ラダー202はN−1個の同一抵抗値の抵抗器R1乃至RN−1を含み、これらは2つの電流源I1及びI2の間に直列に接続される。抵抗器R1乃至RN−1の接合部には、多数の基準電圧が提供される。例えば、ある典型的なCMOS実施例では、Nが64であり、電流源I1及びI2が50μAの電流源であり、抵抗器R1乃至RN−1の値が220Ωであり、各抵抗器にかかる電圧降下が11mVである。電圧、電流及びインピーダンスに関するオームの法則、すなわちV=IRを考慮すると、抵抗器R1乃至RN−1は一連の基準電圧源と見なされ、本発明の代替実施例では、他の好適な基準電圧源により置換される。図示されないが、基準電圧をより安定化させるために、抵抗器ラダー202の中心(すなわち抵抗器RN/2の中心)が、VDD/2の基準電圧に接続されてもよい。
【0011】
差動比較器C1乃至CN−1の各々は、エンコーダ204に接続されるそれぞれの出力(OUT1−OUTN−1)と、4つの入力とを有する。入力の2つは、抵抗器ラダー202に接続される非反転基準電圧入力(+Ref及び−Ref)であり、他の2つはアナログ・データ入力(+In及び−In)である。図示の実施例では、差動比較器C2乃至CN−1(すなわちC1を除く全ての差動比較器)が対を成し、各対を形成する差動比較器が、抵抗器ラダー202により提供される同一の基準電圧に接続される対応する基準電圧入力を有する。例えば、差動比較器CN−1及びC2の正の基準電圧入力(+Ref)は、RN−1とRN−2との接合部に提供される中間基準電圧に接続され、差動比較器CN−1及びC2の負の基準電圧入力(−Ref)は、R1とR2との接合部に提供される中間基準電圧に接続される。同様に、差動比較器CN/2及びCN/2+1の正の基準電圧入力(+Ref)は、RN/2+1とRN/2との接合部に提供される中間基準電圧に接続され、差動比較器CN/2及びCN/2+1の負の基準電圧入力(−Ref)は、RN/2とRN/2−1との接合部に提供される中間基準電圧に接続される。このように、同一の差動基準電圧が、各対を成す差動比較器により入力として受信され、異なる対を成す差動比較器により入力として受信される差動基準電圧は異なる。以下で詳述するように、差動比較器C1乃至CN−1に入力として提供される全ての差動基準電圧は正にバイアスされる。すなわち、あらゆる差動比較器の正の基準電圧入力(+Ref)が、その負の基準電圧入力(−Ref)よりも高い基準電圧に接続される。
【0012】
更に図2に示されるように、ADC200は正のアナログ・データ端子(V+In)及び負のアナログ・データ端子(V−In)を含む差動アナログ・データ入力を有する。差動アナログ・データ入力は、デジタル形式に変換されるアナログ信号を受信する。正のアナログ信号を検出する差動比較器CN/2+1乃至CN−1の各々において、正のアナログ・データ入力(+In)はV+Inに接続され、負のアナログ・データ入力はV−Inに接続される。それに対して、負のアナログ信号を検出する差動比較器CN/2乃至C1の各々では、正のアナログ・データ入力(+In)はV−Inに接続され、負のアナログ・データ入力はV+Inに接続される。差動比較器CN/2乃至C1のアナログ・データ入力の極性の逆転を考慮して、差動比較器CN/2乃至C1の出力が、差動比較器CN/2+1乃至CN−1と同一の極性を有するように反転される。
【0013】
動作において、差動比較器C1乃至CN−1の各々は、差動アナログ・データ入力に現れる差動アナログ信号を、その基準電圧入力に印加される差動基準電圧と比較し、比較結果を示すデジタル出力信号を生成する。換言すると、差動比較器C1乃至CN−1の各々は、(+Ref−(−Ref))と(+In−(−In))との差分を増幅し、増幅された差分を出力する。従って、差動比較器CN/2+1乃至CN−1の各々により生成される出力電圧信号Outは、次式のように表現され、次式においてGは差動比較器の利得を示す。
【数2】
Outi=G×((+In−(−In))−(+Ref−(−Ref)))
【0014】
差動比較器CN/2乃至C1の各々により生成される出力電圧信号Outについても、同様に次式のように表すことができる。
【数3】
Outi=−G×((+In−(−In))−(+Ref−(−Ref)))
【0015】
抵抗器R1乃至RN−1の抵抗値は等しいので、各差動比較器対により受信される差動基準電圧(+Ref−(−Ref))は、中間点に当たる比較器対(CN/2+1とCN/2)での最小値から、比較器C1での最大値まで等しいステップで増加する。従って、例えば差動アナログ・データ信号がRN/2にかかる差動基準電圧よりも高く、RN/2+1にかかる差動基準電圧よりも低い場合、差動比較器CN/2+1乃至CN−1に印加される差動アナログ・データ信号(+In−(−In))は、差動比較器CN/2+1に印加される差動基準電圧よりも高く、差動比較器CN/2+2乃至CN−1に印加される差動基準電圧よりも低い。結果的に、差動比較器CN/2+1は論理ハイ信号を出力し、差動比較器CN/2+2乃至CN−1は論理ロウ信号を出力する。更に、差動比較器C1乃至CN/2に印加される差動アナログ・データ信号(+In−(−In))は、差動比較器C1乃至CN/2に印加される差動基準電圧よりも低くなり、結果的に、差動比較器C1乃至CN/2は論理ハイ信号を出力する。換言すると、比較器C1乃至CN−1の全体出力は、アナログ・データ信号のデジタル値のN−1ビットのデコード指示(しばしば”温度計(thermometer)”または”日除け(window shade)”コードと呼ばれる)を提供する。このデコード指示は次に、エンコーダ204により既知のようにエンコードされ、log2(N)ビットから成るデジタル出力信号(OUT)を生成する。すなわち、Nが64の場合、OUT信号は6ビットから成る。
【0016】
図3を参照すると、本発明の好適な実施例によるADC200内の差動比較器の好適な実施例の回路図が示される。図示のように、差動比較器220は3つのステージ、すなわち前置増幅器222、クロック式増幅器224、及びセット/リセット(S/R)ラッチ226を含む。前置増幅器222は、入力として比較器220の4入力(+Ref、−Ref、+In、−In)を受信し、差動信号(+In−(−In)−(+Ref−(−Ref))を生成して増幅し、差動信号を第1及び第2の信号線230及び232上にそれぞれ出力する。
【0017】
増幅器224は、前置増幅器222により生成された差動信号を更に増幅するもので、2つの入力n型電界効果トランジスタ(n−FET)234及び236を含み、これらは信号線230及び232にそれぞれ接続されるゲートを有する。入力n−FET234及び236のソースは互いに接続され、入力n−FET234及び236のドレインは、増幅器224の差動入出力ノードとして作用するノード238及び239にそれぞれ接続される。増幅器224は、p型電界効果トランジスタ(p−FET)240及び242及びn−FET244及び246を使用し、ノード238及び239の間に現れる差動信号を増幅する。これらの電界効果トランジスタは相互接続されて、2つの並列接続クロス・カップルド・インバータを形成する。ノード238及び239上に現れる増幅された差動信号は、S/Rラッチ226にラッチされ、続いてエンコーダ204に出力される。
【0018】
図示のように、差動比較器220は更に多数のタイミング・トランジスタを含み、これらはクロック信号Set1、Set2及びSet3を構成する3位相クロック信号に従い、様々な比較器ステージの動作を制御する。特に増幅器220は、Set3により制御されるn−FETホールド・トランジスタ250と、Set1により制御される3つのリストア・トランジスタ260、262及び264とを含む。図2に示されるように、クロック信号Set1、Set2及びSet3は制御装置206により生成される。
【0019】
図4を参照すると、図3に示される差動比較器220の動作を制御するために使用されるクロック信号Set1、Set2及びSet3の相対位相を示すタイミング図が示される。図示のように、差動比較器220の動作はリストア位相で開始し、この時Set1クロック信号が論理ロウ状態である。Set1クロックが論理ロウ状態に遷移するとき、リストア・トランジスタ260及び262がオンされて、信号線230及び232、ノード238及び239をそれぞれ短絡し、リストア・トランジスタ264はオフされる。適正動作では要求されないが、リストア位相は続くキャプチャ・フェーズの前に、信号線230と232との間、及びノード238と239との間の差動電圧をほぼ0Vに低減することにより性能を改善する。
【0020】
キャプチャ・フェーズは、リストア・フェーズの終わりにSet1クロック信号がロウからハイに遷移するとき開始する。Set1クロック信号のロウからハイへの遷移は、リソース・トランジスタ264をオンし、リストア・トランジスタ260及び262をオフすることにより、前置増幅器222及び増幅器224がそれらの入力を評価することを可能にする。Set2クロック信号の立下りエッジで、キャプチャ・フェーズが終了し、ホールド・フェーズが開始する。このタイミングは、Set3クロック信号の立上りエッジと一致する。
【0021】
ホールド・フェーズを開始するSet3クロック信号のロウからハイへの遷移は、トランジスタ250をオンさせ、それによりノード238及び239における増幅器224の差動出力が保持される。この差動出力は、ノード238が論理ハイで、ノード239が論理ロウの場合”0”を示し、ノード238が論理ロウで、ノード239が論理ハイの場合”1”を示し、S/Rラッチ226にラッチされ、差動比較器220の新たな出力値となる。Set1クロック信号の立下りエッジで、ホールド・フェーズは終了し、次のリストア・フェーズが開始する。
【0022】
図5を参照すると、図3の差動比較器220内の前置増幅器222の好適な実施例の回路図が示される。図示のように、前置増幅器222はp−FETトランジスタ280及びn−FETトランジスタ282を含み、これらは上下の基準電圧レール(例えばVDD及びグラウンド)間の1対の並列接続増幅器と直列に接続される。出力ノード288にそれぞれ接続されるp−FET284及びn−FET286を含むそれぞれの増幅器が、FET284及び286のゲートにおいて、差動比較器220の差動基準電圧及びアナログ・データ入力を受信する。特にp−FET284aのゲートは、n−FET286bのゲートよりも高い基準電圧入力に接続される。この構成は、差動アナログ入力信号が比較器220をその判定ポイント付近に見舞うとき、増幅器トランジスタを高利得領域に設定する。更にこの構成は、各対を成す比較器のより対称性の良いバイアスを生成する。
【0023】
図5に更に示されるように、信号線230及び232にそれぞれ接続される出力ノード288a及び288bが、バイアス抵抗RB1及びRB2を介して共通ノード290に接続される。共通ノード290は、トランジスタ280及び282のゲートに接続される。出力ノード288から共通ノード290及びバイアス抵抗RB1及びRB2を介して、電流源トランジスタ280及び282のゲートへの接続は、それらのゲートに出力ノード288における差動出力電圧(PreampOut+及びPreampOut−)の平均を印加することにより、トランジスタ280及び282をそれらの高利得領域にバイアスし維持する帰還路を形成する。前置増幅器222の全てのトランジスタがそれらの高利得領域にバイアスされるので、前置増幅器222は差動電圧(+In−(−In)−(+Ref−(−Ref))の相当な増幅を達成する。
【0024】
図6及び図7を参照すると、本発明に従い正にバイアスされた基準電圧入力を有する前置増幅器と類似の構成を有するが、正及び負にバイアスされた基準電圧入力を有する従来の前置増幅器の差動利得特性がそれぞれ示される。理解を容易にするため、図6及び図7において、入力及び出力電圧信号は同一の参照番号で示されるが、対応する信号との電圧値の違いを示すために、図7では参照番号にプライム記号が追加されて示される。
【0025】
図6に示される本発明の好適な実施例では、高位基準電圧入力(+Ref)が、参照番号300で示されるように、1.4Vの値を有し、低位基準電圧入力(−Ref)が、参照番号302で示されるように800mVの値を有する。従って、600mVの差動基準電圧(+Ref−(−Ref))が生成される。従来の差動比較器は基準電圧入力を反転するので、図7に示されるように、従来の比較器の高位及び低位の基準電圧は、それぞれ800mV及び1.4Vであり、−600mVの差動基準電圧を生成する。更に図6及び図7に示されるように、本発明の前置増幅器222の正のアナログ・データ入力(+In)304の値(同様に、従来の差動比較器の負のアナログ・データ入力(−In)306’の値)は、1250mV乃至1550mVの範囲である。一方、本発明の前置増幅器222の負のアナログ・データ入力(−In)306の値(同様に、従来の差動比較器の正のアナログ・データ入力(+In)304’の値)は、650mV乃至950mVの範囲である。
【0026】
これらの入力値により、本発明の前置増幅器222は、約3.3の利得を達成する。これが図6に、正及び負の出力ノード288a及び288bのそれぞれの電圧特性の傾き308及び310により示される。等価な入力では、従来技術に従い類似の構成を有するが、反転基準電圧入力を有する前置増幅器は、図7に出力電圧特性の傾き308’及び310’により示されるように、高々1.6の利得を得るに過ぎない。更に、図6及び図7の比較から分かるように、本発明の前置増幅器222により提供される約1040mVのダイナミック出力電圧範囲は、従来の構成の600mVの出力電圧範囲よりも著しく大きい。
【0027】
本発明によるADCは、アナログ信号とデジタル信号との間の返還が要求される任意の電子システムにおいて、アプリケーションを見い出すことができる。例えば図8を参照すると、本発明によるADCを組み込む磁気記憶装置を有するデータ処理システム400の典型的な実施例が示される。図示のように、データ処理システム400は中央処理ユニット440とシステム・メモリ442とを含み、これらは相互接続446に接続される。相互接続446には更に、例えばSCSIディスク・ドライブなどの磁気記憶装置401のための駆動制御装置444が接続される。
【0028】
磁気記憶装置401は、少なくとも1つの回転式磁気ディスク402を含むハウジング(図示せず)を有する。ディスク402はスピンドル404上に支持され、駆動制御装置444により生成されるモータ制御信号420に応答して、駆動モータ406により回転される。各磁気ディスク402は、少なくとも1ディスク表面418上に形成される磁気記録媒体を有する。磁気記録媒体は同心データ・トラック(図示せず)の環状パターンに構成される。1つ以上の読取り/書込みヘッド410を含む少なくとも1つのスライダ408が、磁気ディスク402上に位置決めされる。スライダ408はサスペンション414(ヘッド・ジンバル・アセンブリ(HGA)とも呼ばれる)により、アクチュエータ・アーム412から吊される。磁気ディスク402のトラックに対するスライダ408の半径方向位置は、駆動制御装置444により生成される位置制御信号422に応答して、ボイス・コイル・モータ(VCM)416により制御される。
【0029】
磁気記憶装置401の動作の間、磁気ディスク402の回転がスライダ408とディスク表面418との間にエア・ベアリングを生成し、これがスライダ408をディスク表面418上に実質的に一定の小さな間隔で支持する。磁気ディスク402が駆動モータ406により回転されるとき、スライダ408はVCM416によるアクチュエータ・アーム412の動きに応答して、半径方向に移動され、それにより磁気読取り/書込みヘッド410が対象データを異なるトラックに読み書きすることが可能になる。読取り及び書込み信号は、読取り/書込みヘッド410から、または読取り/書込みヘッド410にデータ・チャネル424を介して伝達される。図示のように、データ・チャネル424は、ディスク402上に書込まれるデータを、デジタル形式からアナログ形式に変換するデジタル・アナログ変換器(DAC)426と、ディスク402から読出されるデータをアナログ形式から、データ処理システム400内で使用されるデジタル形式に変換する、本発明によるADC200の両方を含む。ADC200の設計は、現在使用可能な相互金属酸化物半導体(CMOS)形成技術を用いて、1.2nsの変換スピードが可能であるという点で、データ・チャネル424内で実行されるデータ変換などの、高速アプリケーションにとって好適である。
【0030】
以上述べたように、本発明は単一の抵抗器ラダー、複数の比較器、及びエンコーダを含む改善されたADCを提供する。複数の比較器の各々は、エンコーダに接続される1出力と4つの入力とを有する。ここで4つの入力は、抵抗器ラダーに接続される2つの基準電圧入力と、変換されるアナログ・データ信号を受信する2つのアナログ・データ入力である。反転基準電圧入力を有する従来のADCとは対照的に、本発明によるADCは、複数の比較器の差動基準電圧入力を正にバイアスし、それにより改善された差動利得、ダイナミック出力電圧範囲、及び電圧対称性が獲得される。
【0031】
本発明は特に好適な実施例に関連して述べられてきたが、当業者であれば、本発明の趣旨及び範囲から逸れることなく、その態様及び詳細において、様々な変更が可能であることが理解できよう。
【0032】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0033】
(1)直列に接続される複数の抵抗器を含む抵抗器ラダーと、
差動アナログ・データ入力と、
各々が1出力と、前記差動アナログ・データ入力に接続される2つのアナログ・データ入力と、前記抵抗器ラダーにそれぞれ接続される2つの基準電圧入力とを有する複数の比較器において、各前記比較器の前記2つの基準電圧入力が、正の基準電圧入力と、負の基準電圧入力とを含み、前記正の基準電圧入力が、前記負の基準電圧入力よりも比較的高い電位の、前記抵抗器ラダー上のポイントに接続される比較器と、
前記複数の比較器の出力における信号をデジタル信号に変換するエンコーダと
を含む、アナログ・デジタル変換器。
(2)前記差動アナログ・データ入力が、第1及び第2のアナログ・データ端子を含み、
前記複数の比較器が、第1の比較器と、反転出力を有する第2の比較器をそれぞれ含む1対以上の比較器を含み、
前記第1及び第2の比較器の各々の前記2つのアナログ・データ入力が、第1及び第2のアナログ・データ入力を含み、前記第1の比較器の前記第1のアナログ・データ入力が、前記第1のアナログ・データ端子に接続され、前記第2の比較器の対応する前記第1のアナログ・データ入力が、前記第2のアナログ・データ端子に接続される、
前記(1)記載のアナログ・デジタル変換器。
(3)前記複数の比較器が1対以上の比較器を含み、
各対を成す前記比較器の前記基準電圧入力が、等価電圧をまたいで接続され、異なる対を成す前記比較器の前記基準電圧入力が、異なる電圧をまたいで接続される、
前記(1)記載のアナログ・デジタル変換器。
(4)前記抵抗器ラダーが奇数の抵抗器を含み、前記複数の比較器が奇数の比較器を含む、前記(1)記載のアナログ・デジタル変換器。
(5)前記複数の比較器の各比較器が前置増幅器を含む、前記(1)記載のアナログ・デジタル変換器。
(6)前記2つのアナログ・データ入力及び前記2つの基準電圧入力が、前記前置増幅器の入力を形成する、前記(5)記載のアナログ・デジタル変換器。
(7)前記前置増幅器が、並列接続されるトランジスタの第1及び第2の相補対を含み、
前記第1及び第2の相補対の各々内の前記トランジスタが、それぞれのバイアス素子を介して共通ノードに接続される差動出力ノードに接続され、
前記増幅器が、前記第1及び第2の相補トランジスタ対に直列に、基準電圧端子間に接続される第3の相補トランジスタ対を含み、前記第3の相補トランジスタ対内のトランジスタのそれぞれのゲートが、前記共通ノードに接続される、
前記(5)記載のアナログ・デジタル変換器。
(8)各前記比較器が、前記前置増幅器に接続される増幅器と、前記増幅器と前記比較器の出力との間に接続されるラッチとを含む、前記(5)記載のアナログ・デジタル変換器。
(9)各前記比較器の前記2つの基準電圧入力が非反転である、前記(1)記載のアナログ・デジタル変換器。
(10)前記(1)記載のアナログ・デジタル変換器を含む、データ記憶装置。
(11)少なくとも1つのデジタル・コンポーネント及び1つのアナログ・コンポーネントと、
前記デジタル・コンポーネントと前記アナログ・コンポーネントとの間に配置され、両者間の通信を容易にするアナログ・デジタル変換器と
を含み、前記アナログ・デジタル変換器が、
複数の抵抗器を含む抵抗器ラダーと、
差動アナログ・データ入力と、
各々が1出力と、前記差動アナログ・データ入力に接続される2つのアナログ・データ入力と、前記抵抗器ラダーにそれぞれ接続される2つの非反転基準電圧入力とを有する複数の比較器において、各前記比較器の前記2つの非反転基準電圧入力が、正の基準電圧入力と、負の基準電圧入力とを含み、前記正の基準電圧入力が、前記負の基準電圧入力よりも比較的高い電位の、前記抵抗器ラダー上のポイントに接続される比較器と、
前記複数の比較器の出力における信号をデジタル信号に変換するエンコーダと
を含む、データ処理システム。
(12)前記差動アナログ・データ入力が、第1及び第2のアナログ・データ端子を含み、
前記複数の比較器が、第1の比較器と、反転出力を有する第2の比較器をそれぞれ含む1対以上の比較器を含み、
前記第1及び第2の比較器の各々の前記2つのアナログ・データ入力が、第1及び第2のアナログ・データ入力を含み、前記第1の比較器の前記第1のアナログ・データ入力が、前記第1のアナログ・データ端子に接続され、前記第2の比較器の対応する前記第1のアナログ・データ入力が、前記第2のアナログ・データ端子に接続される、
前記(11)記載のデータ処理システム。
(13)前記複数の比較器が1対以上の比較器を含み、
各対を成す前記比較器の前記基準電圧入力が、等価電圧をまたいで接続され、異なる対を成す前記比較器の前記基準電圧入力が、異なる電圧をまたいで接続される、
前記(11)記載のデータ処理システム。
(14)前記抵抗器ラダーが奇数の抵抗器を含み、前記複数の比較器が奇数の比較器を含む、前記(11)記載のデータ処理システム。
(15)前記複数の比較器の各比較器が前置増幅器を含む、前記(11)記載のデータ処理システム。
(16)前記2つのアナログ・データ入力及び前記2つの基準電圧入力が、前記前置増幅器の入力を形成する、前記(15)記載のデータ処理システム。
(17)前記前置増幅器が、並列接続されるトランジスタの第1及び第2の相補対を含み、
前記第1及び第2の相補対の各々内の前記トランジスタが、それぞれのバイアス素子を介して共通ノードに接続される差動出力ノードに接続され、
前記増幅器が、前記第1及び第2の相補トランジスタ対に直列に、基準電圧端子間に接続される第3の相補トランジスタ対を含み、前記第3の相補トランジスタ対内のトランジスタのそれぞれのゲートが、前記共通ノードに接続される、
前記(15)記載のデータ処理システム。
(18)各前記比較器が、前記前置増幅器に接続される増幅器と、前記増幅器と前記比較器の出力との間に接続されるラッチとを含む、前記(15)記載のデータ処理システム。
(19)各前記比較器の前記2つの基準電圧入力が非反転である、前記(15)記載のデータ処理システム。
(20)前記データ処理システムが、アナログ・コンポーネントを含むデータ記憶装置を含む、前記(11)記載のデータ処理システム。
(21)各々が2つのアナログ・データ入力と、正及び負の基準電圧入力とを有する複数の比較器を含むアナログ・デジタル変換器において、アナログ・データ信号をデジタル信号に変換する方法であって、
各前記比較器において、
前記2つのアナログ・データ入力において、差動アナログ・データ信号を受信するステップと、
前記負の基準電圧入力において、それぞれの第1の基準電圧を受信し、前記正の基準電圧入力において、それぞれのより高い第2の基準電圧を受信するステップと、
前記差動アナログ・データ信号を、前記第1及び第2の基準電圧の間のそれぞれの正の差動電圧と比較するステップと、
前記複数の比較器の比較器出力をデジタル信号にエンコードするステップと
を含む、方法。
(22)前記差動アナログ・データ入力が、第1及び第2のアナログ・データ端子を含み、
前記複数の比較器が、第1の比較器と第2の比較器とをそれぞれ含む1対以上の比較器を含み、
前記第1及び第2の比較器の各々の前記2つのアナログ・データ入力が、第1及び第2のアナログ・データ入力を含み、前記方法が、
前記第1の比較器の前記第1のアナログ・データ入力を、前記第1のアナログ・データ端子に接続し、前記第2の比較器の対応する前記第1のアナログ・データ入力を、前記第2のアナログ・データ端子に接続するステップと、
各対を成す前記第2の比較器の出力を反転するステップと
を含む、前記(21)記載の方法。
(23)前記複数の比較器が1対以上の比較器を含み、前記方法が、
各対を成す前記比較器を、等価な基準電圧をまたいで接続するステップと、
異なる対を成す前記比較器を、異なる基準電圧をまたいで接続するステップと
を含む、前記(21)記載の方法。
(24)複数の前記基準電圧を抵抗器ラダーを用いて生成するステップを含み、
前記比較するステップが、奇数の前記比較器を用いて比較するステップを含む、
前記(21)記載の方法。
(25)前記比較するステップが、前記差動アナログ・データ入力における差動アナログ・データ信号を、前置増幅器により増幅するステップを含む、前記(21)記載の方法。
(26)前記差動アナログ・データ信号を増幅するステップが、前記前置増幅器の差動出力をまたいで接続される分圧器を用いて、前記前置増幅器を自己バイアスするステップを含む、前記(25)記載の方法。
(27)前記アナログ・データ信号を受信するステップが、データ記憶媒体上に記憶されるデータを表す差動アナログ・データ信号を受信するステップを含み、前記エンコードの結果、生じる前記デジタル信号が、前記データ記憶媒体上に記憶されるデータのデジタル表現である、前記(21)記載の方法。
【図面の簡単な説明】
【図1】従来のアナログ・デジタル変換器(ADC)のハイレベル回路図である。
【図2】本発明の好適な実施例によるアナログ・デジタル変換器(ADC)のハイレベル回路図である。
【図3】本発明の好適な実施例による差動比較器の詳細な回路図である。
【図4】図3に示される差動比較器の動作を制御するために使用される3つのクロックの相対位相を示すタイミング図である。
【図5】図3の差動比較器内の前置増幅器の好適な実施例の回路図である。
【図6】図5に示される前置増幅器の差動利得を示す図である。
【図7】従来技術に従い、反転基準電圧入力を有する前置増幅器の差動利得を示す図である。
【図8】本発明によるADCを組み込むデータ処理システムの典型的な実施例を示す図である。
【符号の説明】
1、202 抵抗ラダー
2 低電圧側基準端子
3 高電圧側基準端子
7、8 差動入力端子
10、204 エンコーダ
15、206 制御ユニット
20、102、200 アナログ・デジタル変換器(ADC)
220 比較器
222 前置増幅器
224 クロック式増幅器
226 セット/リセット(S/R)
234、236 n型電界効果トランジスタ(n−FET)
240、242、280、284 p型電界効果トランジスタ(p−FET)
244、246、282、286 n型電界効果トランジスタ(n−FET)
250 ホールド・トランジスタ
260、262、264 リストア・トランジスタ
400 データ処理システム
401 磁気記憶装置
402 回転式磁気ディスク
404 スピンドル
406 駆動モータ
408 スライダ
410 磁気読取り/書込みヘッド
412 アクチュエータ・アーム
414 サスペンション
416 ボイス・コイル・モータ(VCM)
424 データ・チャネル
426 デジタル・アナログ変換器(DAC)
440 中央処理ユニット
442 システム・メモリ
444 駆動制御装置
Claims (5)
- 直列に接続される複数の抵抗器を含む抵抗器ラダーと、
第1及び第2のアナログ・データ端子を有する差動アナログ・データ入力と、
複数の比較器を含み、
前記複数の比較器は各々が第1の比較器と第2の比較器からなる1対以上の比較器を含み、前記第1および第2の比較器の各々は第1および第2のアナログ・データ入力と2つの基準電圧入力と1つの出力を有し、前記第2の比較器は1つの反転出力を有し、前記第1の比較器の各々の第1のアナログ・データ入力は前記第1のアナログ・データ端子に接続し、前記第2の比較器の各々の対応する第1のアナログ・データ入力は前記第2のアナログ・データ端子に接続し、前記2つの基準電圧入力は正の基準電圧入力と負の基準電圧入力を持つように前記抵抗器ラダーに接続し、かつ前記正の基準電圧入力が、前記負の基準電圧入力よりも比較的高い電位の前記抵抗器ラダー上のポイントに接続され、
さらに、前記複数の比較器の全ての出力に接続し、その出力信号をデジタル信号に変換するエンコーダを含む、アナログ・デジタル変換器。 - 直列に接続される複数の抵抗器を含む抵抗器ラダーと、
差動アナログ・データ入力と、
複数の比較器を含み、
前記複数の比較器の各々は、1つの出力と前記差動アナログ・データ入力に接続する2つのアナログ・データ入力と前置増幅器と各々が前記抵抗器ラダーに接続する2つの基準電圧入力を含み、前記2つの基準電圧入力は正の基準電圧入力と負の基準電圧入力を有し、前記正の基準電圧入力は、前記負の基準電圧入力よりも比較的高い電位の前記抵抗器ラダー上のポイントに接続され、
前記前置増幅器はトランジスタの第1、第2及び第3の相補対を含み、前記第1及び第2の相補トランジスタ対は並行に接続され、前記第3の相補トランジスタは前記第1及び第2の相補トランジスタ対に直列に基準電圧端子間に接続され、前記第1及び第2の相補対の各々内の前記トランジスタは、それぞれのバイアス素子を介して共通ノードに接続される差動出力ノードに接続され、前記第3の相補トランジスタ対内のトランジスタのそれぞれのゲートは前記共通ノードに接続され、
さらに、前記複数の比較器の全ての出力に接続し、その出力信号をデジタル信号に変換するエンコーダを含む、アナログ・デジタル変換器。 - 少なくとも1つのデジタル・コンポーネント及び1つのアナログ・コンポーネントと、
前記デジタル・コンポーネントと前記アナログ・コンポーネントとの間に配置され、両者間の通信を容易にするアナログ・デジタル変換器を含み、前記アナログ・デジタル変換器が、
複数の抵抗器を含む抵抗器ラダーと、
差動アナログ・データ入力と、
複数の比較器を含み、
前記複数の比較器の各々は、1つの出力と前記差動アナログ・データ入力に接続する2つのアナログ・データ入力と前置増幅器と各々が前記抵抗器ラダーに接続する2つの基準電圧入力を含み、前記2つの基準電圧入力は正の基準電圧入力と負の基準電圧入力を有し、前記正の基準電圧入力は、前記負の基準電圧入力よりも比較的高い電位の前記抵抗器ラダー上のポイントに接続され、
前記前置増幅器はトランジスタの第1、第2及び第3の相補対を含み、前記第1及び第2の相補トランジスタ対は並行に接続され、前記第3の相補トランジスタは前記第1及び第2の相補トランジスタ対に直列に基準電圧端子間に接続され、前記第1及び第2の相補対の各々内の前記トランジスタは、それぞれのバイアス素子を介して共通ノードに接続される差動出力ノードに接続され、前記第3の相補トランジスタ対内のトランジスタのそれ ぞれのゲートは前記共通ノードに接続され、
さらに、前記複数の比較器の全ての出力に接続し、その出力信号をデジタル信号に変換するエンコーダを含む、データ処理システム。 - エンコーダと複数の比較器を含み、前記複数の比較器は、各々が第1の比較器と第2の比較器からなる1対以上の比較器を含み、前記第1および第2の比較器の各々は第1および第2のアナログ・データ入力を有し、さらに前記複数の比較器の各々は2つのアナログ・データ入力と正及び負の基準電圧入力を含み、前記2つのアナログ・データ入力が第1及び第2のアナログ・データ端子を含む、アナログ・デジタル変換器において、アナログ・データ信号をデジタル信号に変換する方法であって、
各前記比較器において、
前記2つのアナログ・データ入力において、差動アナログ・データ信号を受信するステップと、
前記負の基準電圧入力において、それぞれの第1の基準電圧を受信し、前記正の基準電圧入力において、それぞれのより高い第2の基準電圧を受信するステップと、
前記差動アナログ・データ信号を、前記第1及び第2の基準電圧の間のそれぞれの正の差動電圧と比較するステップと、
前記比較結果を比較器出力として出力するステップと、
前記比較器出力をデジタル信号にエンコードするステップとを含み、さらに、
前記第1の比較器の前記第1のアナログ・データ入力を、前記第1のアナログ・データ端子に接続し、前記第2の比較器の対応する前記第1のアナログ・データ入力を、前記第2のアナログ・データ端子に接続するステップと、
各対を成す前記第2の比較器の出力を反転するステップと
を含む、方法。 - 少なくとも1つのデジタル・コンポーネント及び1つのアナログ・コンポーネントと、
前記デジタル・コンポーネントと前記アナログ・コンポーネントとの間に配置され、両者間の通信を容易にするアナログ・デジタル変換器を含み、前記アナログ・デジタル変換器が、
複数の抵抗器を含む抵抗器ラダーと、
差動アナログ・データ入力と、
複数の比較器を含み、
前記複数の比較器は各々が第1の比較器と第2の比較器からなる1対以上の比較器を含み、前記第1および第2の比較器の各々は第1および第2のアナログ・データ入力と2つの基準電圧入力と1つの出力を有し、前記第2の比較器は1つの反転出力を有し、前記第1の比較器の各々の第1のアナログ・データ入力は前記第1のアナログ・データ端子に接続し、前記第2の比較器の各々の対応する第1のアナログ・データ入力は前記第2のアナログ・データ端子に接続し、前記2つの基準電圧入力は正の基準電圧入力と負の基準電圧入力を持つように前記抵抗器ラダーに接続し、かつ前記正の基準電圧入力が、前記負の基準電圧入力よりも比較的高い電位の前記抵抗器ラダー上のポイントに接続され、
さらに、前記複数の比較器の全ての出力に接続し、その出力信号をデジタル信号に変換するエンコーダを含む、データ処理システム。
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