JP2001516982A - フラッシュアナログ−デジタル変換器の較正方法および回路 - Google Patents

Abstract

(57)【要約】 静的および動的オフセットが補償されるような、動作状態中に生じる比較器のオフセットを補正するためのシステムおよび方法が提供される。比較器は、正常な動作状態のために較正され得る。較正は、比較器の閾値の調節力を与え、閾値を調節するためのフィードバックループを設けることによって達成され得る。ある好適な実施形態では、比較器は、フラッシュＡＤＣ内で利用されてもよく、より好適な実施形態では、比較器は、読取り／書き取りチャネル回路のフラッシュＡＤＣ内で利用され得る。

Description

【発明の詳細な説明】

【０００１】 （発明の背景） １．発明の分野 本発明は、フラッシュアナログ−デジタル変換器の較正に関し、具体的には、
例えば、読み出し／書き込みチャネル回路を有する磁気ディスク記憶システムな
どのデータ記憶システムにおいて使用されるフラッシュアナログ−デジタル変換
器の較正に関する。

【０００２】 ２．関連技術の説明 データ記憶システムでは、データは、ＣＤ−ＲＯＭ、書き込み可能なＣＤ、Ｄ
ＶＤまたはその他の光ディスク、磁気テープ、磁気ハードディスク、などの記憶
媒体上に格納される。典型的には、記憶媒体からデータが読み出されるとき、記
憶媒体から生成された信号を処理するために、何らかの形のデータ検出回路が使
用される。ハードドライブなどの、コンピュータのための磁気ディスク記憶シス
テムでは、デジタルデータは、読み出し／書き込みヘッドコイルの電流を変調す
る役割を果たし、その結果、対応する磁束遷移のシーケンスが、磁気媒体の同心
トラックに書き込まれる。この記録データを読み出すために、読み出し／書き込
みヘッドは、磁気媒体の上を通り、記録された磁気伝送を、交互の極性のパルス
を含むアナログ性質の信号に変換する。次いで、これらのパルスは、読み出し／
書き込みチャネル回路によりデコードされ、デジタルデータを再生する。

【０００３】 パルスからデジタルシーケンスへのデコードは、アナログ読み出しチャネルの
単純なピーク検出器により行ってもよく、より最近の設計のように、サンプリン
グ振幅読み出しチャネルの離散時間シーケンス検出器を用いることによって行っ
てもよい。離散時間シーケンス検出器は、単純なアナログパルス検出器よりも好
まれる。なぜなら、離散時間シーケンス検出器は、符号間干渉（ＩＳＩ）を補償
し、従って、高密度で記録されたパルスを回復することができるからである。そ
の結果、離散時間シーケンス検出器は、記憶システムの能力および信頼性を高め
る。

【０００４】 離散時間パルス検出（ＤＰＤ）、ビタビ検出を有する部分応答（ＰＲ）、部分
応答最大尤度（ＰＲＭＬ）シーケンス検出、決定フィードバック等化（ＤＦＥ）
、増強型決定フィードバック等化（ＥＤＦＥ）、および、決定フィードバックを
有する固定遅延ツリー検索（ＦＤＴＳ／ＤＦ）など、サンプリング振幅読み出し
／書き込みチャネル回路で使用される周知の離散時間シーケンス検出法には幾つ
かのものがある。サンプリング振幅読み出しチャネルシステムに離散法が使用さ
れる場合、アナログ−デジタル変換器（ＡＤＣ）は、典型的には、ディスク上に
含まれる高周波データを変換するために使用される。

【０００５】 高周波ディスクデータを変換するために使用され得るＡＤＣの１つのタイプは
、フラッシュＡＤＣである。そのようなＡＤＣは、アナログデータからデジタル
データへの変換のために多数の比較器を含み得る。高周波アナログデータを正確
に変換するためには、比較器が、「オフセット」がある場合であっても、理想的
な動作からの電気的な変動をほとんど示さないことが望ましい。同一であるよう
に意図されているが、製造プロセスの限界のために幾らかの程度異なる２つの装
置（例えば、トランジスタ、抵抗器、コンデンサなど）間の不整合など、オフセ
ットには多くのソースがある。

【０００６】 そのようなオフセットを補償する１つのアプローチは、ＤＣオートゼロ動作を
使用することである。図１は、フラッシュＡＤＣ比較器の増幅器で使用されるオ
ートゼロ動作の例を示す。図１に示されるように、入力電圧Ｖ_in1およびＶ_in2と
、差動トランジスタＭ₁およびＭ₂と、出力Ｖ_o1およびＶ_o2とを有する比較器が提
供される。通常の動作では、スイッチＳ₁およびＳ₂はそれぞれＶ_in1およびＶ_in2 に接続され、スイッチＳ₃およびＳ₄は開いている。オートゼロ動作の場合、スイ
ッチＳ₁およびＳ₂はそれぞれＶ_ref1およびＶ_ref2に接続され、スイッチＳ₃およ びＳ₄は閉じられる。オートゼロ動作中のこの態様のスイッチ制御により、容量 ノードＶ_o1およびＶ_o2がバイアスされ、その結果、増幅器段は、Ｖ_ref1−Ｖ_ref2 の入力電圧差で出力電圧（Ｖ_o1−Ｖ_o2）が実質的にゼロになるようにバイアスさ
れる。

【０００７】 上記のようなオートゼロスキームは、ＤＣまたは（静的）不整合だけが考慮さ
れ、（例えば、異なる寄生容量、スイッチからの電荷注入差、などからの）動的
不整合は補正されないという点で、不利な点を有する。従って、（入力が変化し
ていないＤＣオートゼロの場合とは異なり）増幅器の実際の動作中に、依然とし
てオフセットが生じる。さらに、上記のオートゼロスキームは、多数の増幅器段
を有する比較器の使用に取り組んでいないため、最初の段のＤＣオフセットは考
慮され得るが、その後の段のオフセットは補正されない。

【０００８】 Ｄｅｂｏｒｄらの米国特許第４，２５１，８０３号（「Ｄｅｂｏｒｄ」）は、
アナログ−デジタル変換器の残留オフセット電圧を断続的に補正するための補償
回路、即ち、自動ゼロ化回路、を開示している。この回路は、アナログ入力信号
が、時間が経つとゼロの平均を有するという仮定に基づいて、すべての変換器構
成要素からの誤差を考慮することにより、変換器全体のオフセットを補正すると
言われている。

【０００９】 （発明の要旨） 本発明は、上記の問題点および不利な点の１つ以上に取り組む。１つの大まか
な点で、本発明は、動作状態中に生じる比較器オフセットを補正して、静的およ
び動的オフセットが補償されるようにするシステムおよび方法を含み得る。従っ
て、比較器は、実際のＡＤＣクロックおよび制御信号を用いて比較器を動作させ
るなどの、通常の動作状態に合わせて較正され得る。較正は、比較器のしきい値
の調整力を提供するとともに、しきい値を調整するためのフィードバックループ
を提供することにより、達成され得る。１つの好適な実施形態では、比較器は、
フラッシュＡＤＣ内で使用されてもよく、より好適な実施形態では、比較器は、
読み出し／書き込みチャネル回路のフラッシュＡＤＣ内で使用されてもよい。

【００１０】 １つの実施形態では、ＡＤＣ回路の比較器を較正する方法が提供される。この
方法は、少なくとも１つの比較器回路を有するＡＤＣ回路を提供するステップと
、比較器を動作させるステップと、比較器が動作している間に動的オフセットを
補正することにより、比較器を較正するステップと、を包含し得る。さらに、こ
の方法は、オートゼロ動作を行うことによりオフセットを補償するステップを包
含していてもよい。この方法はまた、比較器を実際の動作クロック速度で動作さ
せて、動的オフセットを判定するステップと、ＡＤＣ回路の少なくとも１つのノ
ードの電気信号を増分量だけ調整して、動的オフセットを減らすステップと、動
的オフセットが十分に補正されるまで、または、調整ステップが所定の回数繰り
返されるかもしくは所定の時間の間繰り返されるまで、調整ステップを繰り返す
ステップと、を包含する。

【００１１】 別の実施形態では、データ検出回路を動作させる方法は、データ記憶媒体から
入力データ信号を受け取るステップと、入力データ信号をサンプリング回路に結
合するステップと、を包含する。サンプリング回路は、複数の比較器を含んでい
てもよい。比較器の少なくとも１つが断続的に較正され、較正の少なくとも一部
分は、この少なくとも１つの比較器がクロックされている間に行われる。データ
検出回路は、読み出しチャネル回路であってもよく、データ記憶媒体は、ディス
ク記憶媒体であってもよい。さらに、この方法は、上記比較器が実際の動作周波
数で動作している間に較正ステップを行うステップと、ディスクからのデータの
セグメントのサンプリングの始まりまたは終わりに対応する断続的な期間に較正
ステップを行うステップと、を包含する。比較器の各々は、この断続的な期間中
に較正される。

【００１２】 さらに別の実施形態では、ＡＤＣにおいて使用される比較器が提供される。比
較器は、ＡＤＣ入力に結合される比較器入力と、比較器出力と、比較器入力およ
び比較器出力に結合される増幅器と、オフセット制御回路と、を含み得る。オフ
セット制御回路は、比較器が動作している間に比較器の動的オフセットを較正す
るための、比較器の周りの制御ループを提供する。比較器はまた、増幅器の入力
に結合される制御ノードを有していてもよく、この制御ノードの電気パラメータ
は、比較器の動的オフセットを較正するように調整される。

【００１３】 別の実施形態では、データ検出システムが提供される。データ検出システムは
、データ記憶媒体に結合される入力であって、データ記憶媒体からデータストリ
ームを受け取る入力を含み得る。システムは、この入力に結合されるアナログ−
デジタル変換器と、アナログ−デジタル変換器内の少なくとも１つの比較器と、
をさらに含む。比較器内に増幅器が設けられ、比較器の少なくとも１つのノード
は、増幅器の入力に結合される。オフセット制御ループは、この少なくとも１つ
のノードに結合されるとともに、増幅器の出力に結合され、オフセット制御ルー
プは、比較器がクロックされている間に動作して、比較器の動的オフセットが較
正され得るように上記少なくとも１つのノードの電気パラメータを調整する。オ
フセット制御ループは、比較器の動的オフセットの極性を判定するためのオフセ
ット検出回路と、オフセット検出回路により検出された動的オフセットに応答し
て、上記少なくとも１つのノードの電気パラメータの値を調整するための調整回
路と、を含んでいてもよい。調整回路は、上記少なくとも１つのノードに切り換
え可能に結合されるコンデンサと、コンデンサに切り換え可能に結合される少な
くとも１つの電圧源と、を含んでいてもよい。

【００１４】 （好適な実施形態の説明） 図２は、本発明が使用され得るデータ記憶システム２００（例えば、ディスク
ドライブシステム）を示す。ディスクドライブシステムは、ディスク２０５、読
み出し／書き込みヘッド２０６、プリアンプ２１０、データ検出／書き込み回路
、マイクロプロセッサ２２５、およびディスクコントローラ２２０を含み得る。
データ検出／書き込み回路は、例えば、読み出し／書き込みチャネル回路２１５
であってもよい。ディスク２０５、読み出し／書き込みヘッド２０６、プリアン
プ２１０、マイクロプロセッサ２２５、およびディスクコントローラ２２０は、
市販で入手可能な様々な構成要素のいずれかを使用することにより、個々に実現
されてもよく、組み合わせで実現されてもよい。例えば、マイクロプロセッサは
、汎用８ビットマイクロプロセッサであってもよく、ディスクコントローラは、
ユーザ自身のカスタムＡＳＩＣであっても、Ｃｉｒｒｕｓ Ｌｏｇｉｃから入手
可能なＳＨ７６００、などの市販で入手可能なコントローラであってもよく、デ
ィスク２０５および読み出し／書き込みヘッド２０６は、ハードディスク製造業
者から入手可能な多数のハードディスクおよびヘッドのいずれであってもよい。

【００１５】 データは、ヘッド２０６により、ディスク２０５から読み出されるとともに、
ディスク２０５に書き込まれる。ヘッド２０６は、ディスクコントローラ２２０
と、読み出し／書き込みチャネル回路２１５と、プリアンプ２１０とを含むデー
タ経路を介してデータを送受する。図２に示されるデータ記憶システム２００は
、データ記憶システムの１つの例示的な実施例に過ぎない。その他のデータ記憶
システムもまた、本発明を使用し得る。さらに、データ記憶システムの様々な構
成要素は、別々に示されているが、組み合わされてもよく、あるいは、ＲＡＭ、
ＲＯＭ、電源回路、およびその他の回路などの構成要素を含む追加の構成要素が
、システムの部分であると考えられてもよい。さらに、データ記憶システムは、
ホストコンピュータから分離されたものとして示されているが、コンピュータ内
に一体に形成されてもよい。あるいは、データ記憶システムは、ホストコンピュ
ータから独立したスタンドアロンユニットとして形成されてもよい。本明細書で
は磁気ディスクドライブシステムを参照して示されているが、例えば光ディスク
ドライブシステムなどの、その他のデータ記憶システムもまた、本発明を使用し
得る。さらに、本発明のある特定の特徴は、データ記憶システムの使用に限定さ
れるわけではなく、アナログ−デジタル変換器、比較器、または増幅器があるそ
の他の多くの電子回路において使用されてもよい。

【００１６】 図３は、読み出し／書き込みチャネルとして実現される図２の読み出し／書き
込みチャネル回路２１５の機能ブロック図である。読み出し／書き込みチャネル
回路２１５は、書き込み経路および読み出し経路の両方のための回路を含む。図
２および図３には読み出し／書き込みチャネル回路２１５が示されているが、本
発明はまた、読み出しおよび書き込み回路の両方を含まない回路（即ち、読み出
しチャネルのみ、または書き込みチャネルのみの回路）において使用されてもよ
い。従って、読み出し／書き込みチャネル回路は、本明細書で用いられる場合、
読み出しのみ、書き込みのみ、読み出しおよび書き込みの両方の機能、または追
加の機能を有する回路を含み得る。さらに、読み出し／書き込みチャネル回路２
１５は、本明細書において開示される材料を組み込み得る１つの例示的な回路に
過ぎず、その他の読み出し／書き込みチャネル回路が、本明細書の開示を使用し
てもよい。

【００１７】 図３では、データは、ＩＮＰおよびＩＮＮピン３００で、プリアンプ２１０か
ら与えられ得る。読み出しモード（即ち、データがディスクからプリアンプを介
し、読み出し／書き込みチャネル回路を介してディスクコントローラに与えられ
ているとき）は、ＲＧピン３０５上の読み出し信号の使用により示され得る。読
み出し動作は、例えば、「Ｍｅｔｈｏｄ Ａｎｄ Ｓｙｓｔｅｍ Ｔｏ Ｉｍｐ
ｒｏｖｅ Ｓｙｎｔｈｅｓｉｚｅｒ Ｓｅｔｔｌｉｎｇ Ｔｉｍｅｓ Ｆｏｒ
Ｓｍａｌｌ Ｆｒｅｑｕｅｎｃｙ Ｓｔｅｐｓ Ｉｎ Ｒｅａｄ Ｃｈａｎｎｅ
ｌ Ｃｉｒｃｕｉｔｓ」と題された、本願と同時に出願されたＧ．Ｄｉｗａｋａ
ｒ ＶｉｓｈａｋｈａｄａｔｔａおよびＪｅｒｒｅｌ Ｐ．Ｈｅｉｎの米国特許
出願シリアル番号第＿＿＿＿＿＿＿号に開示されるシンセサイザ、などの周波数
シンセサイザによりクロックされてもよい。本明細書において、上記特許出願の
開示を特に参考として援用する。読み出しデータは、読み出し／書き込みチャネ
ル回路２１５のデータバスピン３０２（ＮＲＺ＜７：０＞）からディスクコント
ローラに与えられ得る。プリアンプからのアナログ読み出し信号（ＩＮＰおよび
ＩＮＮ入力ピン３００の信号）は、可変利得増幅器（ＶＧＡ）３１０に提供され
、アナログローパスフィルタ（ＬＰＦ）３１５への入力で一定の振幅を達成する
。ＬＰＦ３１５の出力は、フィルタリングされた信号のデジタルサンプルを生成
するサンプリング回路に提供される。図３に示されるように、サンプリング回路
は、ＡＤＣ３２０であってもよい。次いで、ＡＤＣ３２０の出力は、信号を調整
してＰＲ４ターゲットを達成し、そして非同期サンプルストリームのデジタル補
間により同期サンプルを生成するために、それぞれデジタル有限インパルス応答
等化フィルタ（ＦＩＲ）３２５および補間タイミング回復フィルタ（ＩＴＲ）３
３０を通してフィルタリングされ得る。ＩＴＲ３３０の出力は、シーケンス検出
器３３５、そして次いで、ＲＬＬデコーダ３４０に提供され得る。最後に、読み
出し動作出力は、ディスクコントローラインタフェース３４５を介して、データ
バスピン３０２に提供され得る。図２および図３は、例示的な読み出し／書き込
みチャネル回路２１５を示しているが、本発明は、書き込み回路を含まない回路
（即ち、読み出しチャネルのみの回路）において使用されてもよい。従って、読
み出しチャネル回路は、本明細書で用いられる場合、読み出しチャネルのみの回
路、または、読み出しおよび書き込み機能（読み出し／書き込みチャネル回路）
もしくは追加の機能を含む回路を示し得る。

【００１８】 ＡＤＣ３２０は、多くの態様で設計され得る。例えば、ＡＤＣ３２０は、６ビ
ットフラッシュＡＤＣであってもよい。例示的な６ビットフラッシュＡＤＣ３２
０が、図４に示される。図４の実施形態のＡＤＣ３２０は、アナログ入力４１０
と、基準電圧入力４００とを含み得る。この場合、基準電圧は、抵抗分圧器を形
成する直列の抵抗器４２０を介して、別個の電圧に分割される。この場合、基準
電圧入力４２５を直列の比較器４３０に提供するために、抵抗分圧器から出力タ
ップが提供される。１つの実施形態では、６３個の別個の電圧が、６３個の抵抗
器４２０を介して６３個の比較器４３０に提供され得る（各電圧は、隣接する抵
抗器とは、基準電圧の１／６４ずつ異なる）。デジタル値に変換されるアナログ
入力は、入力４１０を介して、比較器４３０の各々に提供される。各比較器は、
制御バスライン４３１で示されるように制御信号を受け取る。制御信号は、シス
テム読み出し動作クロック速度（例えば、典型的には５０ＭＨｚと３５０ＭＨｚ
との間）で動作するクロック信号と、図１１および図１２に示される信号などの
、その他の制御信号とを含み得る。各比較器の出力は、アナログ入力４１０が、
その比較器に結合される基準電圧入力４２５の電圧よりも大きいか小さいかを示
すデジタル値である。次いで、比較器４３０の出力は、デジタル論理４９０に提
供される。比較器４３０の出力がどこで一方のデジタル状態から他方に変わるか
を観察することにより、デジタル論理４９０は、アナログ入力がどの２つの基準
電圧の間にあるかを判定し、そして、例えば低い方もしくは高い方の基準電圧か
または中間点電圧を表す電圧の６ビットデジタル表現を提供する。次いで、この
６ビット出力は、クロックされたＤフリップフロップ４５０を介して出力４９５
で提供され得る。

【００１９】 図４の比較器への入力電圧および基準電圧は、シングルエンドとして示されて
いるが、差動入力および基準電圧が使用されてもよいことが認識される。例えば
、図４Ａは、図４のＡＤＣを差動入力にしたものを示す。図４Ａに示されるよう
に、差動入力は、基準電圧入力４２５およびアナログ入力４１０に関して提供さ
れる。基準電圧入力４２５は、図示されるような抵抗器４２０の折り返し列から
生成されてもよい。また、本発明が、本明細書に開示される回路に加えて、その
他のＡＤＣ回路およびその他の比較器回路とともに使用されてもよいことが認識
される。

【００２０】 スライス積分 比較器４３０を実現するための回路が、図９に示される。比較器４３０を実現
するための別の回路は、概念的な目的のためにシングルエンド回路として図６に
示される。図９および図６の回路はともに、同じ比較技術を使用するが、これら
の回路は、以下に説明される別の較正技術を示す。図９に示されるように、Ｖ_in 入力５１０およびＶ_ref入力５１５は、入力スイッチ５３０を介して比較器に選 択的に接続され、変換される入力信号、および基準電圧をそれぞれ提供する。ス
イッチ５３０は、バッファ増幅器６０５に接続され、各バッファ増幅器６０５は
、２つのコンデンサ６０７および６０９に接続される出力を有する。コンデンサ
６０９はまた、電圧ノード６１０（Ｖ_a）に接続される。従って、比較器入力は 、電圧ノード６１０（Ｖ_a）にＡＣ結合される。コンデンサ６０７は、キャパシ タンス値Ｃを有し、コンデンサ６０９は、Ｃの値の７倍のキャパシタンス値を有
する。バッファ増幅器６０５は、ＡＤＣ比較器４３０を互いに分離する役割を果
たし、そのため、比較器間のローディング影響と、その他の相互作用とが、最小
限にされる（特に、以下に説明される較正動作を行っている間）。電圧ノード６
１０は、トランスコンダクタンスｇ_mを有する積分増幅器６１５への入力として 提供される。コンデンサ９５０は、積分増幅器６１５の各出力に接続されるもの
として示されている。コンデンサ９５０は、概念的な目的のために別個のコンデ
ンサとして示されているが、以下により詳細に説明されるように、コンデンサ９
５０は、増幅器から分離されたコンデンサである必要はなく、様々な増幅器トラ
ンジスタの寄生容量から生じるものであってもよい。ＡＭＰ信号により制御され
るスイッチ９５１は、増幅器６１５の部分であると考えられてもよい。スイッチ
９５２は、ラッチ信号の逆数であるラッチＢ信号により制御される。スイッチ９
５２およびレベル変換器は、図９Ａにより詳細に示されるように、アナログラッ
チの部分であると考えられてもよい（例えば、図９Ａのトランジスタ８４４、８
４２、８５８および８５２）。

【００２１】 スイッチ６２０は、リセットスイッチとして動作し、オートゼロシーケンス中
に、矢印で示されるように閉じられる。スイッチ６２０は、オートゼロ動作が終
了すると、再び開かれる。積分増幅器６１５の出力は、アナログラッチ６２５に
提供され、アナログラッチ６２５は、デジタルラッチ６３０に出力を提供する。
デジタルラッチ６３０の出力は、ＮＡＮＤゲート６３４を介して、第２のデジタ
ルラッチ６３５に提供される。第２のデジタルラッチ６３５の出力は、比較器構
造全体の出力５２０を提供する。次いで、これらの出力５２０は、図４に示され
るようなエンコード論理に提供され得る。ラッチ６３０の出力から制御ノード６
１０への較正ループの回路および構造は、以下により詳細に説明される。

【００２２】 図９の回路の比較動作は、回路が較正モードではなく比較動作モードで動作し
ているときの回路を参照して説明される。（較正を参照して）以下により詳細に
説明されるように、最初に、基準電圧Ｖ_ref５１５はスイッチ５３０を介して回 路に接続され、オートゼロスイッチ６２０は閉じられる。次いで、比較モードの
開始前に、オートゼロスイッチ６２０は、再び開かれる。この基準電圧の初期接
続により、コンデンサ６０９上に電圧Ｖ_refが生成され、この電圧は、比較器入 力がＶ_in信号源に変えられるとき存在したままである。従って、比較が行われて
いるとき、コンデンサ６０９は、浮動定電圧源であると考えられ得る。この電圧
源の直列接続により、積分増幅器６１５のために、ノード６１０（Ｖ_a）で入力 電圧が生成される。ＡＤＣ入力信号であるＶ_in入力信号５１０は、比較器の非反
転入力で付与される信号を表す。この比較器への反転入力はない。構成により、
この比較器は、その入力電圧を０と比較する。浮動定電圧源であるコンデンサ６
０９は、比較器の電圧しきい値を０からシフトする。このようにして、比較器は
、入力信号を０と比較する代わりに、入力信号を電圧Ｖ_refと比較している。こ れにより、非反転入力で接続される入力信号と、反転入力で接続される基準電圧
とを有する典型的な比較器（図１）の結果が効果的に達成される。

【００２３】 図９の積分増幅器への入力で追跡保持動作が行われないことに注目されたい。
Ｖ_ref電圧がコンデンサに移された後、入力信号は、積分増幅器の入力で絶えず 接続され、比較動作中に自由にスイングすることが可能にされる。これは、正確
な決定を達成するために比較の持続時間全体にわたって入力信号が一定のままで
あることに依存する比較器の古典的な実現とは対照的である。

【００２４】 比較器４３０として使用される１つの好適な実施形態が、図９Ａに示される。
図９Ａに示されるように、比較器４３０は、積分増幅器８０５、アナログラッチ
８１０およびデジタルラッチ８１５、などの３つの回路ブロックを含み得る。比
較器４３０への入力は、アナログ電圧入力Ｖ_inp８０１およびＶ_inn８０２、なら
びに基準電圧入力Ｖ_refp８０３およびＶ_refn８０４、などの差動入力であっても
よい。どの入力が比較器４３０に接続されるかを選択するための入力スイッチ８
１７および８１８が設けられる。比較器はまた、図４のデジタル論理４９０など
のデジタルエンコード論理に提供され得る出力８１６を有する。

【００２５】 比較器４３０の入力の信号はまず、積分増幅器８０５に提供される。積分増幅
器即ち８０５は、積分増幅器側に関して対称の設計であり、図９Ａにおいて、対
称の回路素子の各々には、同じ参照番号が使用される。積分増幅器８０５への入
力はまず、入力トランジスタ対８２１に提供される。入力トランジスタ８２１は
、図９の増幅器６０５のバッファ機能を果たす。入力トランジスタ８２１は、Ｖ _DD ８２０とトランジスタ８２２との間に接続される。トランジスタ８２２はまた
、接地８１９に接続される。入力トランジスタ８２１はまた、コンデンサ６０９
を介して、積分増幅器差動トランジスタ対８２５にａｃ結合される。コンデンサ
６０９は、図９Ａに示されるように、７Ｃのキャパシタンス値を有していてもよ
い。１つの好適な実施形態では、８Ｃの値は、０．３００ｐＦ（３００ｆＦ）で
あってもよい。ここに示されるコンデンサは、コンデンサとして接続されるｎチ
ャネルトランジスタから形成されてもよい。以下に説明されるように、ポンプス
イッチ６６５は、コンデンサ６０９および６０７を分離および接続するために、
選択的に開かれるかまたは閉じられ、スイッチ６５０は、較正中に必要に応じて
電圧アップ入力６６０または電圧ダウン入力６５５に選択的に付与される。ただ
し、標準の比較動作中には、スイッチ６６５は開いたままにされる。

【００２６】 コンデンサ６０９はまた、図９の電圧ノード６１０として動作する電圧ノード
６１０（Ｖ_a）に接続される。電圧ノード６１０はまた、差動トランジスタ８２ ５のゲートに接続される。各差動トランジスタ８２５の一方側は、互いに結合さ
れるとともに、トランジスタ８２７に結合される。各トランジスタ８２５の他方
側は、アナログラッチ回路８１０に提供される出力ライン８３０Ｐおよび８３０
Ｎを介して、積分増幅器８０５の出力を提供する。各トランジスタ８２５のゲー
トと、出力８３０との間には、トランジスタ８２６が接続される。トランジスタ
８２６は、図９のオートゼロスイッチ６２０の機能を果たすように動作する。各
トランジスタ８２６への入力は、ゼロＢ信号である。ゼロＢ信号は、較正シーケ
ンスのオートゼロステップが行われるべきであることを示す。

【００２７】 動作中、差動トランジスタ対８２５の出力電流は、単位利得正フィードバック
において接続される交差結合ｐ−チャネルネットワークに供給される。この構造
は、理想的には、差動トランジスタ８２５からの電流に無限差動インピーダンス
を与える。従って、増幅器の差動出力電圧は、差動入力電圧の時間積分であり、
時定数は、差動対のトランスコンダクタンスと、出力ノードでの全キャパシタン
スとにより決定される。この構造はメモリを有しているため、各変換サイクル前
にメモリをリセットするために、ｐ−チャネルスイッチが含まれる。

【００２８】 具体的には、積分増幅器出力８３０Ｐおよび８３０Ｎは、ゲート信号ＡＭＰに
より制御されるトランジスタ８３１を介して、互いに結合される。トランジスタ
８３１は、図９のスイッチ９５１として動作する。ＡＭＰ信号がローになると、
積分増幅器８０５がリセットされる。トランジスタ８３１のソースおよびドレイ
ンの各々はまた、トランジスタ対８３２の一方に接続される。トランジスタ対８
３２は、示されるように、トランジスタ８３３に接続されるゲート信号により制
御される。トランジスタ８３２、８３３、８２５、８３１、８４０および８２６
の寄生容量は一緒に、図９のコンデンサ９５０を形成する。例示的な実施形態で
は、コンデンサ９５０のキャパシタンスは、約３０ｆＦであってもよく、積分増
幅器のｇ_mは、２１２マイクロジーメンスであってもよい。この場合、約１４１ ｐｓｅｃの時定数が得られる。積分増幅器８０５はまた、トランジスタ８２９に
接続されるバイアス電流源８２８を含む。トランジスタ８２９、８２２および８
２７のゲートはすべて、示されるように互いに結合される。

【００２９】 積分増幅器８０５の出力８３０Ｐおよび８３０Ｎは、アナログラッチ入力トラ
ンジスタ対８４０に提供される。入力トランジスタ８４０は、示されるように、
Ｖ_DD８２０と、ノード８５５Ｐまたは８５５Ｎとの間に接続される。ノード８５
５Ｐおよび８５５Ｎは、トランジスタ８５６を介してＶ_DDに結合されるとともに
、交差結合されたトランジスタ８５０を介して接地に結合される。トランジスタ
８５０のゲートはまた、示されるようにトランジスタ８５２のゲートに接続され
、トランジスタ８５６のゲートはまた、同様に示されるように、トランジスタ８
５８のゲートに結合される。アナログラッチ８１０は、ラッチ信号およびラッチ
Ｂ信号に応答して動作する。ラッチ信号は、トランジスタ８４２に提供され、ラ
ッチＢ信号は、トランジスタ８４４に提供される。アナログラッチ８１０の出力
は、出力ノード８４６（セットＢ信号）および出力ノード８４８（リセットＢ信
号）で提供される。トランジスタ８４４は、ラッチＢ信号に応答してスイッチと
して動作し、ラッチＢ信号がローになると、トランジスタ８４４を介するノード
８５５Ｐと８５５Ｎとの間の接続が開かれ、そして、セットＢまたはリセットＢ
信号のいずれかが激しく引き下げられる。これにより、増幅器およびアナログラ
ッチのアナログ電圧レベルが、デジタルラッチに適合するデジタルレベルに効果
的に変換される。従って、ラッチＢ信号に応答して、トランジスタ８４４は、図
９のスイッチ９５２として動作し、トランジスタ８４２、８５５および８５８は
、ラッチ信号に応答して、図９Ａのレベル変換器９６７として動作する。

【００３０】 アナログラッチのセットＢおよびリセットＢ出力は、デジタルラッチ回路８１
５に提供される。デジタルラッチ回路８１５は、示されるようなＳＲフロップな
どのデジタルラッチ６３０および６３５を含んでいてもよい。ラッチ６３０の出
力は、ＮＡＮＤゲート６３４に提供される。ＮＡＮＤゲート６３４はまた、入力
として、ＡＤＣクロック信号を受け取る。ＮＡＮＤゲート６３４の出力は、ラッ
チ６３５への入力として提供される。ラッチ６３５の出力は、インバータを介し
て提供され、比較器４３０の出力８１６を提供する。

【００３１】 上記のように、図９のスイッチ９５１（図９Ａのトランジスタ８３１に対応す
るは、ＡＭＰ信号により制御される。ＡＭＰ信号がハイであるとき、スイッチは
開かれ、そして、積分増幅器６１５の出力電圧は自由にスイングする。ＡＭＰ信
号がローであるとき、積分増幅器出力は、強制的に０にされる（即ち、図９Ａの
差動実施形態では、２つの出力８３０ｐと８３０ｎとの間に差動電圧がない）。
従って、増幅器は、変換サイクルごとに既知の状態にリセットされ、そして各変
換について、積分がゼロから始まる。図９のスイッチ９５２（図９Ａのトランジ
スタ８４４に対応する）は、ラッチ信号の逆数であるラッチＢにより制御され、
アナログラッチのリセットスイッチとして動作する。ラッチＢがローであるとき
、スイッチ９５２は開かれ、そして、アナログラッチの出力は、スイッチ９５２
が解放された瞬間に、信号積分増幅器８０５の出力８３０ｐの極性に依存して上
または下に素早くスイングする。アナログラッチが不活性である間、ラッチ信号
に応答して、トランジスタ８４２、８５２および８５８は、図９のレベル変換器
９６７として動作し、デジタルラッチ６３０がドント・ケア状態になるよう両方
のアナログラッチ出力をハイに保持する。従って、最終比較結果は、ラッチ信号
の立ち上がりエッジ（または、ラッチＢの立ち下がりエッジ）により規定される
時間インスタンスでの積分増幅器８０５の出力の極性だけに依存する。

【００３２】 比較プロセスを制御する信号のタイミング図が、図１３に示される。ＡＤＣが
最初に比較を開始するとき、比較器はまず、以下により詳細に説明されるように
較正され得る。オートゼロおよび較正手順では、コンデンサ６０９を充電して、
浮動定電圧源を提供する。次いで、入力スイッチ５３０が、サンプリングされる
アナログ電圧である電圧Ｖ_in５１０に接続され得る。図１３に示されるように、
比較サイクルの始めでは、ＡＭＰ信号１２００およびラッチ信号１２０２がとも
にローである。これらの信号をローに維持することにより、スイッチ９５１およ
び９５２が閉じたままにされ、従って、積分増幅器６１５の出力およびアナログ
ラッチ６２５の出力が、明確な初期状態であるゼロに維持される。

【００３３】 ＡＭＰ信号がハイになると、積分増幅器６１５の出力が解放される。積分増幅
器６１５およびコンデンサ９５０は一緒に、理想的な積分器を形成する。理想的
な積分器は、ＡＭＰ信号１２００がハイのままである持続時間の間入力信号を積
分する。従って、積分増幅器６１５の出力は０から出発し、そして、入力信号の
積分により左右される軌跡をたどる。この積分が起こっており且つラッチ信号１
２０２がローである時間の間、アナログラッチの出力はゼロのままである。この
時間は、図１３にｔ_ampで示される。ラッチ信号１２０２がハイになると、アナ ログラッチ６２５が解放され、そして、増幅器６１５の出力がどんな値であるか
（即ち、ｔ_ampの期間にわたるＶ_in信号５１０の積分値）に依存して、アナログ ラッチ６２５の出力がハイまたはローの値になる。次いで、アナログラッチ出力
は、出力５２０で比較器出力として提供される前に、デジタルラッチ６３０およ
び６３５を介して、ＡＤＣシステムクロックに同期され得る。

【００３４】 アナログラッチが解放され、そしてアナログラッチの出力がハイまたはローに
なった後、出力は、ラッチ信号１２０２が立ち下がるまで、ラッチ信号の立ち上
がりエッジで最初にラッチされた値のままである。図１３に示されるように、ラ
ッチ信号１２０２は、ＡＭＰ信号１２００が同様に立ち下がるまでハイのままで
ある。ＡＭＰ信号１２００が立ち下がると、積分増幅器６１５は、ゼロ出力にリ
セットされ、従って、別の比較の開始可能な状態である。増幅器リセット期間は
、図１３にｔ_resetとして示される。この態様で、アナログ入力Ｖ_in５１０が、 繰り返しサンプリングされ、そしてデジタル値に変換される。比較結果に不可欠
なのは、ラッチ信号の立ち上がりエッジに達したときの増幅器６１５の出力電圧
値である。数学的な意味では、重要な結果は、ＡＭＰ信号の立ち上がりエッジと
ラッチ信号の立ち上がりエッジとの間の間隔により規定される一定時間後の積分
終了点である。この一定時間は、ここではｔ_ampとして示される。従って、積分 は、入力信号のｔ_amp幅スライスに対して実行され、すべての積分サイクルは、 ゼロ点から始まる。従って、このアナログ−デジタルサンプリング技術は、スラ
イス積分技術として示されてもよい。スライス積分技術は、フラッシュＡＤＣが
、フロントエンド軌道／保持回路を使用せずに実現されることを可能にする。さ
らに、本明細書において示されるスライス積分技術では、オーバードライブによ
り引き起こされる歪みの問題からの回復に悩まされない。

【００３５】 スライス積分は、図１４にグラフで見られ得る。図１４に示されるように、比
較器への例示的なアナログ入力電圧である電圧Ｖ_in信号５１０が提供される。信
号５１０の曲線の下の影をつけた領域１４０２は、ｔ_amp期間中に積分される曲 線の領域を示す。積分増幅器の出力は、信号１４０４として示される。各ｔ_amp 期間の終わり（ラッチがハイになるとき）の増幅器の出力の値は、点１４０６Ａ
、１４０６Ｂ、１４０６Ｃおよび１４０６Ｄとして示される。各点１４０６Ａ、
１４０６Ｂ、１４０６Ｃおよび１４０６Ｄでの出力１４０４の値は、アナログラ
ッチがｔ_latch期間の間ハイに保持されるかローに保持されるかを決定する。従 って、図１４に示されるように、ラッチは、点１４０６Ａおよび１４０６Ｂで始
まるｔ_latch期間にはハイに保持され、点１４０６Ｃおよび１４０６Ｄで始まる ｔ_latch期間にはローに保持される。

【００３６】 上記のスライス積分技術は、浮動基準源を提供するコンデンサ６０９の値が比
較的大きくなることを可能にする。さらに、小さいコンデンサほど、保存された
基準値を速くリークするため、コンデンサ６０９のサイズは、コンデンサ６０９
をリフレッシュしなければならないレートに影響を及ぼす。本明細書において説
明される例示的実施形態では、コンデンサ６０９は、１ｍｓｅｃごとにほぼ１回
のレートで、基準電圧でリフレッシュされてもよく、変換は、４ｎｓｅｃごとに
１回のレートで起こってもよい。従って、数千回の変換が、コンデンサ６０９の
リフレッシュを必要とせずに起こり得る。以下により詳細に説明されるように、
実際には、交互の読み出しおよびサーボ動作で動作する磁気ハードディスクでは
、リフレッシュレートは、比較器較正が行われるときに、コンデンサ６０９が、
データの各読み出しセグメントおよびデータの各サーボセグメントの始めにリフ
レッシュされることを可能にする。従って、要するに、所与の増幅器の直列コン
デンサ６０９上にある差動電圧が、その比較器のしきい値を決定する。この電圧
の初期化は、磁気ハードディスクのセクタフォーマットを利用して、実際のデー
タの変換が起こる直前のオートゼロおよび較正サイクル中に起こる。この時間中
、図９Ａの入力スイッチ８１７および８１８は、抵抗器ラダー基準電圧に切り換
えられ、直列コンデンサを差動基準電圧に駆動する。

【００３７】 従って、比較器のクロッキングは３段階で進む。まず、積分増幅器およびアナ
ログラッチが、それぞれのリセットスイッチをオンにすることによりリセットさ
れる。次に、増幅器が解放され、そして、アナログ入力信号としきい値電圧との
間の差分を積分することが可能にされる。この積分は、一定時間ｔ_amp起こる。 この時間は、クロック発生回路の遅延連鎖により決定され得る。最後に、アナロ
グラッチが解放され、そして、再生することが可能にされる。ラッチの決定に依
存して、セットＢまたはリセットＢのいずれかが負のレールに引っ張られ、デジ
タルラッチをトリップさせる。

【００３８】 図１３に示されるＡＭＰおよびラッチ信号の付与期間は、システムクロック速
度と設計の選択とに依存して変わり得る。例えば、ＡＤＣは、典型的には、５０
ＭＨｚから３５０ＭＨｚの範囲の周波数でクロックされ得る（クロック信号１１
００）。ＡＭＰ信号は、クロック信号と同じ速度で動作し得る。さらに、図１２
に示されるように、ｔ_reset時間（ＡＭＰ信号がローである時間）は、典型的に は、０．５ｎｓｅｃから１．０ｎｓｅｃの範囲であってもよく、ｔ_amp時間（Ａ ＭＰ信号がハイになるときとラッチ信号がハイになるときとの間の積分時間）は
、典型的には、１．０ｎｓｅｃから１．５ｎｓｅｃの範囲であってもよく、ｔ_{la tch} 期間（ラッチ信号がハイである時間）は、システムクロックの期間の残りで ある。上記のように、例示的な実施形態では、コンデンサ９５０のキャパシタン
スは約３０ｆＦであってもよく、積分増幅器のｇ_mは、２１２マイクロジーメン スであってもよい。この場合、約１４１ｐｓｅｃの時定数が得られる。従って、
本明細書に記載される増幅器積分時間では、増幅器の利得は、約７ｘのオーダで
あり得る。

【００３９】 スライス積分動作は、ほぼ線形の動作を提供する。線形動作は、比較の精度を
維持し、従って、この比較器アプローチを使用する正確なフラッシュＡＤＣを維
持するために、望ましい。いかなる所与の変換サイクルでも、典型的にはアレイ
中の１つの比較器が、出力符号を決定する重大な決定を行うことに注目され得る
。従って、すべてのサイクルで、すべての積分器（増幅器）が線形動作しなけれ
ばならないわけではない。従って、差動対の線形入力範囲、出力ヘッドルーム、
および積分時間は、最悪の場合の臨界な比較器への入力条件に対して線形動作を
維持するように選択され得る。

【００４０】 実際のフラッシュＡＤＣの非線形性の大部分は、比較器アレイに使用される比
較器実現の非理想性により引き起こされる。定量化可能な非理想性を有する複数
の非理想的な比較器からなるフラッシュＡＤＣの全高調波歪みを予測することが
望ましい。線形性分析は、以下の考慮を含み得る。

【００４１】 （１）フラッシュＡＤＣは、非決定点に最も近い比較器に接続されるしきい値
電圧（Ｖ₁，Ｖ₂，．．．，Ｖ_N基準電圧の１つの要素）の数値表現であるデジタ ル数字を出力する。比較器の非決定点は、比較器の出力が不安定な平衡状態に維
持される入力電圧である。この電圧は、幾つかの比較器実現では、まさにしきい
値電圧であるが、必ずしもそれに限定されるわけではない。

【００４２】 （２）有限量子化誤差フラッシュＡＤＣは、連続する入力電圧空間の範囲を、
デジタルドメインの点にマッピングする。

【００４３】 （３）０量子化誤差フラッシュＡＤＣは、連続する入力電圧空間のすべての点
Ｖ_inを、デジタルドメインの対応する点にマッピングする。最初の項目で説明さ
れたように、この点は、入力にＶ_inが付与される場合に比較器を非決定点に維持
するしきい値電圧の数値表現である。

【００４４】 項目３で説明されたマッピング動作が線形動作であれば、フラッシュＡＤＣは
、歪みをもたらさない。マッピング動作の線形性をテストする１つの方法は、電
圧の正弦波入力組に対してマッピングを行うことである。マッピング出力は、マ
ッピング動作が線形である場合に限り正弦波上にあるアレンジされる必要のある
しきい値電圧の組である。マッピング出力のスペクトル組成を分析することによ
り、マッピング動作がどれだけ線形に近いかを定量化することができる。マッピ
ング出力の全高調波歪み（ＴＨＤ）は、比較器の非理想性に起因するＡＤＣ出力
のＴＨＤの部分に直接対応する。

【００４５】 入力信号ｖ_inが基準しきい値電圧源Ｖ_refと直列に接続され、一緒に比較器の 入力を形成する一般的な比較器の場合、比較器は、一般的な伝達関数ｆ（ｘ）に
より特徴付けられ得る。さらに、比較器は、ｆ（ｘ）＝０であるときに非決定点
に達する。言い換えれば、マッピング動作の出力を計算するために、以下の式を
Ｖ_refについて解く。

【００４６】

【数１】 フラッシュＡＤＣのＴＨＤを推定するために、ｖ_inは、正弦波になるように選択
され得る。

【００４７】

【数２】 さらに、本明細書に開示されるスライス積分概念を用いて比較器が実現される特
定の場合には、関数ｆ（ｘ）は、以下の形をとる。

【００４８】

【数３】 ここで、Ｔは、図１２〜図１４を参照して上で使用されている時間Ｔ_ampである 。入力信号のすべての相φについて、以下の式を解くしきい値Ｖ_refが計算され 得る。

【００４９】

【数４】 結果として得られるＶ（φ）は、以下のとおりである。

【００５０】

【数５】 上の式は、スライス積分概念が線形動作であることを示す。結果として得られ
るＶ（φ）は、(φ）のシヌソイド関数である。Ｖ（φ）のフーリエ変換は、い かなる高調波も示さない。しかし、スライス積分技術は、いかなる非直線（高調
波）歪みももたらさないが、直線歪みはもたらすことに注目されたい。これは、
変換された信号の大きさおよび相の周波数依存性に対応する。

【００５１】 任意の非線形電圧伝達関数の代わりにｆ（ｘ）を使用することにより、設計者
は、特定の非理想性がＡＤＣ性能全体に与える影響を分析することができるよう
になる。例えば、スライス積分比較器の物理的実現は、ＮＭＯＳ差動対をトラン
スコンダクタとして使用する。差動対の非線形Ｖ−Ｉ伝達関数は、容易にモデル
化され得、そしてｆ（ｘ）に埋め込まれ得る。同じことが、出力電圧スイングに
関する差動対の一定でない出力インピーダンスに当てはまる。各非理想性を別個
に考慮し、その非理想性が最終ＡＤＣに与える影響を定量化すると、ＴＨＤによ
り、設計者は、入力正弦波の振幅と積分時間とに関して差動対のトランジスタの
サイズを決定することができるようになる。

【００５２】 本明細書に開示されるスライス積分比較器技術は、（図１Ｃおよび図１Ｄに示
されるような）従来技術に対する多数の利点を提供する。まず、追跡／保持動作
を使用しないことにより、基準電圧保存コンデンサは大きくてもよく、従って、
基準電圧を長期間保存し得る。この保存時間の利益のため、スライス積分比較器
は、コンデンサのリフレッシュとリフレッシュとの間の比較の長いバースト（ｂ
ｕｒｓｔ）行い得る。これはまた、以下に説明されるように、動的較正がコンデ
ンサのリフレッシュのたびに起こることを可能にする。さらに、過去の実施形態
では変換サイクルごとに１回切り換え過渡の整定が行われるのに対し、基準発生
器は、切り換え過渡の整定をほとんど必要としない。なぜなら、スライス積分比
較器は、基準電圧を保存し、そして基準電圧を入力電圧と比較するからである。
スライス積分比較器はまた、入力電圧が自由にスイングすることを可能にし、そ
して増幅器は、移動する入力信号を積分し得る。さらに、増幅器リセット時間が
より短くてすむ。なぜなら、リセット時間は、増幅器出力をゼロにするのに十分
な時間であればよいからである。最後に、スライス積分比較器は、比較が行われ
るのと同じＡＤＣクロックサイクル内で、ラッチ動作を実行する。

【００５３】 （較正） ＡＤＣ３２０から向上した性能を得るために、各比較器４３０は、本明細書中
に開示されるように較正され得る。比較器を較正するための方法および構造は、
フラッシュＡＤＣの比較器の較正に限定される必要はなく、むしろ、較正が望ま
しいあらゆる比較器に適用され得る。しかし、ある好適な実施形態では、フラッ
シュＡＤＣを較正するための本明細書中に開示される較正技術を利用することが
特に有利であり、より具体的には、読取り／書込みチャネル回路内で利用される
フラッシュＡＤＣを較正するための本明細書中に開示される較正技術を用いるこ
とが特に有利である。較正技術は、単一の比較器に関して図５から図１２を参照
して本明細書中に記載されるが、同じ技術が、フラッシュＡＤＣの各比較器に対
して用いられ得る。

【００５４】 図５に示されるように、比較器４３０は、静的オフセットおよび動的オフセッ
トの両方が較正され得るように、標準的な動作状態の下で比較器の較正を可能に
する回路部と共に設けられている。具体的には、比較器４３０は、比較器出力５
２０から調節可能な電圧入力５００へのフィードバックを提供するフィードバッ
クループ５０５と共に設けられている。フィードバックループ５０５内には、ア
ナログ−デジタル変換が生じている際には開かれたままであるが、較正モード中
に矢印によって示されるように閉じられ得るスイッチ５２５が設けられる。標準
電圧入力５１０（ディスクドライブからのアナログ電圧が与えられ得るアナログ
入力等）も提供される。Ｖ_in入力５１０に加えて、較正電圧入力５１５（Ｖ_ref ）も提供される。較正電圧入力５１５（Ｖ_ref）は、図４および図４Ａに示され るような、基準電圧４００および関連のレジスタ４２０から生成されるようなＡ
ＤＣ基準電圧であり得る。入力スイッチ５３０は、アナログ−デジタル変換が生
じているかどうか、または比較器が較正モードに置かれているかどうかに応じて
、Ｖ_in入力ないしＶ_ref入力を選択する。較正中に、入力スイッチ５３０は、Ｖ_{r ef} 入力が選択されるように、矢印によって示されるように切換えられ得る。本明
細書中に示される回路の様々な入力および出力の幾つかは、概念的な目的のため
にシングルエンド形信号として表示される（例えば、図５内）が、全て差動型の
実施形態が、記載される全ての実施形態に対して実施され得ることが認識される
。

【００５５】 図５は、閾値を調節するためのフィードバックループを用いることによって、
比較器の閾値に対する調節力を提供する回路のブロック図を表す。静的オフセッ
トの較正に加えた動的オフセットの較正が、較正期間中に、比較器を標準クロッ
キング周波数で動作させることによって生じ得る。従って、ＡＤＣは、各比較器
の内部で、オフセットの静的および動的ソースの両方を補償する自己較正スキー
ムを実施する。最初のオートゼロ動作に続いて、各比較器は、実際の変換中と同
じようにクロッキングされるが、その入力は、基準電圧ラダーに接続されたまま
である。理想的には、オートゼロの後に、比較器は、正確にその閾値にあるが、
その出力は、従って、未決定である。しかし、まだ補償されていない静的および
動的オフセットのために、比較器は、依然、高出力または低出力を有し得る。較
正スキームは、これらの不一致を誘発する決定を利用し、それによって、増幅器
の直列結合コンデンサに蓄えられる差動電圧を調節し、基本的に、比較器の閾値
が理想的な基準値にますます近く調節されるように、負のフィードバック制御ル
ープを形成する。

【００５６】 図６は、図５に示される原理を実施するためのより詳細な回路ブロック図を示
す。図６に示されるように、入力５１０および５１５は、較正動作またはＡＤＣ
動作に関して上に説明したように、入力スイッチ５３０を介して比較器に選択的
に接続される。スイッチ５３０は、２つのコンデンサ６０７および６０９に接続
された出力を有する緩衝増幅器６０５に接続される。コンデンサ６０９は、電圧
ノード６１０（Ｖ_a）にも接続される。従って、比較器入力は、電圧ノード６１ ０（Ｖ_a）に接続された交流である。コンデンサ６０７は、Ｃの容量値を有する が、コンデンサ６０９は、Ｃの値の７倍の容量値（７Ｃ）を有する。緩衝増幅器
６０５は、ＡＤＣ比較器４３０を互いに分離し、その結果、較正を行う間の比較
器間の負荷の影響および他の相互作用を最小限に抑えるように機能する。

【００５７】 電圧ノード６１０は、積分増幅器６１５に対する入力として提供される。本明
細書中に開示される較正技術は、積分増幅器に関して説明されるが、この較正技
術は、多くの種類の増幅器と共に利用され得ることが理解される。スイッチ６２
０は、リセットスイッチとして動作し、オートゼロシーケンス間に、矢印によっ
て示されるように閉じられる。スイッチ６２０は、オートゼロ動作が完了すると
、再び開かれる。積分増幅器６１５の出力は、デジタルラッチ６３０に出力を提
供するアナログラッチ６２５に提供される。デジタルラッチ６３０の出力は、Ｎ
ＡＮＤゲート６３４を介して第２のデジタルラッチ６３５に提供される。較正信
号ＣＡＬＢ６３２（本明細書中で利用されるように、反転信号は、「Ｂ」の表記
によって示される）もまた、ＮＡＮＤゲート６３４に対する入力として提供され
る。第２のデジタルラッチ６３５の出力は、比較器の構造全体の出力５２０を提
供する。これらの出力５２０は、次に、図４に示されるような符号化論理に提供
され得る。

【００５８】 第１のデジタルラッチ６３０および第２のデジタルラッチ６３５の出力もまた
、アップ／ダウン論理６４５に提供される。アップ／ダウン論理６４５は、スイ
ッチ６５０を制御する信号を提供する。アップ／ダウン論理６４５に応答して、
スイッチ６５０は、Ｖ_down電圧６５５またはＶ_up電圧６６０を、コンデンサ６０
７の一方の側に選択的に接続する。ポンプスイッチ６６５もまた、較正動作中に
使用するために提供される。閉じられている場合に、ポンプスイッチ６６５は、
コンデンサ６０７を電圧ノード６１０（Ｖ_a）に接続する。ポンプスイッチ６６ ５は、標準的なＡＤＣ動作中は通常閉じられているが、以下により詳しく説明さ
れるように、ポンプスイッチ６６５は、較正手順の特定の期間中に、開状態にト
グルされる。

【００５９】 本明細書中に開示される較正技術は、二段階較正として見られ得る。第１のオ
ートゼロステップが行われ、次に、第２の動的較正ステップが行われる。ＡＤＣ
を較正することを望む場合には、入力スイッチ５３０が、Ｖ_ref入力５１５に接 続され、それによって、基準電圧がシステムに与えられる。スイッチ６２０が、
次に閉じられる。このような入力スイッチ５３０およびスイッチ６２０の動作は
、ノードＶ_aを積分増幅器６１５のバイアス電圧に設定することによって静的オ フセットに対処し得るオートゼロ動作を行う。従って、スイッチが説明されたよ
うに閉じられる場合には、増幅器およびラッチはバイアスされ、それによって、
静的オフセットに対処する。オートゼロステップが行われた後に、スイッチ６２
０は次に、再び開かれる。

【００６０】 静的オフセットのためのオートゼロステップに加えて、図６の回路に対する較
正技術により、第２の較正ステップを行うことによって動的オフセットの較正も
可能となる。動的オフセットは、入力スイッチ５３０が回路をＶ_ref入力電圧５ １５に接続するように設定されたままの状態で、比較器が標準動作速度で作動し
ている（すなわち、クロッキングされている）ので、第２の較正ステップ中に補
償され得る。これは、デジタル出力５２０を、比較器の動的オフセットの値に基
づいて、高い値または低い値に設定する。

【００６１】 動的オフセットが、デジタル出力を、高いまたは低い値に設定した後に、ゲー
ト６３４に較正信号６３２（ＣＡＬＢ）を与え、それによって、第２のデジタル
ラッチを高いまたは低い値に保持することによって、較正が継続する。ＣＡＬＢ
は、較正が完了したことが決定されるまで、較正手順の残りのシーケンスの間、
低いままである。従って、第２のデジタルラッチは、動的オフセットを補償する
ために、どの電圧方向に、積分増幅器６１５（Ｖ_a）に対する入力電圧が調節さ れるべきかを記憶している。較正信号６３２（ＣＡＬＢ）がローになった後に、
ノードＶ_aにおける電圧は、較正が停止される実際の望ましい閾値に比較器が達 するまで、コンデンサ６０７（Ｃ）に蓄えられる少量の電荷を充電または放電す
ることによって、少しずつ繰り返し調節される。

【００６２】 電圧調節は、一連の調節ステップを繰り返し実施することによって行われる。
これらの調節ステップは、まず、比較器をクロッキングし、次に、アップ／ダウ
ン論理６４５の使用によって、第１のデジタルラッチ６３０および第２のデジタ
ルラッチ６３５の出力を比較することを含む。第１のデジタルラッチ６３０およ
び第２のデジタルラッチ６３５の出力の比較が、各ラッチの出力が同じであるこ
とを示すと、次に、アップ／ダウン論理６４０は、上方または下方への電圧の調
節が必要であることを示す信号６４６を生成する。電圧調節が必要である場合に
は、ポンプスイッチ６６５が開かれ、それによって、コンデンサ６０９および６
０７が切り離される。スイッチ６５０は、Ｖ_a電圧ノード６１０を上げる、また は下げる必要があるかにそれぞれ応じて、Ｖ_upノード６６０またはＶ_downノード
６５５の一方を一時的にコンデンサ６０７に接続するように設定される（コンデ
ンサ６０７を若干充電または放電する）。次に、スイッチ６５０は、Ｖ_upノード
またはＶ_downノードから切り離される。最後に、ポンプスイッチ６６５が閉じら
れ、その結果、コンデンサ６０７とコンデンサ６０９との間で電荷を共有し、Ｖ _a 電圧ノード６１０を、若干上げる、または下げる。コンデンサ６０７のキャパ シタンスが、コンデンサ６０７およびコンデンサ６０９の合計のキャパシタンス
のたった８分の１であるので、増分電圧変化量は、ＡＤＣのＬＳＢ電圧と比較し
て非常に小さくなり得る。しかし、選ばれるキャパシタンス値およびＡＤＣビッ
ト精度は、特に、較正の解像度に対する（ｖｅｒｓｅ）全較正範囲に関して、設
計者の具体的な仕様および要件に応じて異なり得ることが理解され得る。

【００６３】 調節手順は、繰り返し行われ、デジタルラッチ６３０およびデジタルラッチ６
３５が異なる出力を持つまで、Ｖ_a電圧ノード６１０を、同じ方向に漸増的に移 動させる。デジタルラッチに対する異なる出力値の第１の検出は、２つの調節サ
イクル間に、比較器出力が変化したこと（高から低へ、またはその逆）を示し、
従って、このことは、比較器が実際の閾値電圧に到達し、較正が停止されるべき
であることを示す。次に、この時点で較正された比較器を用いて、通常のＡＤＣ
動作を進めることができる。図４に示されるようなフラッシュＡＤＣ回路の各比
較器４３０は、このように同時に較正され得る。従って、較正信号Ｃａｌｂ６３
２が、ＡＤＣ回路の各比較器に与えられ得る。較正時間は、各比較器の較正が割
当てられた時間フレーム内で完了することが十分な長さに選択される。ＡＤＣ動
作中に、説明された較正プロセスが、システム精度を維持するために繰り返し生
じ得る。従って、例えば、較正は、各サーボデータ読取り動作および各ディスク
データ読取り動作の最初に生じ得る（すなわち、各ディスクセクタ毎に２回ずつ
）。較正周波数の例は、１ｋＨｚから２０ｋＨｚの間であり得る。

【００６４】 上記のように、各比較器に対して、実際の閾値Ｖ_thが達成されるまで、動的オ
フセットを補償するための１連の１つ以上の漸増的電圧調節が、繰り返し行われ
得る。図７は、較正中の時間に対する電圧ノード６１０（Ｖ_a）における電圧の 例示的表示を示す。図７から理解され得るように、調節電圧Ｖ_aは、Ｖ_aがＶ_thを
最初に越えるまで（Ｖ_thは、動的および静的オフセットのための比較器の実際の
閾値である）、漸増的に調節される。図７に見られるように、Ｖ_a電圧ステップ は、向上した精度のために、各ステップ毎に小さくなる。電圧ステップの減衰は
、利用されるスイッチコンデンサ回路のＲＣ性質のために生じる。Ｖ_upおよびＶ _donw の値は、Ｖ_upとＶ_donwとの差が、６個のＬＳＢ（約９６ｍＶ）であるように
選択され得る。Ｖ_upおよびＶ_donwの生成は、以下により詳細に説明される。概し
て、スイッチ６５０は、コンデンサ６０７を完全に充電するために十分な間、閉
じられる。典型的には、スイッチ６５０は、約１ナノ秒間閉じられ得る。ある６
ビットＡＤＣの実施形態において、第１のステップは、ＬＳＢの４分の１、また
は約４ｍＶであり得る。この場合には、２つの比較器間の最悪の場合のエラーが
、ＬＳＢの半分（各比較器に対してＬＳＢの４分の１）である。

【００６５】 上記の較正ステップのある実施形態の要約が、図７Ａのフローチャートに見ら
れ得る。図７Ａのフローチャートに示されるように、本明細書中に開示されるオ
フセット補正プロセスは、静的オフセットを訂正するためのオートゼロステップ
６００２と、動的オフセットを較正する動的オフセットの較正手順６００４とを
含む。動的オフセットの較正手順６００４は、サブステップ６００４ａ〜６００
４ｅを含む。図に示されるように、オートゼロステップ６００２の後に、次に、
ステップ６００４ａにおいて、動的オフセットを決定するために標準クロッキン
グ速度で比較器が動作させられる。次に、ステップ６００４ｂが、比較器出力（
第２のデジタルラッチ６３５の出力）を初期の動的オフセット値に維持するため
に行われる。次に、ステップ６００４ｃが、初期の動的オフセットに応じて、ノ
ードＶ_aにおける電圧を上げる、または下げる調節を行うために行われる。次に 、比較器出力がチェックされ、それによって、比較器出力が閾値に到達したかど
うか（すなわち、第１および第２のデジタルラッチが出力において異なる値を有
する時）を決定する。比較器が、その閾値に到達していない場合には、電圧調節
ノードステップ６００４ｃが繰り返される。ステップ６００４ｄにおいて比較器
出力が閾値に達したことが決定されると、較正は、ステップ６００４ｅにおいて
止められる。較正が停止された後は、比較器は、完全に較正されており、データ
のアナログ−デジタル変換を開始する準備ができてる。

【００６６】 本明細書中に示される較正技術は、様々な比較器回路を用いて利用され得、設
計および技術は、特定の設計に限定される必要はない。比較器４３０として使用
するためのある好適な実施形態が、図８に示される。図８に示されるように、比
較器４３０は、積分増幅器８０５、アナログラッチ８１０、およびデジタルラッ
チ８１５等の３つの回路ブロックを含み得る。比較器４３０への入力は、アナロ
グ電圧入力Ｖ_inp８０１およびＶ_inn８０２、および較正電圧入力Ｖ_refp８０３お
よびＶ_refn８０４等の差動入力であり得る。入力スイッチ８１７および８１８は
、どの入力が比較器４３０に接続されるかを選択するために設けられる。比較器
は、図４のデジタル論理４９０等のデジタル符号化論理に与えられ得る出力８１
６も有する。

【００６７】 比較器４３０の入力における信号は、まず、積分増幅器８０５に与えられる。
積分増幅器または８０５は、積分増幅器の側について対称的な設計を持ち、対称
的な回路部品に対して図８では同じ参照符号が利用される。積分増幅器８０５へ
の入力は、まず、１対の差動入力トランジスタ８２１に与えられる。入力トラン
ジスタ８２１は、Ｖ_DD８２０とトランジスタ８２２との間に接続される。トラン
ジスタ８２２は、グラウンド８１９にも接続される。入力トランジスタ８２１は
、図８に示され、且つ図６に関連して説明されるような、それぞれ７ＣおよびＣ
の容量値を有するコンデンサ６０９および６０７にも接続される。ある好適な実
施形態では、８Ｃの値は、０．３００ｐＦであり得る。ポンプスイッチ６６５お
よびスイッチ６５０もまた、コンデンサ６０９および６０７に接続される。図６
に再び関連して上に説明されるように、ポンプスイッチ６６５は、コンデンサ６
０９および６０７を分離および接続するために、選択的に開かれる、または閉じ
られ、スイッチ６５０は、較正中に必要に応じて、電圧上昇入力６６０または電
圧下降入力６５５に選択的に適用される。コンデンサ６０９は、図６の電圧ノー
ド６１０に類似して動作する電圧ノード６１０（Ｖ_a）にも接続される。電圧ノ ード６１０は、差動トランジスタ８２５のゲートにも接続される。各差動トラン
ジスタ８２５の一方は共に接続され、且つトランジスタ８２７に接続される。各
トランジスタ８２５の他方は、アナログラッチ回路部８１０に提供される出力ラ
イン８３０Ｐおよび８３０Ｎを介して積分増幅器８０５の出力を提供する。

【００６８】 各トランジスタ８２５のゲートと出力８３０とを接続するのは、トランジスタ
８２６である。トランジスタ８２６は、図６のスイッチ６２０の機能を行うため
に動作する。各トランジスタ８２６への入力は、較正シーケンスのオートゼロス
テップが行われるべき時を示すゼロＢ信号である。

【００６９】 出力８３０Ｐおよび８３０Ｎはまた、ゲート信号ＡＭＰによって制御されるト
ランジスタ８３１を通して共に接続される。ＡＭＰ信号がローになると、積分増
幅器８０５はリセットされる。トランジスタ８３１のソースおよびドレインの各
々はまた、図示されるようにトランジスタ８３３に接続されるゲート信号によっ
て制御される１対のトランジスタ８３２の一方に接続される。積分増幅器８０５
は、トランジスタ８２９に接続されるバイアス電流ソース８２８も含む。トラン
ジスタ８２９、８２２、および８２７のゲートは、図示されるように全て一緒に
接続される。

【００７０】 積分増幅器８０５の出力８３０Ｐおよび８３０Ｎは、１対のアナログラッチ入
力トランジスタ８４０に与えられる。入力トランジスタ８４０は、図示されるよ
うにＶ_DD８２０とノード８５５Ｐまたは８５５Ｎとの間に接続される。ノード８
５５Ｐおよび８５５Ｎは、トランジスタ８５６を介してＶ_DDに接続され、交差接
続されたトランジスタ８５０を介してグラウンドに接続される。トランジスタ８
５０のゲートはまた、図示されるようにトランジスタ８５２のゲートに接続され
、トランジスタ８５６のゲートはまた、これも図示されるように、トランジスタ
８５８のゲートに接続される。アナログラッチ８１０は、ラッチ信号およびラッ
チＢ信号に応答して動作する。ラッチ信号は、トランジスタ８４２に与えられ、
ラッチＢ信号は、トランジスタ８４４に与えられる。アナログラッチ８１０の出
力は、出力ノード８４６（セットＢ信号）および出力ノード８４８（リセットＢ
信号）において提供される。トランジスタ８４４は、ラッチＢ信号がローになる
際に、トランジスタ８４４を介したノード８５５Ｐと８５５Ｎとの間の接続が開
かれ、セットＢまたはリセットＢ信号の一方が、激しくプルダウンされるように
、ラッチＢ信号に応答してスイッチとして動作する。これにより、増幅器および
アナログラッチのアナログ電圧レベルが、デジタルラッチと互換性のあるデジタ
ルレベルに効率的に変換される。

【００７１】 アナログラッチのセットＢおよびリセットＢ出力は、デジタルラッチ回路部８
１５に与えられる。デジタルラッチ回路部８１５は、図示されるようなＳＲフロ
ップ等のデジタルラッチ６３０および６３５を含み得る。ラッチ６３０の出力は
、ＮＡＮＤゲート６３４に提供される。ＮＡＮＤゲート６３４は、入力としてＡ
ＭＰ信号、ラッチＢ信号、およびＣＡＬＢ信号も受取る。ＮＡＮＤゲート６３４
の出力は、入力としてラッチ６３５に提供される。ラッチ６３０および６３５の
出力は、図６に関連して上に説明したように、スイッチ６５０を動作させるため
の制御信号を決定するために、アップ／ダウン論理６４５に与えられる。ラッチ
６３５の出力はまた、インバータを介して提供され、それによって、比較器４３
０の出力８１６が提供される。

【００７２】 本発明を実施するための代替の好適な実施形態が、図９に示される。図９の回
路は、図６の回路に類似しているが、図９の回路は、差動回路として描かれてお
り、さらに重要なことは、図６のＶ_upおよびＶ_down電圧およびアップ／ダウン論
理６４５の適用を実施するための代替の実施形態を含むことである。図９に示さ
れるように、スイッチ６５０の使用によって接続されるＶ_upおよびＶ_down電圧は
、コンデンサに蓄えられた電圧によって供給される電圧であり得る。より具体的
には、図９に示されるように、一方のスイッチ６５０は、増幅器の同じ側でＶ_{do wn} 電圧が望まれる場合にノード９４０に接続され、他方のスイッチ６５０は、増
幅器の他方の側にＶ_up電圧を提供するためにノード９４２に接続される（または
その逆）。較正期間中に、ノード９４０に対する電圧は、コンデンサ９０４に蓄
えられた電圧から生成される。ある実施形態では、コンデンサ９０４および９０
２のキャパシタンスは、２Ｃ（７５ｆＦ）であり得る。コンデンサ９０４に蓄え
られる電圧は、電圧ソース９１０をコンデンサ９０４に接続させるためにスイッ
チ９０８を閉じることによって生成される。スイッチ９０８は、動的較正ステッ
プの前に閉じられ、動的較正が開始される前に開かれる。同様に、回路部のＶ_up 部分は、コンデンサ９０２に蓄えられた電荷を受け取るためにスイッチ６５０を
ノード９４２に接続することによって、同様に動作する。スイッチ９０８の場合
と同様に、スイッチ９０６は、動的較正シーケンス前に閉じられ、較正中に開か
れる。Ｖ_upまたはＶ_downに使用される電圧ソースが、ここでは、充電されたコン
デンサであるので、コンデンサ６０７に漸増的に与えられる電荷量（および、従
って電圧ノード６１０（Ｖ_a）における電圧調節量）が、電圧調節の各反復毎に より少なくなる。電圧ソース９１０（Ｖ_down）および９１２（Ｖ_up）の各々は、
電圧ソース９１１からの３個のＬＳＢ（約４８ｍＶ）のオフセットに設定され得
る。電圧ソース９１１は、オートゼロステップが行われた直後のノード６１０（
Ｖ_a）における電圧に一致する電圧である電圧Ｖ_abiasを提供するように設定され
る。

【００７３】 図９に示されるような改変されたＶ_upおよびＶ_down回路部の使用に加えて、図
９の回路は、図６のアップ／ダウン論理６４０が改変されている点で、図６の回
路とは異なる。図９に示されるように、第１のデジタルラッチ６３０の出力は、
１対のゲート９２０に与えられる。ゲート９２０はまた、コンデンサ６０７に電
荷を移す、またはコンデンサ６０７から電荷を除去するために、ノード９４０ま
たはノード９４２の一方にスイッチ６５０を接続することが望ましい期間を表す
充電信号９２２を受け取る。動的較正の開始時に、第１のデジタルラッチ６３０
の出力は、ノード６１０（Ｖ_a）における電圧が、上または下方向に調節される 必要があるかどうかを示す。図示されるような第１のデジタルラッチ６３０の出
力および充電信号の組合わせは、図示されるようなアップｂ信号９２６およびダ
ウンｂ信号９２８を提供する。信号９２６および９２８は、次に、スイッチ６５
０を制御する。

【００７４】 図９Ａは、図９Ａの回路が完全なトランジスタ模式図を示すことを除いては、
図９のＶ_upおよびＶ_down論理および図９の改変されたオフセット検出回路部を示
す。さらに、図９Ａは、図８に関連して図示され、且つ上に説明されたような同
じ参照符号および回路部を有する比較器４３０内の図９の回路の実施を示す。従
って、図９ＡのＶ_upおよびＶ_down論理は、図８に示されるような差動比較器回路
部のＶ_upノード６６０およびＶ_downノード６５５に取って代わり、図８のアップ
／ダウン論理６４５は、図９Ａのゲート９２０に置き換えられる。

【００７５】 図９Ａに示されるように、記憶コンデンサ９０４および９０２の各々は、各ス
イッチ６５０に接続される。動作の際に、スイッチ６５０は、図９に示されるよ
うな制御信号９２６および９２８によって制御される。スイッチ６５０がアップ
またはダウンノードに接続されるどのような時にも、一方のスイッチ６５０がア
ップノード（ノード９４２）に接続され、他方のスイッチが、ダウンノード（９
４０）に接続される。従って、較正中に、コンデンサ９４０および９４２の各々
の電荷は、スイッチ６５０がノード９４２または９４０に接続される度に徐々に
変化している。

【００７６】 図９Ｂは、Ｖ_upおよびＶ_down電圧を生成するための１つの回路例を示す。図９
Ｂに示されるように、ノード９９０（Ｖ_abias）における電圧は、オートゼロス テップが行われた直後に、ノード６１０（Ｖ_a）における電圧を複製することを 意図する。これは、オートゼロ動作が完了した際に図９Ａのトランジスタ８２７
を介して電流を複製する電流ソース９８０を提供し、図９Ａのトランジスタ８３
３を複製するトランジスタ９８２を設けることによって達成される。２つのレジ
スタ９８４が、Ｖ_upとノード９９０との間、およびＶ_downとノード９９０との間
の所望の電圧差を生成するように設けられる。

【００７７】 動作中に、図９および図９Ａの回路は、図６および図８の回路の制御回路部よ
りも単純な制御回路部を可能にする。具体的には、図８の回路内では、ノードＶ _a における電圧の調節が、比較器の出力がＶ_THレベルを越えたことが（アップ／ ダウン論理６４５内で）決定されるまで継続される。しかし、図９Ａの回路の較
正中には、出力電圧が所望の閾値電圧Ｖ_THを越える際に電圧調節は中止されず、
むしろ、調節は、所定の時間間隔で、または所定数の調節の間、継続的に行われ
る。各電圧調節の期間中に、コンデンサ９０４または９０２から移行される電荷
は、各電圧調節ステップ期間中に漸増的に少なくなるので、ノードＶ_aにおける 電圧は、絶えず、より小さな量で変化する。この例は、図１０で理解され得る。
図１０に示されるように、ノードＶ_aにおける電圧は、絶えず減少していく量で 変化する。しかし、図７に示されるようなアプローチとは異なり、ノードＶ_aに おける電圧は、Ｖ_TH点を越える際に、較正は停止せず、むしろ継続する。図１０
に示されるように、ノードＶ_aにおける電圧がＶ_TH値を越えた後に、電圧調節は 継続するが、連続的な電圧調節は、反対の極性のものであり得、ノードＶ_aにお ける電圧は、各調節毎にＶ_TH値にますます近づいていく。各コンデンサ９０４お
よび９０２に対する電荷の大きさは、各電圧調節毎に低下していくので、電圧調
節の極性変更が生じると、次の電圧調節は、前の調節と比較して、大きさがさら
に低下する。

【００７８】 従って、動作中に、図９、図９Ａ、および図１０の実施形態が、Ｖ_THレベルを
越えたことが検出されるまで行われるのではなく、所定の時間間隔の間行われる
。ある実施形態では、較正は、１０の電圧調節増分の間、動作するように設定さ
れ得る。１０個の較正サイクルが、典型的には、５０ＭＨｚから３５０ＭＨｚの
周波数でクロッキングされ得る。

【００７９】 従って、比較器は、増幅器の周りに制御ループとして設けられる閾値調節スイ
ッチネットワークと共に設けられる。制御ループは、上または下への閾値調節が
必要であるかを検出する論理を含む。比較器の以前の閾値決定の結果は、どの方
向に閾値が移動するべきかを決定するために使用される。較正の前に、コンデン
サ９０２および９０４は、基準電圧Ｖ_upおよびＶ_downに充電される。これにより
、較正システムにおいて、限られた量の電荷が確立される。コンデンサ６０７は
、この電荷の内の少量を、より大きな結合コンデンサ６０９に移す目的のもので
ある。閾値を上昇させるためには、例えば、コンデンサ６０９は、コンデンサ６
０７から切り離される。次に、コンデンサ６０７は、コンデンサ９０２および９
０４に接続される。最後に、コンデンサ６０７は、コンデンサ９０２および９０
４から切り離され、コンデンサ６０９に再び接続される。電圧ソースだけの代わ
りに、コンデンサ９０２および９０４が存在することは利点である。なぜなら、
自己較正プロセス中に、比較器は、その閾値を「越え」得るからである。従って
、次の較正サイクルに関して、基準コンデンサへの移送コンデンサの接続の極性
によって、逆方向へのステップが生じる。基準レベルを供給するためにコンデン
サを用いることによって、それらの電荷は、ステップの反転が生じる頃までには
、多少枯渇される。一方、不変の電圧ソースを用いて生じる逆方向のステップは
、大きくなり得、閾値の最終的な精度を損ない得る。

【００８０】 図９、図９Ａ、および図１０に示される実施形態を実施するステップを要約す
るフローチャートが、図１０Ａに示される。図１０Ａのフローチャートは、図７
Ａの動的較正ステップ６００４ｂから６００４ｄが、ステップ１００４ｂおよび
１００４ｃに置き換えられたことを除いては、図７Ａのフローチャートと同様で
ある。図１０Ａに示されるように、最初の動的オフセットがステップ６００４ａ
で決定された後に、ノードＶ_aにおける電圧は、第１のデジタルラッチ６３０の 出力によって示されるような現在のオフセットに基づいて調節される。次に、ス
テップ１００４ｃで、所定数（または所定期間）の電圧調節が生じたかどうかが
決定される。もし生じていなければ、追加の電圧調節のために、制御がステップ
１００４ｂに戻される。所定数の調節が生じていれば、較正手順は、ステップ６
００４ｅによって示されるように停止される。

【００８１】 図９、図９Ａ、および図１０の回路を実施するためのタイミング図が、図１１
および図１２に示される。図１１は、クロック信号１１００、読取りまたはサー
ボ開始信号１１０２、ゼロ信号１１０６、動的較正信号（ＣＡＬ）１１０８、お
よびＡＤＣ ＲＥＦ信号１１１０間の関係を示す。図１１に示されるように、読
取りまたはサーボ動作の開始を示すために読取りまたはサーボ信号１１０２が受
け取られた後に、ゼロ信号１１０６（ゼロ信号の反転した信号のゼロＢが図８の
トランジスタ８２６を制御する）のハイ状態によって示されるように、オートゼ
ロ手順が開始される。さらに、ＡＤＣ ＲＥＦ信号１１１０は、ＡＤＣ ＲＥＦ
信号１１１０がハイになる際に、基準電圧（例えば、図６、図８、図９、および
図９ＡのＶ_ref）が、入力スイッチを介して積分増幅器に接続されるように、入 力スイッチ（スイッチ５３０またはスイッチ８１７および８１８）を制御する。
図１１の実施形態例では、オートゼロステップは、１００ナノ秒間続き得る。動
的較正信号（ＣＡＬ）１１０８は、較正が生じ得る期間を示す。図１１に示され
るように、較正時間の例示的な時間例は、１０／Ｆ_s（１０クロックサイクル） である。オートゼロが達成される期間と、動的較正が達成される期間との間に、
期間（ｔ_zcal）が設けられ、それによって、比較器がオートゼロステップ後に安
定し得る。

【００８２】 ｔ_cal期間中に生じる動作が、図１２により詳細に示される。具体的には、図 １２は、動的較正信号１１０８がハイである間の動作を示す。ＡＭＰ信号１２０
０、ラッチ信号１２０２、データ信号（Ｑ）１２０４、ポンプＢ信号１２０６、
および充電信号９２２が全て示される。図８に示されるように、ＡＭＰ信号１２
００は、トランジスタ８３１を制御し、ラッチ信号１２０２（およびその反転信
号のラッチＢ）は、トランジスタ８４２および８４４をそれぞれ制御する。デー
タ信号１２０４は、図９に示されるようにゲート９２０に提供され得る第１のデ
ジタルラッチ６３０の出力を表す。図９に示されるように、充電信号９２２は、
ゲート９２０への他方の入力である。ポンプＢ信号１２０６は、ポンプＢ信号が
ローである場合に、ポンプスイッチ６５５が閉じられ、ポンプＢ信号がハイであ
る場合に、ポンプスイッチ６５５が開かれるように、ポンプスイッチ６５５の動
作を制御する。ポンプＢ信号がハイになった後に、コンデンサ６０７の充電が生
じ得、その結果、充電信号がハイになる。充電信号が立ち下がった後に（従って
、スイッチ６５０は、アップまたはダウンノード９４０および９４２にもはや接
続されていない）、ポンプＢ信号が立ち下がり、その結果、ポンプスイッチ６５
５が閉じられ、それによって、電圧ノード（Ｖ_a）６１０で電圧レベルが変化す る。ある実施形態例では、動的較正が、ＣＡＬ信号１１０８がハイである間のポ
ンプＢ信号１２０６および充電信号１２０８の１０回のトグルに対応する電圧Ｖ _a の１０回の漸増的調節を含み得る。

【００８３】 図１２に示されるＡＭＰ、ラッチ、ポンプＢ、および充電信号の適用期間は、
システムのクロック速度および設計選択に応じて異なり得る。例えば、ＡＤＣは
、典型的には、５０から３５０ＭＨｚの範囲の周波数でクロッキングされ得る（
図１１のクロック信号１１００）。ＡＭＰ信号は、クロック信号と同じ速度で動
作し得る。さらに、図１２に示されるように、ｔ_reset時間（ＡＭＰ信号がロー である時間）は、典型的には、０．５から１．０ナノ秒の範囲にあり得、ｔ_amp 時間（ハイになるＡＭＰ信号とハイになるラッチ信号との積分時間）は、典型的
には、１．０から１．５ナノ秒の範囲にあり得、ｔ_latch時間（ラッチ信号がハ イである時間）は、システムクロック期間の残りである。ポンプＢ信号は、ラッ
チ信号と同じ時間ハイであり得る。充電信号は、ポンプＢ信号がハイになった後
約０．２５ナノ秒ハイになり得、充電信号は、ポンプＢ信号の前に約０．２５ナ
ノ秒立ち下がり得、その結果、ポンピングおよび充電が同時に生じない。

【００８４】 本発明のさらなる改変および代替の実施形態は、本明細書中の記載内容を鑑み
て当業者には明らかであろう。従って、本明細書中の記載内容は、単に例示的な
ものとして解釈されるものであり、本発明を実施する形態を当業者に教示する目
的のものである。本明細書中に示され、説明される本発明の形態は、例示的な実
施形態として解釈されるものであることが理解されるべきである。様々な変更が
、構成部品または装置の構成、配置、および種類に関して行われ得る。例えば、
等価の部品または回路ブロックが、本明細書中に例示され、説明されるものに置
き換えられてもよく、本発明の本明細書中の記載内容の恩恵を受けた後に当業者
には全て明らかなように、本発明の特定の特徴は、他の特徴の使用とは独立して
利用され得る。

【図面の簡単な説明】

【図１】 ＡＤＣオートゼロ技術を実現するための従来技術の回路を示す。

【図２】 ディスクドライブシステムのブロック図である。

【図３】 読み出し／書き込み回路のブロック図である。

【図４】 フラッシュＡＤＣのブロック図である。

【図４Ａ】 フラッシュＡＤＣのブロック図である。

【図５】 本発明によるＡＤＣ較正技術を実現するための回路のブロック図である。

【図６】 図５の回路のより詳細な回路図である。

【図７】 較正中の図６の回路図の電圧モードのグラフである。

【図７Ａ】 本明細書に開示される較正手順の１つの実施形態のフローチャートである。

【図８】 本発明によるＡＤＣ較正技術を達成するための例示的な回路である。

【図９】 本明細書に開示される較正技術を実現するための回路の１つの実施形態である
。

【図９Ａ】 本発明によるＡＤＣ較正技術を達成するための別の例示的な回路である。

【図９Ｂ】 Ｖ_upおよびＶ_down電圧を生成するための回路を示す。

【図１０】 較正中の図９の回路図の電圧モードのグラフである。

【図１０Ａ】 図９、図９Ａおよび図１０の実施形態を参照して本明細書に開示される較正手
順のフローチャートである。

【図１１】 図９、図９Ａおよび図１０の実施形態を参照して本明細書に開示される較正手
順のタイミング図である。

【図１２】 図９、図９Ａおよび図１０の実施形態を参照して本明細書に開示される較正手
順のタイミング図である。

【図１３】 比較器が変換を行うために使用されるときの比較器のタイミング図である。

【図１４】 比較器が変換を行うために使用されるときの比較器のタイミング図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＥＡ(ＡＭ，ＡＺ，Ｂ Ｙ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，Ａ Ｍ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ， ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＵ，ＩＤ，Ｉ Ｌ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＲ，ＫＺ，ＬＣ，ＬＫ ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (71)出願人 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ. (72)発明者 ヘイン， ジェレル ピー. アメリカ合衆国 テキサス 78619， ド リフトウッド， エフエム 150ダブリュ ー． 19507 (72)発明者 ゴールデンバーグ， マウリウス アメリカ合衆国 テキサス 78749， オ ースチン， エドワードソン レーン 9300 Ｆターム(参考） 5J022 AA06 AB05 BA03 BA05 CA07 CA10 CE06 CF01 CF02 CF03 5J039 DD02 KK04 KK14 KK25 KK28 MM03 MM16

Claims (22)

【特許請求の範囲】
1. 【請求項１】 アナログ−デジタル変換器（ＡＤＣ）回路（３２０）の複数
   の比較器（４３０）を較正する方法であって、該方法は、 該複数の比較器回路（４３０）を有する該ＡＤＣ回路（３２０）を設けるステ
   ップと、 該比較器（４３０）を動作させるステップと、 を包含し、該比較器が動作している間に動的オフセットを補正することによっ
   て、該比較器の各々を個々に較正するステップによって特徴づけられる、方法。
2. 【請求項２】 前記較正ステップの前に、静的オフセットを補正するために
   オートゼロ動作を行うステップをさらに包含する、請求項１に記載の方法。
3. 【請求項３】 前記ＡＤＣ回路（３２０）がフラッシュＡＤＣ回路である、
   請求項２に記載の方法。
4. 【請求項４】 オートゼロ動作を行うことによってオフセットを補償するス
   テップと、 前記比較器（４３０）を、該比較器の各々の動的オフセットを決定するために
   動作クロック速度で動作させるステップと、 該動的オフセットを減少させるために、該比較器回路の各々の少なくとも１つ
   のノード（６１０）において、電気信号を漸増的な量だけ調節するステップと、 該動的オフセットが十分に補正されるまで、または該調節ステップが、所定の
   回数繰り返される、または所定の時間の長さの間繰り返されるまで、該調節ステ
   ップを繰り返すステップと、 をさらに包含する、請求項１に記載の方法。
5. 【請求項５】 前記電気信号が、前記ＡＤＣ回路（３２０）の増幅器の入力
   に接続された電圧（４００）である、請求項４に記載の方法。
6. 【請求項６】 前記動作ステップが、初期の動的オフセットを決定するステ
   ップをさらに包含し、前記電気信号の前記調節が、該初期の動的オフセットに基
   づき、該調節ステップが、各比較器出力（５２０）が所望の閾値を達成する、ま
   たは越えるまで繰り返される、請求項４に記載の方法。
7. 【請求項７】 前記電気信号が、前記ＡＤＣ回路（３２０）の増幅器の入力
   に接続された電圧（４００）である、請求項６に記載の方法。
8. 【請求項８】 前記電気信号の調節が、前記比較器（４３０）の各々の現在
   の出力に基づき、 所定数の調節が行われた場合に前記反復ステップを停止するステップをさらに
   包含する、請求項４に記載の方法。
9. 【請求項９】 前記電気信号が、前記ＡＤＣ回路（３２０）の増幅器の入力
   に接続された電圧（４００）である、請求項８に記載の方法。
10. 【請求項１０】 データ検出回路を動作させる方法であって、該方法は、 入力データ信号（３００）をデータ記憶媒体から受け取るステップと、 該入力データ信号（３００）をサンプリング回路に接続するステップであって
    、該サンプリング回路が、複数の比較器（４３０）を含む、ステップと、 を含み、該方法は、少なくとも１つの基準電圧（４２５）と、該比較器の少な
    くとも１つの閾値電圧との間の該比較器の少なくとも１つの動的オフセットを間
    欠的に個々に較正するステップによって特徴づけられ、該較正の少なくとも一部
    が、該少なくとも１つの比較器がクロッキングされている間に行われる、方法。
11. 【請求項１１】 前記複数の比較器（４３０）の各々が、間欠的に較正され
    る、請求項１０に記載の方法。
12. 【請求項１２】 前記データ検出回路が、読取りチャネル回路（２１５）で
    あり、前記データ記憶媒体が、ディスク記憶媒体（２０５）であり、前記較正ス
    テップが、前記比較器の動的オフセットを較正し、前記方法は、 該較正ステップを、該ディスク（２０５）からのデータのセグメントのサンプ
    リングの始まりまたは終わりに対応する間欠的な期間に行うステップであって、
    該複数の比較器（４３０）の各々が、該間欠的な期間に較正されるステップをさ
    らに包含する、請求項１０に記載の方法。
13. 【請求項１３】 ＡＤＣ（３２０）において使用するための比較器（４３０
    ）であって、該比較器は、 ＡＤＣデータ入力（５１０）および基準電圧入力（５１５）に切換え可能に接
    続される比較器入力と、 比較器出力（５２０）と、 該比較器入力および該比較器出力（５２０）に接続された増幅器（６１５）と
    、 を含み、該比較器は、オフセット制御回路部によって特徴づけられ、該オフセ
    ット制御回路部は、比較器制御ループ（５０５）を提供し、該オフセット制御回
    路部は、該比較器（４３０）が動作している間に、該基準電圧（５１５）と該比
    較器の閾値電圧との間の動的オフセットを較正する、比較器。
14. 【請求項１４】 前記増幅器（６１５）の入力に接続された制御ノード（６
    １０）をさらに含み、該制御ノード（６１０）における電気パラメータが、前記
    比較器（４３０）の動的オフセットを較正するために調節される、請求項１３に
    記載の比較器。
15. 【請求項１５】 前記電気パラメータが、前記増幅器（６１５）の入力とし
    て動作する電圧レベルである、請求項１４に記載の比較器。
16. 【請求項１６】 前記オフセット制御回路部は、前記比較器（４３０）を較
    正するために、前記増幅器（６１５）の出力に接続されたオフセット電圧を検出
    し、該増幅器（６１５）の入力に接続された制御ノード（６１０）に電圧レベル
    を調節する、請求項１３に記載の比較器。
17. 【請求項１７】 前記オフセット制御回路部は、検出された前記オフセット
    電圧に応答して、前記制御ノード（６１０）に電圧を調節するために該制御ノー
    ド（６１０）に切換え可能に接続された少なくとも１つのコンデンサ（６０７）
    を含む、請求項１６に記載の比較器。
18. 【請求項１８】 前記オフセット制御回路部は、前記コンデンサ（６０７）
    に切換え可能に接続される少なくとも１つの電圧ソース（６５５、６６０）をさ
    らに含む、請求項１７に記載の比較器。
19. 【請求項１９】 データ検出システムであって、該システムは、 データ記憶媒体に接続された入力であって、該データ記憶媒体からデータスト
    リーム（３００）を受け取る入力と、 該入力に接続されたアナログ−デジタル変換器（３２０）と、 少なくとも１つの基準電圧（５１５）と、 該アナログ−デジタル変換器内の少なくとも１つの比較器（４３０）と、 該少なくとも１つの比較器内の増幅器（６１５）であって、該比較器（４３０
    ）の少なくとも１つのノード（６１０）および該少なくとも１つの基準電圧（５
    １５）は、該増幅器（６１５）の入力に接続される、増幅器と、 を含み、該システムは、該比較器（４３０）の該少なくとも１つのノード（６
    １０）および該増幅器（６１５）の出力（５２０）に接続されたオフセット制御
    ループ（５０５）によって特徴づけられ、該オフセット制御ループ（５０５）は
    、該少なくとも１つのノード（６１０）において電気パラメータを調節するため
    に該比較器（４３０）がクロッキングされている間に、該少なくとも１つの基準
    電圧（５１５）と該比較器（４３０）の閾値電圧との間の動的オフセットが較正
    され得るように動作する、システム。
20. 【請求項２０】 前記記憶媒体が、磁気ハードディスク（２０５）である、
    請求項１９に記載のデータ検出システム。
21. 【請求項２１】 前記オフセット制御ループ（５０５）は、 前記比較器（４３０）の動的オフセットの極性を決定するためのオフセット検
    出回路と、 該オフセット検出回路によって検出される該動的オフセットに応答して、前記
    少なくとも１つのノード（６１０）において前記電気パラメータの値を調節する
    ための調節回路と、 を含む、請求項２０に記載のデータ検出システム。
22. 【請求項２２】 前記調節回路が、 前記少なくとも１つのノード（６１０）に切換え可能に接続されたコンデンサ
    （６０７）と、 該コンデンサ（６０７）に切換え可能に接続された少なくとも１つの電圧ソー
    ス（６５５、６６０）と、 を含む、請求項２１に記載のデータ検出システム。