KR20010023643A - 플래시 아날로그-디지털 변환기의 교정 방법 및 회로 - Google Patents

플래시 아날로그-디지털 변환기의 교정 방법 및 회로 Download PDF

Info

Publication number
KR20010023643A
KR20010023643A KR1020007002294A KR20007002294A KR20010023643A KR 20010023643 A KR20010023643 A KR 20010023643A KR 1020007002294 A KR1020007002294 A KR 1020007002294A KR 20007002294 A KR20007002294 A KR 20007002294A KR 20010023643 A KR20010023643 A KR 20010023643A
Authority
KR
South Korea
Prior art keywords
comparator
input
circuit
voltage
offset
Prior art date
Application number
KR1020007002294A
Other languages
English (en)
Inventor
크로만러셀
하인제렐피.
골덴버그마우리우스
Original Assignee
로버트 에프. 도나휴
씨러스 로직 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로버트 에프. 도나휴, 씨러스 로직 인코포레이티드 filed Critical 로버트 에프. 도나휴
Publication of KR20010023643A publication Critical patent/KR20010023643A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/1023—Offset correction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

정적 및 다이내믹 옵셋이 보상되도록 동작 상태 도중에 발생하는 비교기 옵셋을 정정하기 위한 시스템 및 방법이 제공된다. 비교기는 정상 동작 상태 동안 교정될 수 있다. 교정은, 비교기의 임계값의 조정 가능성을 제공하고, 상기 임계값을 조정하기 위한 피드백 루프를 제공함으로써, 달성될 수 있다. 하나의 양호한 실시예에 있어서, 비교기는 플래시 ADC에서 사용될 수 있고, 보다 양호한 실시예서는 비교기가 판독/기록 채널 회로의 플래시 ADC 내에서 사용될 수 있다.

Description

플래시 아날로그-디지털 변환기의 교정 방법 및 회로{METHOD AND CIRCUIT FOR CALIBRATION OF FLASH ANALOG TO DIGITAL CONVERTERS}
데이터 저장 시스템에서의 데이터는, CD-ROM, 기록 가능한 CD, DVD, 또는 다른 광 디스크, 자기 테이프, 자기 하드디스크 등과 같은 저장 매체 상에 저장된다. 전형적으로, 데이터가 저장 매체로부터 판독될 때, 데이터 검출 회로의 일부 형태는 저장 매체로부터 생성된 신호를 처리하기 위하여 사용된다. 하드디스크 드라이브장치와 같은, 컴퓨터를 위한 자기 디스크 저장 시스템에 있어서, 디지털 데이터는 판독/기록 헤드 코일의 전류를 변조시켜, 일련의 대응하는 자속 변화가 자기 매체 상에 동심 트랙으로 기록된다. 상기 기록된 데이터를 판독하기 위하여, 판독/기록 헤드는 자기 매체 위를 지나가고, 기록된 자기 메시지를 극성이 교대되는 펄스를 포함하는 아날로그 특성의 신호로 변환시킨다. 이들 펄스는 그후 디지털 데이터를 재생하기 위하여 판독/기록 채널 회로에 의해 디코드된다.
펄스를 디지털 시퀀스로 디코딩하는 것은, 아날로그 판독 채널 내의 단순한 피크 검출기에 의해 또는, 최근의 설계로서 샘플링된 진폭 판독 채널 내에서의 이산 시간 시퀀스 검출기를 사용함으로써, 수행될 수 있다. 이산 시간 시퀀스 검출기는 단순한 아날로그 펄스 검출기에 비해 선호되는데, 그 이유는 이들이 중간심벌의 간섭(intersymbol interferences : ISI)을 보상하고, 따라서 고밀도로 기록된 펄스를 회복시킬 수 있기 때문이다. 결과적으로, 이산 시간 시퀀스 검출기는 저장 시스템의 용량과 신뢰도를 증가시킨다.
이산 시간 펄스 검출(Discrete time pulse detection : DPD), 비터비(Viterbi) 검출을 갖는 부분 응답(PR), 가능한 최대값의 부분 응답(partial response maximum likelihood : PRML)의 시퀀스 검출, 결정-피드백 균등화(DFE), 개선된 결정-피드백 균등화(EDFE), 및 결정 피드백을 갖는 고정된 지연 트리-검색(FDTS/DF)을 포함하는, 샘플링된 진폭 판독/기록 채널 회로에서 사용하기 위한 이산 시간 시퀀스 검출 방법은 몇 가지가 공지되어 있다. 이산 방법이 샘플링된 진폭 판독 채널 시스템을 위하여 사용될 때, 아날로그-디지털 변환기(ADC)는 전형적으로 디스크에 포함된 고주파수 데이터를 변환하기 위하여 사용된다.
고주파수 디스크 데이터를 변환하기 위하여 사용될 수 있는 ADC의 한 형태는 플래시 ADC이다. 이러한 ADC는 아날로그 데이터의 디지털 데이터로의 변환을 위한 다중 비교기를 포함할 수 있다. 고주파수 아날로그 데이터를 정확하게 변환하기 위하여, "옵셋"이 존재할 때조차 이상적인 동작으로부터 매우 작은 전기적인 변동을 나타내는 것이 바람직하다. 동일한 특성을 갖도록 의도되었지만, 제조 공정의 제한으로 인해 여러 가지 특성이 다르게 변하는 두 가지 장치(예컨대, 트랜지스터, 저항, 커패시터, 등) 사이의 부정합를 포함하는 옵셋에 대해 많은 원인이 존재한다.
이러한 옵셋을 보상하는 한 가지 접근법은, DC 오토-제로(auto-zero) 동작을 사용하는 것이다. 도 1은 플래시 ADC 비교기의 증폭기로 사용하기 위한 오토-제로 동작의 예를 도시한다. 도 1에 도시된 바와 같이, 입력 전압(Vin1및 Vin2), 차동 트랜지스터(M1과 M2), 및 출력(Vo1과 Vo2)을 갖는 비교기가 제공된다. 정상 동작 중에는, 스위치(S1과 S2)는 Vin1과 Vin2에 각각 연결되고, 스위치(S3과 S4)는 개방된다. 오토-제로 동작을 위하여, 스위치(S1과 S2)는 Vref1과 Vref2에 각각 연결되고, 스위치(S3과 S4)는 닫힌다. 오토-제로 동작 중 스위치를 이러한 방법으로 제어하는 것은, Vref1-Vref2의 입력 전압 차이에 대해 출력 전압(Vo1및 V2)이 거의 0이 되게 증폭기 스테이지가 바이어스되도록, 용량성 노드(Vo1및 Vo2)를 바이어스시킬 것이다.
상술한 바와 같은 오토-제로 구조는, 오직 DC(또는 정적인) 부정합만이 처리될 수 있고, 다이내믹한 부정합(예컨대, 다른 기생 정전용량, 스위치로부터의 미분 전하 삽입 등으로부터의)은 정정되지 않는다는 단점을 갖는다. 따라서, 증폭기의 실제 동작(입력이 변화하지 않는 DC 오토-제로 상황에 대비되는) 중에는 옵셋이 여전히 초래된다. 더욱이, 상술한 오토-제로 구조는, 제 1 스테이지의 DC 옵셋이 처리될 수 있기 때문에 다중 증폭기 스테이지를 갖는 비교기의 사용을 다루지 않지만, 후속하는 스테이지의 옵셋은 정정되지 않는다.
본 발명은 플래시 아날로그-디지털 변환기의 교정에 관한 것이고, 보다 상세하게는 예컨대 판독/기록 채널 회로를 갖는 자기 디스크 저장 시스템과 같은 데이터 저장 시스템에서 사용된 플래시 아날로그-디지털 변환기의 교정에 관한 것이다.
도 1은 ADC 오토-제로 기술을 실현하기 위한 종래 기술의 회로도.
도 2는 디스크 드라이브 시스템의 블록도.
도 3은 판독/기록 회로의 블록도.
도 4 및 도 4a는 플래시 ADC의 블록도.
도 5는 본 발명에 따른 ADC 교정 기술을 실현하기 위한 회로의 블록도.
도 6은 도 5의 회로의 보다 상세한 회로도.
도 7은 교정 도중의 도 6의 회로도의 전압 노드의 그래프.
도 7a는 본 명세서에서 설명되는 교정 절차의 한 실시예의 흐름도.
도 8은 본 발명에 따른 ADC 교정 기술을 달성하기 위한 예시적인 회로도.
도 9는 본 명세서에서 설명된 교정 기술을 실현하기 위한 회로의 한 실시예.
도 9a는 본 발명에 따른 ADC 교정 기술을 달성하기 위한 다른 예시적인 회로도.
도 9b는 전압(Vup과 Vdown)을 생성하기 위한 회로도.
도 10은 교정 도중에 도 9의 회로도의 전압 노드의 그래프.
도 10a는, 도 9, 도 9a 및 도 10의 실시예를 참조로 하여 설명된 교정 절차의 흐름도.
도 11 및 도 12는, 도 9, 도 9a 및 도 10의 실시예를 참조로 하여 설명된 교정 절차의 타이밍도.
도 13 및 도 14는 변환을 수행하기 위하여 사용될 때 비교기에 대한 타이밍도.
본 발명은 상술한 문제점 및 단점 중 하나 이상을 처리한다. 넓은 관점에서, 본 발명은, 정적 및 다이내믹 옵셋이 보상되도록 동작 상태 도중에 발생하는 비교기 옵셋을 정정하기 위한 시스템 및 방법을 포함할 수 있다. 따라서, 비교기는, 비교기를 실제 ADC 클록과 제어 신호로서 동작시키는 것을 포함하는 정상 동작 상태 동안, 교정될 수 있다. 교정은, 비교기의 임계값의 교정능력을 제공하고, 임계값을 조정하기 위한 피드백 루프를 제공함으로써, 실행될 수 있다. 하나의 양호한 실시예에 있어서 비교기는 플래시 ADC 내에서 사용될 수 있고, 보다 양호한 실시예에 있어서 비교기는 판독/기록 채널 회로의 플래시 ADC 내에서 사용될 수 있다.
한 실시예에 있어서, ADC 회로의 비교기를 교정하는 방법이 제공된다. 상기 방법은 하나 이상의 비교기 회로를 구비하는 ADC 회로를 제공하고, 상기 비교기를 동작시키고, 상기 비교기가 동작 중인 동안 다이내믹 옵셋을 정정함으로써 상기 비교기를 교정하는 것을 포함할 수 있다. 추가로, 상기 방법은 오토-제로 동작을 수행함으로써 옵셋을 보상하는 것을 포함할 수 있다. 상기 방법은 또한, 다이내믹 옵셋을 결정하기 위하여 비교기를 실제 동작 클록 속도로 동작시키고, 다이내믹 옵셋을 줄이기 위하여 ADC 회로의 하나 이상의 노드에서 증분되는 양으로 전기 신호를 조정하고, 다이내믹 옵셋이 상당히 정정될 때까지 또는 조정 단계가 소정의 횟수 또는 소정의 시간 동안 반복할 때까지 조정 단계를 반복하는 것을 포함한다.
다른 실시예에 있어서, 데이터 검출 회로를 동작시키는 방법은, 데이터 저장 매체로부터 입력 데이터 신호를 수신하고, 입력 데이터 신호를 샘플링 회로에 접속시키는 것을 포함할 수 있다. 샘플링 회로는 다수의 비교기를 포함할 수 있다. 하나 이상의 비교기는 간헐적으로 교정되는데, 교정의 하나 이상의 부분은 하나 이상의 비교기가 클록킹되는 동안 수행된다. 데이터 검출 회로는 판독 채널 회로가 될 수 있고, 데이터 저장 매체는 디스크 저장 매체가 될 수 있다. 더욱이, 상기 방법은, 상기 비교기가 실제 동작 주파수로 동작되는 도중에 교정 단계를 수행하는 것과, 디스크로부터 데이터 세그먼트의 샘플링의 개시 또는 종료에 대응하는 간헐적인 기간에 교정 단계를 수행하는 것을 포함할 수 있는데, 각각의 비교기는 간헐적인 기간 도중에 교정된다.
또 다른 실시예에 있어서, ADC에서 사용하기 위한 비교기가 제공된다. 비교기는 ADC 입력에 연결된 비교기 입력, 비교기 출력, 상기 비교기 입력 및 비교기 출력에 연결된 증폭기, 및 옵셋 제어 회로를 포함할 수 있다. 옵셋 제어 회로는, 비교기가 동작되는 동안, 비교기의 다이내믹 옵셋을 교정하기 위한 제어 루프를 비교기 주위에 제공한다. 비교기는 또한 증폭기 입력에 연결된 제어 노드를 구비할 수 있는데, 제어 노드에서의 전기적인 파라미터는 비교기의 다이내믹 옵셋을 교정하도록 조정된다.
다른 실시예에 있어서, 데이터 검출 시스템이 제공된다. 데이터 검출 시스템은 데이터 저장 매체에 연결된 입력을 포함할 수 있는데, 상기 입력은 데이터 저장 매체로부터 데이터 스트림을 수신한다. 상기 시스템은 입력에 연결된 아날로그-디지털 변환기와 상기 아날로그-디지털 변환기 내의 하나 이상의 비교기를 더 포함한다. 증폭기는 비교기 내에 제공되는데, 비교기의 하나 이상의 노드는 증폭기 입력에 연결된다. 옵셋 제어 루프는 하나 이상의 노드와 증폭기의 출력에 연결되는데, 비교기의 다이내믹 옵셋이 교정될 수 있도록, 비교기가 하나 이상의 노드에서의 전기적인 파라미터를 조정하기 위하여 클록킹되는 동안, 상기 옵셋 제어 루프는 동작한다.
옵셋 제어 루프는 비교기의 다이내믹 옵셋의 극성을 결정하기 위한 옵셋 검출 회로와, 상기 옵셋 검출 회로에 의해 검출된 다이내믹 옵셋에 따라 하나 이상의 노드에서의 전기적인 파라미터 값을 조정하기 위한 조정 회로를 포함할 수 있다. 조정 회로는 상기 하나 이상의 노드에 스위칭 가능하게 접속되는 커패시터와, 상기 커패시터에 스위칭 가능하게 접속되는 하나 이상의 전압원을 포함할 수 있다.
도 2는 본 발명이 사용될 수 있는 데이터 저장 시스템(200)(예컨대 디스크 드라이브 시스템)을 도시한다. 디스크 드라이브 시스템은 디스크(205), 판독/기록 헤드(206), 전치-증폭기(210), 데이터 검출/기록 회로, 마이크로프로세서(225) 및 디스크 제어기(220)를 포함할 수 있다. 데이터 검출/기록 회로는 예컨대 판독/기록 채널 회로(215)가 될 수 있다. 디스크(205), 판독/기록 헤드(206), 전치-증폭기(210), 마이크로프로세서(225) 및 디스크 제어기(220)는 개별적으로 실현되거나, 또는 상업적으로 취득 가능한 다양한 요소 중 임의의 것을 사용한 조합으로 실현될 수 있다. 예컨대, 마이크로프로세서는 일반 8-비트 마이크로프로세서일 수 있고, 디스크 제어기는 사용자 자신이 주문한 ASIC, 또는 시러스 로직사로부터 구입 가능한 SH7600과 같은 상업적으로 취득 가능한 제어기일 수 있고, 디스크(205) 및 판독/기록 헤드(206)는 하드디스크 제조업자로부터 취득 가능한 많은 하드디스크 및 헤드 중 임의의 것이 될 수 있다.
데이터는 헤드(206)에 의해 디스크(205)로부터 판독되고 이에 기록되는데, 상기 헤드는 디스크 제어기(220), 판독/기록 채널 회로(215) 및 전치 증폭기(210)를 포함하는 데이터 경로를 통해 데이터를 수신하고 전송한다. 도 2에 도시된 데이터 저장 시스템(200)은 단지 데이터 저장 시스템 중 예시적인 한 예이다. 다른 데이터 저장 시스템 역시 본 발명을 사용할 수 있다. 더욱이, 별도로 도시되었지만, 데이터 저장 시스템의 다양한 요소가 결합될 수 있거나, 또는 부가적인 요소가 RAM, ROM, 전원 회로, 및 다른 회로를 포함하는 시스템의 일부로서 고려될 수 있다. 부가적으로, 호스트 컴퓨터와 독립적으로 도시되었지만, 데이터 저장 시스템은 컴퓨터 내부에서 완전하게 형성될 수 있고, 또는 선택적으로 데이터 저장 시스템은 호스트 컴퓨터와는 독립적인 독립형 장치로서 구성될 수도 있다. 본 명세서에서는 자기 디스크 드라이브 시스템을 참조하여 도시되었지만, 예컨대 광 디스크 드라이브 시스템과 같은 다른 데이터 저장 시스템도 본 발명을 사용할 수 있다. 더욱이, 본 발명의 특정 특성은 데이터 저장 시스템의 사용에만 국한되지 않고, 아날로그-디지털 변환기, 비교기 또는 증폭기가 존재하는 많은 다른 전자 회로에서 사용될 수 있다.
도 3은 판독/기록 채널로서 실현된 도 2의 판독/기록 채널 회로(215)의 기능 블록도이다. 판독/기록 채널 회로(215)는 기록 경로 및 판독 경로 모두를 위한 회로를 포함한다. 판독/기록 채널 회로(215)가 도 2 및 도 3에 도시되었지만, 본 발명은 판독 및 기록 회로(즉, 판독 채널만 또는 기록 채널만의 회로)를 모두 포함하지 않는 회로에서도 사용될 수 있다. 따라서, 여기에서 사용된 바와 같이, 판독/기록 채널 회로는, 판독 전용, 기록 전용, 판독 및 기록 기능 모두, 또는 부가적인 기능을 구비한 회로를 포함할 수 있다. 더욱이, 판독/기록 채널 회로(215)는 여기에서 설명된 내용을 수용할 수 있는 하나의 예시적인 회로일 뿐이고, 다른 판독/기록 채널 회로도 여기에서 설명하는 기술 내용을 사용할 수 있음을 인식할 것이다.
도 3에 있어서, 데이터는 전치 증폭기(210)로부터 핀(INP 및 INN)(300)에 제공된다. 판독 모드(즉, 데이터가 디스크로부터 전치 증폭기와 판독/기록 채널 회로를 통해 디스크 제어기에 제공되는 때)는 핀(RG)(305) 상의 판독 신호의 사용을 통해 표시된다. 판독 동작은 주파수 합성기에 의해 클럭되는데, 이러한 주파수 합성기는, 지. 디바카르 비샤카다타(G. Diwakar Vishakhadatta)와 제렐 피. 헤인(Jerrell P. Hein)에 의해 본 발명과 동시에 출원된 미국특허("판독 채널 회로에서 적은 주파수 단계에 대한 합성기 안정 시간을 개선하기 위한 방법 및 시스템")에 개시되었고, 상기 미국특허 내용은 본 명세서에서 참조로서 병합된다. 판독 데이터는 판독/기록 채널 회로(215)의 데이터 버스 핀(NRZ〈7:0〉)(302)으로부터 디스크 제어기에 제공될 수 있다. 전치 증폭기로부터의 아날로그 판독 신호{입력 핀(INP 및 INN)(300)에서의 신호}는, 아날로그 저역 필터(LPF)(315)의 입력에서 일정한 진폭을 얻기 위하여, 가변 이득 증폭기(VGA)(310)에 제공된다. LPF(315)의 출력은 필터링된 신호의 디지털 샘플을 생성하는 샘플링 회로에 제공된다. 도 3에 도시된 바와 같이, 샘플링 회로는 ADC(320)이 될 수 있다. ADC(320)의 출력은, PR4 타깃을 얻고, 비동기 샘플 스트림의 디지털 보간에 의해 비동기 샘플을 생성하도록 신호를 변형하기 위하여, 각각 디지털 유한 임펄스 응답 균등화 필터(FIR)(325)와 보간 타이밍 회복 필터(ITR)(330)를 통해 필터링될 수 있다. ITR(330)의 출력은 시퀀스 검출기(335)에 제공될 수 있고, 이후 RLL 디코더(340)에 제공될 수 있다. 최종적으로 판독 동작 출력은 디스크 제어기 인터페이스(345)를 통해 데이터 버스 핀(302)에 제공될 수 있다. 도 2와 도 3이 판독/기록 채널 회로(215)의 한 예를 도시하였지만, 본 발명은 기록 회로를 포함하지 않는 회로(즉, 판독 채널만의 회로)에 사용될 수 있다. 따라서, 여기에서 사용된 바와 같이, 판독 채널 회로는 판독 채널만의 회로, 또는 판독 및 기록 기능(판독/기록 채널 회로) 또는 부가적인 기능을 포함하는 회로를 나타낼 수 있다.
ADC(320)는 많은 방법으로 설계될 수 있다. 예컨대, ADC(320)는 6비트의 플래시 ADC가 될 수 있다. 예시적인 6비트의 플래시 ADC(320)는 도 4에 도시되었다. 도 4의 실시예의 ADC(320)는 아날로그 입력(410)과 기준 전압 입력(400)을 포함할 수 있다. 그후 기준 전압은, 저항 전압 분할기를 형성하는 일련의 저항(420)을 통해 독립된 전압으로 분할된다. 일련의 비교기(430)에 기준 전압 입력(425)을 제공하기 위하여, 저항 전압 분할기로부터 출력 탭이 제공된다. 한 실시예에 있어서, 63개의 독립된 전압이 63개의 저항(420)(각 전압은 인접한 저항으로부터 기준 전압의 1/64만큼 차이가 난다)을 통해 63개의 비교기(430)에 제공될 수 있다. 디지털 값으로 변환될 아날로그 입력은 입력(410)을 통해 각 비교기(430)에 제공된다. 각 비교기는 제어 버스 라인(431)에 의해 도시된 제어 신호를 수신한다. 제어 신호는 시스템 판독 동작 클록 속도로 동작하는 클록 신호(예컨대 전형적으로 50에서 350 MHz 사이)와 도 11 및 도 12에 도시된 것과 같은 다른 제어 신호를 포함할 수 있다. 각 비교기 출력은, 아날로그 입력(410)이 비교기에 접속된 기준 전압 입력(425)의 전압보다 큰지 또는 적은지를 나타내는 디지털 값이다. 비교기(430)의 출력은 그후 디지털 논리 회로(490)에 제공된다. 비교기(430)의 출력이 하나의 디지털 상태에서 다른 상태로 변하는 곳을 관찰함으로써, 디지털 논리 회로(490)는, 아날로그 입력이 어떤 두 기준 전압 사이에 있는 지를 결정하고, 예컨대 상부 또는 하부 기준 전압 또는 중간점 전압을 나타내는 전압의 6비트 디지털 표현을 제공한다, 6비트 출력은 그후 클록킹되는 D 플립플롭(450)을 통해 출력(495)에 제공된다.
도 4의 비교기에 대한 입력 전압과 기준 전압이 싱글엔드로 도시되었지만, 차동 입력 및 기준 전압이 사용될 수 있음을 인식할 것이다. 예컨대, 도 4a는 도 4의 ADC의 차동 입력 형태를 도시한다. 도 4a에 도시된 바와 같이, 차동 입력은 기준 전압 입력(425)과 아날로그 입력(410)에 대해 제공된다. 기준 전압 입력(425)은 도시된 바와 같이 접혀진 열의 저항(420)으로부터 생성될 수 있다. 본 발명은 여기에서 설명된 것에 부가하여 다른 ADC 회로와 다른 비교기 회로와 함께 사용될 수 있음을 인식할 것이다.
분할 적분
비교기(430)를 실현하기 위한 회로가 도 9에 도시되었다. 비교기(430)를 실현하기 위한 다른 회로는 개념적인 목적을 위해 싱글엔드형 회로로서 도 6에 도시되었다. 도 9 및 도 6의 회로는 모두 동일한 비교 기술을 사용하지만, 이하에서 설명되는 다른 교정 기술을 사용한다. 도 9에 도시된 바와 같이, Vin입력(510)과 Vref입력(515)은 변환될 입력 신호와 기준 전압을 각각 제공하기 위하여 입력 스위치(530)를 통해 비교기에 선택적으로 연결된다. 스위치(530)는, 두 개의 커패시터(607 및 609)에 연결된 출력을 각각 갖는 버퍼 증폭기(605)에 연결된다. 커패시터(609)는 또한 전압 노드(610)(Va)에 연결된다. 따라서, 비교기 입력은 전압 노드(610)(Va)에 AC 접속된다. 커패시터(607)는 정전용량 값(C)을 갖는 반면, 커패시터(609)는 값(C)의 7배인 정전용량 값을 갖는다. 버퍼 증폭기(605)는 ADC 비교기(430)를 서로 분리시켜, 비교기 사이의 부하 효과와 다른 상호 작용이 최소화되도록 한다(특히 이하에서 설명되는 교정 동작을 수행하는 동안). 전압 노드(610)는, 트랜스컨덕턴스(gm)를 갖는 적분 증폭기(615)의 입력으로 제공된다. 커패시터(950)는 적분 증폭기(615)의 각 출력에 연결되는 것으로 도시되었다. 개념적인 목적을 위해 이산 커패시터로 도시되었지만, 이하에서 보다 상세하게 설명되는 바와 같이, 커패시터(950)는 증폭기와 독립된 커패시터일 필요는 없고, 오히려 다양한 증폭기 트랜지스터의 기생 커패시턴스로부터 야기될 수 있다. AMP 신호에 의해 제어되는 스위치(951)는 증폭기(615)의 일부로 고려될 수 있다. 스위치(952)는 LATCH 신호의 반전 신호인, LATCHB 신호에 의해 제어된다. 스위치(952)와 레벨 변환기는 도 9a에 보다 상세하게 도시된 아날로그 래치의 일부{예컨대, 도 9a의 트랜지스터(844, 842, 858 및 852)}로 고려될 수 있다.
스위치(620)는 리세트 스위치로 동작하고, 오토-제로 시퀀스 도중에 화살표에 의해 표시된 바와 같이 닫힌다. 스위치(620)는 오토-제로 동작이 종료될 때 다시 개방된다. 적분 증폭기(615)의 출력은, 디지털 래치(630)에 출력을 제공하는 아날로그 래치(625)에 제공된다. 디지털 래치(630)의 출력은 NAND 게이트(634)를 통해 제 2 디지털 래치(635)에 제공된다. 제 2 디지털 래치(635)의 출력은 전체 비교기 구조의 출력(520)을 제공한다. 이들 출력(520)은 그후 도 4에 도시된 엔코딩 논리 회로에 제공될 수 있다. 래치(630)의 출력으로부터 제어 노드(610)에 대한 교정 루프의 회로 및 구조는 이하에서 보다 상세하게 논의된다.
도 9 회로의 비교 동작은, 회로가 교정 모드가 아닌 비교 동작 모드에서 동작 중일 때의 회로를 참조하여 논의될 것이다. 초기에 기준 전압(Vref)(515)은 오토-제로 스위치(620)가 이하에서(교정을 참조로) 보다 상세하게 설명하는 바와 같이 닫혀진 동안 스위치(530)를 통해 회로에 연결된다. 비교 모드를 시작하기에 앞서, 오토-제로 스위치(620)는 그후 다시 개방된다. 기준 전압의 초기 연결은 커패시터(609) 상에서의 전압(Vref)을 생성하는데, 상기 전압은, 비교기 입력이 전압(Vin) 신호원으로 변할 때, 제공된 채로 유지된다. 따라서, 비교가 수행될 때, 커패시터(609)는 플로팅하는 일정 전압원으로 고려될 수 있다. 전압원의 이러한 직렬 연결은 적분 증폭기(615)를 위한 노드(610)에서의 입력 전압(Va)을 생성한다. ADC 입력 신호인 Vin입력 신호(510)는 비교기의 비반전 입력에 인가된 신호를 나타낸다. 상기 비교기에는 반전 입력이 존재하지 않는다. 구성에 의해 상기 비교기는 입력 전압을 0과 비교할 것이다. 플로팅되는 일정 전압원인 커패시터(609)는 비교기의 전압 임계값을 0으로부터 이동시킨다. 이러한 방식에 있어서, 입력 신호를 0과 비교하는 대신에, 비교기는 입력 신호를 전압(Vref)과 비교한다. 이것은, 비반전 입력에 연결된 입력 신호와 반전 입력에 연결된 기준 전압을 갖는 전형적인 비교기(도 1)의 결과를 효과적으로 얻는다.
도 9의 적분 증폭기의 입력에서 수행되는 추적-유지 동작이 존재하지 않음을 주목해야 한다. Vref전압이 커패시터에 전달된 후, 입력 신호는 연속적으로 적분 증폭기의 입력에 연결되고, 비교 동작 도중에 자유롭게 스윙(swing)되도록 허용된다. 이러한 점은, 정확한 결정을 얻기 위해 입력 신호가 비교의 전체 기간 동안 일정하게 유지되어야 하는 비교기의 종래의 실현과 대조적이다.
비교기(430)로서 사용하기 위한 하나의 양호한 실시예가 도 9a에 도시되었다. 도 9a에 도시된 바와 같이, 비교기(430)는, 적분 증폭기(805), 아날로그 래치(810) 및 디지털 래치(815)와 같은 세 개의 회로 블록을 포함할 수 있다. 비교기(430)의 입력은, 아날로그 전압 입력{Vinp(801) 및 Vinn(802)} 및 기준 전압{Vrefn(803) 및 Vrefn(804)}과 같은 차동 입력이 될 수 있다. 입력 스위치(817 및 818)는 어느 입력이 비교기(430)에 연결되는 지를 선택하기 위하여 제공된다. 비교기는 또한 도 4의 디지털 논리 회로(490)와 같은 디지털 엔코딩 논리 회로에 제공될 수 있는 출력(816)을 구비한다.
비교기(430)의 입력에서의 신호는 먼저 적분 증폭기(805)에 제공된다. 적분 증폭기(805)는 적분 증폭기 측면에 대해 대칭 설계이고, 각 대칭 회로 요소에 대해 도 9a에서 사용된 유사 참조 번호를 갖는다. 적분 증폭기(805)에 대한 입력은 먼저 한 쌍의 입력 트랜지스터(821)에 제공된다. 입력 트랜지스터(821)는 도 9의 증폭기(605)의 버퍼 기능을 수행한다. 입력 트랜지스터(821)는 VDD(820)와 트랜지스터(822) 사이에 연결된다. 트랜지스터(822)는 또한 접지(819)에 연결된다. 입력 트랜지스터(821)는 또한 커패시터(609)를 통해 적분 증폭기 차동 트랜지스터 쌍(825)에 접속된다. 커패시터(609)는 도 9a에 도시된 바와 같이 정전용량 값(7C)을 갖는다. 양호한 실시예에 있어서, 8C의 값은 0.300 pF(300 fF)일 수 있다. 본 명세서에서 도시된 커패시터는 커패시터로서 연결된 n-채널 트랜지스터로 형성될 수 있다. 이하에서 설명되는 바와 같이, 펌프 스위치(665)는 커패시터(609 및 607)를 차단하거나 연결하기 위하여 선택적으로 개방되거나 닫히고, 스위치(650)는 교정 도중에 필요에 따라 전압 상승 입력(660) 또는 전압 강하 입력(655)에 선택적으로 인가된다. 그러나, 표준 비교 동작 도중에 스위치(665)는 개방된 채 유지된다.
커패시터(609)는 또한 도 9의 전압 노드(610)로 동작하는, 전압 노드(610)(Va)에 연결된다. 전압 노드(610)는 또한 차동 트랜지스터(825)의 게이트에 연결된다. 각 차동 트랜지스터(825)의 한 측면은 함께 트랜지스터(827)에 연결된다. 각 트랜지스터(825)의 다른 면은, 출력 라인(830P 및 830N)을 통해 아날로그 래치 회로(810)에 제공되는 적분 증폭기(805)의 출력을 제공한다. 각 트랜지스터(825)의 게이트와 출력(830) 사이에 연결되는 것은 트랜지스터(826)이다. 트랜지스터(826)는 도 9의 오토-제로 스위치(620)의 기능을 수행하도록 동작한다. 각 트랜지스터에 대한 입력은 교정 시퀀스의 오토-제로 단계가 수행되려는 때를 나타내는 ZEROB 신호이다.
동작시, 차동 트랜지스터 쌍(825)의 출력 전류는 이득이 1인 정궤환 내에 연결된 교차-결합 p-채널 네트워크로 흘러 들어간다. 이러한 구조는 이상적으로, 차동 트랜지스터(825)로부터의 전류에 대한 무한 차동 임피던스를 제공한다. 따라서 증폭기의 차동 출력 전압은, 시상수가 차동 쌍의 트랜스컨덕턴스와 출력 노드에서의 전체 커패시턴스에 의해 결정되는, 차동 입력 전압의 시간 적분이 될 것이다. 이러한 구조는 메모리를 갖기 때문에, 각 변환 주기 이전에 메모리를 리세트하기 위해 p-채널 스위치가 포함된다.
특히, 적분 증폭기 출력(830P 및 830N)은 게이트 신호(AMP)에 의해 제어되는 트랜지스터(831)를 통해 서로 연결된다. 트랜지스터(831)는 도 9의 스위치(951)로서 동작한다. AMP 신호가 낮은 상태가 될 때, 적분 증폭기(805)는 리세트된다. 또한 트랜지스터(831)의 소스와 드레인 각각은, 도시된 바와 같이 트랜지스터(833)에 연결되는 게이트 신호에 의해 제어되는 트랜지스터(832) 쌍 중 하나에 연결된다. 트랜지스터(832, 833, 825, 831, 840 및 826)의 기생 커패시턴스는 함께 도 9의 커패시터(950)를 형성한다. 예시적인 실시예에 있어서, 커패시터(950)의 커패시턴스는 대략 30 fF이고, 적분 증폭기의 gm은 대략 141 psecs의 시상수를 야기하는 212 마이크로-지멘스(micro-siemens)가 될 수 있다. 적분 증폭기(805)는 또한 트랜지스터(829)에 연결되는 바이어스 전류원(828)을 포함한다. 트랜지스터(829, 822 및 827)의 게이트는 도시된 바와 같이 서로 연결된다.
적분 증폭기(805)의 출력(830P 및 830N)은 아날로그 래치 입력 트랜지스터(840) 쌍에 제공된다. 입력 트랜지스터(840)는 도시된 바와 같이, Vdd(820)와 노드(855P 또는 855N)사이에 연결된다. 노드(855P 또는 855N)는 트랜지스터(856)를 통해 Vdd에 연결되고, 교차-결합 트랜지스터(850)을 통해 접지에 연결된다. 트랜지스터(850)의 게이트는 또한 도시된 바와 같이 트랜지스터(852)의 게이트에 연결되는 반면, 트랜지스터(856)의 게이트는 도시된 바와 같이 트랜지스터(858)의 게이트에 연결된다. 아날로그 래치(810)는 LATCH 신호와 LATCHB 신호에 따라 동작한다. LATCH 신호는 트랜지스터(842)에 제공되는 반면, LATCHB 신호는 트랜지스터(844)에 제공된다. 아날로그 래치(810)의 출력은, 출력 노드(846)(STEB 신호)와 출력 노드(848)(RESETB 신호)에서 제공된다. 트랜지스터(844)는, LATCHB 신호가 낮은 상태가 될 때 트랜지스터(844)를 통한 노드(855P와 855N) 사이의 연결이 개방되고, SETB 또는 RESETB 신호가 풀다운되도록, LATCHB 신호에 응답하는 스위치로서 동작한다. 이러한 동작은 증폭기와 아날로그 래치의 아날로그 전압 레벨을 디지털 래치와 호환되는 디지털 레벨로 효과적으로 변환시킨다. 따라서, LATCHB 신호에 따라, 트랜지스터(844)는 도 9의 스위치(952)로서 동작하고, 트랜지스터(842, 855 및 858)는 LATCH 신호에 따라 도 9a의 레벨 변환기(967)로서 동작한다.
아날로그 래치의 SETB 및 RESETB 출력은 디지털 래치 회로(815)에 제공된다. 디지털 래치 회로(815)는 도시된 SR 플립플롭과 같은 디지털 래치(630 및 635)를 포함할 수 있다. 래치(630)의 출력은 NAND 게이트(634)에 제공된다. NAND 게이트(634)는 또한 입력으로 ADC 클록 신호를 수신한다. NAND 게이트(634)의 출력은 래치(635)의 입력으로 제공된다. 래치(635)의 출력은 비교기(430)의 출력(816)을 제공하기 위하여 인버터를 통해 제공된다.
상술한 바와 같이, 도 9의 스위치(951){도 9a의 트랜지스터(831)에 대응}는 AMP 신호에 의해 제어된다. AMP 신호가 높은 상태일 때, 스위치는 개방되고, 적분 증폭기(615)의 출력 전압은 자유롭게 스윙한다. AMP 신호가 낮은 상태일 때, 적분 증폭기 출력은 0이 된다{즉, 도 9a의 차동 실시예에서 두 개의 출력(830p 및 830n)사이에 차동 전압이 존재하지 않음}. 따라서, 증폭기는 공지된 상태의 모든 변환 주기로 리세트되고, 적분은 각 변환에 대해 0으로부터 개시된다. 도 9의 스위치(952){도 9a의 트랜지스터(844)에 대응}는 아날로그 래치에 대해 리세트 스위치로 동작하도록 LATCH 신호와 반전된 LATCHB 신호에 의해 제어된다. LATCHB가 낮은 상태일 때, 스위치(952)는 개방되고, 아날로그 래치의 출력은, 신호 적분 증폭기(805)의 출력(830p)의 극성에 따라, 스위치(952)가 개방되는 순간에 신속하게 위 아래로 스윙될 것이다. 아날로그 래치가 비활성인 동안, LATCH 신호에 따라, 트랜지스터(842, 852 및 858)는, 디지털 래치(630)가 걱정없는 상태가 되도록 아날로그 래치 출력을 모두 높은 상태로 유지하기 위하여, 도 9의 레벨 변환기(967)로서 동작한다. 따라서, 비교의 최종 결과는, LATCH 신호의 상승 에지(또는 LATCHB의 하강 에지)에 의해 한정된 시간에, 적분 증폭기(805)의 출력 극성에 배타적으로 의존할 것이다.
비교 처리를 제어하는 신호에 대한 타이밍도가 도 13에 도시되었다. ADC가 먼저 비교를 개시하여 할 때, 비교는 먼저 이하에서 상세하게 설명되는 바와 같이 교정된다. 오토-제로 및 교정 절차는 플로팅하는 일정 전압원을 제공하기 위하여 커패시터(609)를 대전시킨다. 입력 스위치(530)는 샘플링될 아날로그 전압, 전압 Vin(510)에 연결될 수 있다. 도 13에 도시된 바와 같이, 비교 주기의 개시점에서 AMP 신호(1200)와 LATCH 신호(1202)는 모두 낮은 상태이다. 낮은 상태로 유지함으로써, 스위치(951 및 952)는 닫힌채 유지되고, 따라서 적분 증폭기(615) 출력과 아날로그 래치(625) 출력은 0, 즉 양호하게 한정된 초기 조건으로 유지된다.
AMP 신호가 높은 상태가 될 때, 적분 증폭기(615) 출력은 방출된다. 적분 증폭기(615)와 커패시터(950)는 함께 이상적인 적분기를 형성하는데, 이는 AMP 신호(1200)가 높은 상태를 유지하는 시간 동안 입력 신호를 적분할 것이다. 따라서, 적분 증폭기(615) 출력은 0으로부터 출발하여 입력 신호의 적분에 의해 조절되는 궤도를 따를 것이다. 이러한 적분이 발생하고 LATCH 신호(1202)가 낮은 시간 기간, 도 13에서 Tamp로 표시된 기간 동안, 아날로그 래치 출력은 0으로 유지된다. LATCH 신호(1202)가 높은 상태가 될 때, 아날로그 래치(625)는 해제되고, 아날로그 래치(625)의 출력은, 증폭기(615)의 출력이 어떤 값인지{즉, 기간(tamp)에 대한 신호(Vin)의 적분 값}에 따라, 높은 상태 또는 낮은 상태의 값이 된다. 그런 다음, 아날로그 래치 출력은, 출력(520)에서 비교기 출력으로 제공되기에 앞서, 디지털 래치(630 및 635)를 통해 ADC 시스템 클록에 동기가 맞춰진다.
아날로그 래치가 해제되고, 그 출력이 높은 상태나 낮은 상태가 된 후, 출력은 LATCH 신호가 떨어질 때까지, LATCH 신호(1202)의 상승 에지에서 초기에 래치된 값으로 유지될 것이다. 도 13에 도시된 바와 같이, LATCH 신호(1202)는 역시 AMP 신호(1200)가 떨어질 때까지 높은 상태를 유지한다. AMP 신호(1200)가 떨어질 때, 적분 증폭기(615)는 0 출력으로 리세트되고, 따라서 다른 비교를 개시할 준비가 된다. 증폭기 리세트 주기는 도 13에 treset으로 도시되었다. 이러한 방식에 있어서, 아날로그 입력 Vin(510)은 반복적으로 샘플링되어 디지털 값으로 변환된다. 비교 결과에 필수적인 것은, LATCH 신호의 상승 에지가 도달할 때 증폭기(615) 출력 전압의 값이다. 수학적인 면에서 중요한 결과는 AMP 신호의 상승 에지와 LATCH 신호의 상승 에지 사이의 간격으로 한정된 정해진 시간, tamp로 표시된 시간 이후의 적분의 종료점이다. 그러므로, 적분은 입력 신호의 tamp-폭의 분할 조각상에서 실행되고, 모든 적분 주기는 0 점으로부터 시작된다. 따라서, 아날로그-디지털 샘플링 기술은 분할된 적분 기술로 언급될 수 있다. 분할된 적분 기술은 플래시 ADC로 하여금 전단의 추적/유지 회로를 사용함이 없이 실행될 수 있도록 허용한다. 더욱이, 여기에서 도시된 분할된 적분 기술은 종속 구동에 의해 야기된 왜곡으로부터 회복이라는 문제를 겪지 않는다.
그래픽적으로, 분할된 적분은 도 14에서 볼 수 있다. 도 14에 도시된 바와 같이, 비교기의 아날로그 입력 전압이 Vin신호(510)인 예가 제공된다. 신호(510)의 그래프 아래의 음영진 영역(1402)은 tamp기간 동안 적분될 그래프의 영역을 나타낸다. 적분 증폭기 출력은 신호(1404)로 도시되었다. 각 tamp기간(LATCH가 높은 상태가 될 때)의 마지막에 증폭기의 출력 값은 점(1406A, 1406B, 1406C 및 1406D)으로 표시된다. 각 점(1406A, 1406B, 1406C 및 1406D)에서의 출력(1404) 값은 tlatch기간 동안 아날로그 래치가 높은 상태 또는 낮은 상태를 유지하는 지를 결정한다. 따라서, 도 14에 도시된 바와 같이, 래치는 점(1406A, 1406B)에서 시작하는 tlatch기간 동안 높은 상태로 유지될 것이고, 점(1406C, 1406D)에서 시작하는 tlatch기간 동안은 낮은 상태로 유지될 것이다.
상술된 분할된 적분 기술은, 플로팅 기준 소스를 제공하는 커패시터(609)의 값이 상태적으로 큰 값이 되게 허용한다. 더욱이, 커패시터(609)의 크기는, 보다 적은 커패시터가 저장된 기준 값을 보다 신속히 누설하기 때문에, 커패시터(609)의 필요한 리프레시율에 영향을 미친다. 여기에서 논의되는 예시적인 실시예에 있어서, 커패시터(609)는 대략 매 1 ms 마다 1회의 비율로 기준 전압으로 리프레시될 수 있는 반면, 변환은 매 4 ns 마다 한번의 비율로 발생한다. 따라서, 수천번의 변환이 커패시터(609)를 리프레시할 필요 없이 발생할 수 있다. 교대되는 판독 및 서보 동작으로 동작하는 자기 하드디스크로 실현할 때, 이하에서 보다 상세하게 설명되는 바와 같이, 이러한 리프레시 비율은 커패시터(609)로 하여금, 비교기 교정이 수행될 때, 데이터의 각 판독 세그먼트와 데이터의 각 서보 세그먼트의 개시점에서 리프레시되도록 허용한다. 따라서 요약하면, 주어진 증폭기의 직렬 커패시터(609) 상에 주어진 차동 전압은 비교기의 임계값을 결정한다. 이러한 전압의 초기화는, 자기 하드디스크의 섹터화된 포맷의 장점을 취하면서, 실제 데이터의 변환이 일어나기 직전에 오토-제로 및 교정 주기 동안 발생한다. 이러한 시간 동안, 도 9a의 입력 스위치(817 및 818)는, 직렬 커패시터를 차동 기준 전압으로 구동시키면서, 저항 사다리형 기준 전압에 스위칭된다.
비교기의 클록킹은 세 가지 상태로 진행된다. 먼저, 적분 증폭기와 아날로그 래치는 각 리세트 스위치 상에 동조함으로써 리세트된다. 다음에, 증폭기는 해제되어, 아날로그 입력 신호와 임계 전압 사이의 차동 차이값을 적분하도록 허용된다. 이러한 적분은 정해진 시간(tamp)동안 발생하는데, 이러한 시간은 클록 생성 회로 내의 지연 체인에 의해 결정될 수 있다. 최종적으로, 아날로그 래치가 해제되어 재생성하도록 허용된다. 래치 결정에 따라, SETB 또는 RESETB는 음의 값으로 디지털 래치를 트립시킨다.
도 13에 도시된, AMP 및 LATCH 신호의 인가를 위한 시간 기간은 시스템 클록 속도와 설계의 선택에 따라 변할 수 있다. 예컨대, ADC는 전형적으로 50으로부터 350 MHz의 범위의 주파수{클록 신호(1100)}로 클록킹될 수 있다. AMP 신호는 클록 신호와 동일한 속도로 동작할 수 있다. 더욱이, 도 12에 도시된 바와 같이, treset시간(AMP 신호가 낮은 상태의 시간)은 전형적으로 0.5에서 1.0 ns의 범위가 될 수 있고, tamp시간(AMP 신호가 높은 상태가 되고 LATCH 신호가 높은 상태가 되는 사이의 적분 시간)은 전형적으로 1.0에서 1.5 ns의 범위가 될 수 있고, tlatch시간(LATCH 신호가 높은 상태인 시간)은 시스템 클록의 나머지 주기가 될 수 있다. 상술한 바와 같이, 예시적인 실시예에 있어서, 커패시터(950)의 커패시턴스는 대략 30 fF가 될 수 있고, 적분 증폭기의 gm은 대략 141 psecs의 시상수를 야기하는 212 마이크로-지멘스가 될 수 있다. 따라서, 여기에서 기술된 증폭기 적분 시간에 대해, 증폭기의 이득은 대략 7배 정도가 될 수 있다.
분할된 적분 동작은 대략 선형 동작을 제공한다. 선형 동작은 비교의 정확도를 유지하기 위하여 바람직하고, 따라서 이러한 비교기 접근법을 채용한 정확한 플래시 ADC를 유지한다. 임의의 주어진 변환 주기에서, 전형적으로 배열 내의 하나의 비교기는 출력 코드를 결정할 중요한 판단을 할 것으로 언급할 수 있다. 따라서, 모든 적분(증폭기)이 모든 주기에 선형으로 동작할 필요는 없다. 차동 쌍의 선형 입력 범위, 출력 공간 및 적분 시간은 따라서, 최악의 결정적인 비교기의 입력 조건에 대해 선형 동작을 유지하도록 선택될 수 있다.
실제 플래시 ADC 비선형성의 큰 부분은 비교기 열에서 사용된 비교기 실현 내의 비이상성(non-idealities)에 의해 생성된다. 양으로 정할 수 있는 비선형성을 갖는 다수의 비이상적인 비교기로 구성된, 플래시 ADC의 전체 고조파 왜곡을 예측하는 것이 바람직하다. 선형성 분석은 다음의 고려 사항을 포함할 수 있다.
(1) 플래시 ADC는, 우유부단 점(point of indecision)에 가장 근접한 비교기에 연결된 임계 전압(V1, V2, ...., VN기준전압의 한 요소)의 숫자 표시인 디지털 숫자를 출력할 것이다. 비교기의 우유부단 점은 비교기의 출력이 불안정한 평형 상태로 유지되는 입력 전압이다. 이러한 전압은 일부 비교기 실현에서의 정확한 임계 전압이지만, 필수적으로 이에 국한되는 것은 아니다.
(2) 유한 양자화 에러 플래시 ADC는 연속적인 입력 전압 공간의 범위를 디지털 영역에서의 점들로 맵핑한다.
(3) 0 양자화 에러 플래시 ADC는 연속적인 입력 전압 공간의 모든 점(Vin)을 디지털 영역의 대응하는 점으로 맵핑한다. 제 1 항목에서 기술한 바와 같이, 이 점은, Vin이 입력에 인가될 때 우유부단 점에서 비교기를 유지할 임계 전압의 숫자 표시이다.
항목 3에서 기술된 맵핑 동작이 선형 동작이라면, 플래시 ADC는 왜곡을 야기하지 않을 것이다. 맵핑 동작의 선형성을 시험하는 한 가지 방법은 전압의 사인파 입력 세트 상에서 맵핑을 수행하는 것이다. 맵핑 출력은, 맵핑 동작이 선형이라면, 그리고 이러한 경우에만 사인파 상에 배열되어야 하는 임계 전압의 한 세트이다. 맵핑 출력의 스펙트럼 구성을 분석함으로써, 맵핑 동작이 선형에 얼마나 근접하였는 지를 양으로 정할 수 있다. 맵핑 출력의 전체 고조파 왜곡(THD)은, 비교기 비이상성에 기인한 ADC 출력의 THD의 부분에 직접 대응한다.
기준 임계 전압원(Vref)과 직렬로 연결되고 이와 함께 비교기 입력을 형성하는 입력 신호(vin)를 갖는 일반적인 비교기에 대해, 비교기는 일반적인 전달 함수{f(x)}로 특징될 수 있다. 더욱이, 맵핑 동작의 출력을 계산하기 위하여, 다음의 식으로 Vref를 구한다.
플래시 ADC의 THD를 추정하기 위하여, vin은 사인파로 선택될 수 있다.
더욱이, 비교기가 여기에서 설명된 분할된 적분 개념을 사용하여 실현되는 특정 경우에 있어서, 함수{f(x)}는 다음의 형태를 취한다.
여기에서 T는 도 12 내지 도 14를 참조로 상술된 시간(tamp)이다. 입력 신호의 모든 위상(φ)에 대해 임계값(Vref)은 다음의 식을 풀어 계산될 수 있다.
최종 V(φ)는 다음과 같다.
상기 식은 분할 적분 개념이 선형 동작임을 나타낸다. 최종 V(φ)는 φ의 사인 함수이다. V(φ)의 푸리에 변환은 어떠한 고조파도 나타내지 않을 것이다. 그러나, 분할 적분 기술이 임의의 비선형(고조파) 왜곡을 야기하지 않을 지라도, 선형 왜곡을 야기할 것임을 주목해야 한다. 이것은 변환된 신호의 크기 및 위상의 주파수 의존도에 대응한다.
비선형 전압 전달 함수를 f(x)로 대체하는 것은 설계자로 하여금 전체 ADC 성능에 대한 특정 비이상성의 효과를 분석할 수 있도록 허용한다. 예컨대, 분할 적분 비교기의 물리적인 실현은 트랜스컨덕터로서 NMOS 차동 쌍을 사용한다. 차동 쌍의 비선형 V-I 전달 함수는 쉽게 모델화될 수 있고, f(x)에 삽입될 수 있다. 출력 전압 스윙에 대해 차동 쌍의 일정하지 않은 출력 임피던스에 대해서도 동일하다. 별도로 각 비선형성을 취하고, 최종 ADC THD에 대한 그 효과의 양을 정하는 것은, 설계자로 하여금 입력 사인파의 진폭과 적분 시간에 대한 차동 쌍 내의 트랜지스터 크기를 결정할 수 있도록 허용한다.
여기에서 기술된 분할 적분 비교기 기술은 종래 기술(도 1c 및 도 1d에 도시된 바와 같은)에 비해 다수의 장점을 제공한다. 먼저, 추적/유지 동작을 사용하지 않음으로써, 기준 전압 저장 커패시터가 커질 수 있고, 따라서 기준 전압을 장시간 동안 저장할 수 있다. 이러한 저장 시간의 장점 때문에, 분할 적분 비교기는 커패시터의 리프레시 사이의 비교의 긴 버스트를 수행할 수 있다. 이것은 또한 이하에서 설명하는 바와 같이 다이내믹 교정이 커패시터의 매 리프레시에서 일어날 수 있도록 허용한다. 더욱이, 기준 생성기는, 분할 적분 비교기가 기준 전압을 저장하고 이를 입력 전압과 비교하기 때문에, 스위칭 천이를 안정시킬 필요가 거의 없을 것이고, 이는 과거의 실시예에서 매 변환 주기마다 한 번씩 행하는 것과 대비된다. 분할 적분 비교기는 또한 입력 전압이 자유롭게 스윙되도록 허용하고, 증폭기는 움직이는 입력 신호를 적분할 수 있다. 더욱이, 보다 더 짧은 증폭기 리세트 시간이 요구되는데, 이는 리세트 시간은 증폭기 출력을 0으로 하기에 충분한 시간만을 필요로 하기 때문이다. 최종적으로, 분할 적분 비교기는 비교가 수행됨에 따라 동일한 ADC 클록 주기 내에서 래칭 동작을 수행한다.
교정
ADC(320)로부터 개선된 성능을 얻기 위하여, 각 비교기(430)는 여기에서 설명되는 바와 같이 교정될 수 있다. 비교기를 교정하는 방법 및 구조는 플래시 ADC의 비교기를 교정하는 것에 제한되지 않고, 오히려 교정이 요구되는 임의의 비교기에 적용될 수 있다. 그러나, 양호한 실시예에 있어서, 플래리 ADC를 교정하기 위하여, 특히 판독/기록 채널 회로 내에서 사용된 플래시 ADC를 교정하기 위하여, 여기에서 기술된 교정 기술을 사용하는 것이 특히 유리하다. 교정 기술이 여기에서는 도 5 내지 도 12를 참조하여 단일 비교기에 대해 설명되었지만, 동일한 기술이 플래시 ADC의 각 비교기에 대해 사용될 수 있다.
도 5에 도시된 바와 같이, 비교기(430)는, 정적 및 다이내믹 옵셋이 모두 교정될 수 있도록, 표준 동작 조건하에서 비교기의 교정을 허용하는 회로를 제공받는다. 특히, 비교기(430)는, 비교기 출력(520)으로부터 조정 가능한 전압 입력(500)까지의 피드백을 제공하는 피드백 루프(505)를 제공받는다. 피드백 루프(505) 내에는 스위치(525)가 제공되는데, 상기 스위치는 교정 모드 도중에는 화살표에 의해 도시된 바와 같이 닫힐 수 있는 반면, 아날로그-디지털 변환이 발생할 때는 개방된 채 유지된다. 또한 표준 전압 입력(510)(디스크 드라이브로부터의 아날로그 전압이 제공될 수 있는 아날로그 입력과 같은)이 제공된다. Vin입력(510)에 부가하여, 교정 전압 입력(515)(Vref)이 제공된다. 교정 전압 입력(515)(Vref)은 도 4 및 도 4a에 도시된 바와 같이 기준 전압(400)과 관련 저항(420)으로부터 생성된 것과 같은 ADC 기준 전압이 될 수 있다. 입력 스위치(530)는, 아날로그-디지털 변환이 발행하고 있는 지, 또는 비교기가 교정 모드에 위치하는 지에 따라, Vin및 Vref입력 중 하나를 선택한다. 교정 도중에, 입력 스위치(530)는 Vref입력이 선택되도록 화살표로 도시된 바와 같이 스위칭된다. 여기에 도시된 회로의 다양한 입력 및 출력 중 일부가 개념적인 목적(도 5에서와 같이)을 위하여 싱글-엔드형으로 도시되었지만, 기술된 모든 실시예에 대해 완전한 차동 구현이 실현될 수 있음을 인식할 수 있을 것이다.
도 5는 임계값을 조정하기 위한 피드백 루프를 사용함으로써 비교기의 임계값에 대한 조정 가능성을 제공하는 회로의 블록도이다. 정적 옵셋의 교정에 부가한 다이내믹 옵셋의 교정은 교정 도중에 비교기를 표준 클록 주파수로 동작시킴으로써 발생한다. 따라서, ADC는, 각 비교기 내부에서 옵셋의 정적 및 다이내믹 소스를 보상하는 자기-교정 구조를 실현한다. 초기 오토-제로 동작에 뒤이어, 각 비교기는 실제 변환 도중에서와 같이 클록킹되지만, 그 입력은 여전히 기준 전압 사다리에 연결된 상태이다. 이상적으로, 오토-제로 이후에 비교기는 정확히 임계값에 위치할 것이고, 그 출력은 결정되지 않은 상태이지만, 아직까지 보상되지 않은 정적 및 다이내믹 옵셋 때문에, 비교기는 여전히 높거나 낮은 상태의 출력을 가질 것이다. 교정 구조는, 비교기의 임계값이 이상적인 기준 값에 점진적으로 근접하게 조정되도록, 필수적으로 음의 피드백 제어 루프를 형성하면서, 증폭기의 직렬 접속 커패시터상에 저장된 차동 전압을 조정하기 위하여 이들 부정합을 야기한 결정을 사용한다.
도 6은 도 5에 도시된 원리를 실현하기 위한 보다 상세한 회로 블록도를 도시한다. 도 6에 도시된 바와 같이, 입력(510 및 515)은 교정 동작 또는 ADC 동작을 위하여 상술한 바와 같이 입력 스위치(530)를 통해 비교기에 선택적으로 연결된다. 스위치(530)는 두 개의 커패시터(607 및 609)에 연결된 출력을 구비한 버퍼 증폭기(605)에 연결된다. 커패시터(609)는 또한 전압 노드(610)(Va)에 연결된다. 따라서, 비교기 입력은 전압 노드(610)(Va)에 AC 접속된다. 커패시터(607)는 정전용량값(C)을 갖는 반면, 커패시터(609)는 C의 7배인 정전용량값(7C)을 갖는다. 버퍼 증폭기(605)는 ADC 비교기(430)를 서로 분리시켜, 교정을 수행하는 동안 비교기 사이의 부하 효과와 다른 상호 작용이 최소화되도록 한다.
전압 노드(610)는 적분 증폭기(615)의 입력으로 제공된다. 여기에서 기술된 교정 기술이 적분 증폭기를 참조하여 논의되었지만, 교정 기술은 많은 형태의 증폭기에 사용될 수 있음을 인식할 것이다. 스위치(620)는 리세트 스위치로 동작하고, 오토-제로 시퀀스 도중에는 화살표로 도시된 바와 같이 닫힌다. 스위치(620)는 오토-제로 동작이 종료될 때 다시 개방된다. 적분 증폭기(615)의 출력은, 디지털 래치(630)에 출력을 제공하는 아날로그 래치(625)에 제공된다. 디지털 래치(630)의 출력은 NAND 게이트(634)를 통해 제 2 디지털 래치(635)에 제공된다. 또한 교정 신호(CALB)(632)(본 명세서에서 사용될 때, 반전된 신호는 문자 "B"를 붙인다)는 NAND 게이트(634)의 입력으로 제공된다. 제 2 디지털 래치(635)의 출력은 전체 비교기 구조의 출력(520)을 제공한다. 그후 이들 출력(520)은 도 4에 도시된 것과 같은 엔코딩 논리회로에 제공될 수 있다.
제 1 디지털 래치(630)와 제 2 디지털 래치(635)의 출력은 업/다운 논리회로(645)에 제공된다. 업/다운 논리회로(645)는 스위치(650)를 제어하는 신호를 제공한다. 업/다운 논리회로(645)에 따라, 스위치(650)는 커패시터(607)의 한 측에 Vdown전압(655) 또는 Vup전압(660)을 선택적으로 연결한다. 펌프 스위치(665)는 또한 교정 동작 도중에 사용하기 위해 제공된다. 닫혀 있을 때, 펌프 스위치(665)는 커패시터(607)를 전압 노드(610)(Va)에 연결시킨다. 펌프 스위치(665)는 표준 ADC 동작 도중에 정상적으로 닫혀지지만, 이하에서 보다 상세하게 설명되는 바와 같이, 펌프 스위치(665)는 교정 절차의 특정 주기 동안 토글되어 개방된다.
여기에서 기술된 교정 기술은 2 단계의 교정으로 볼 수 있다. 먼저, 오토-제로 단계가 수행되고, 이후 제 2 다이내믹 교정 단계가 수행된다. ADC를 교정하기를 희망할 때, 입력 스위치(530)는 시스템에 기준 전압을 제공하기 위하여 Vref입력(515)에 연결된다. 그후 스위치(620)는 닫힌다. 입력 스위치(530)와 스위치(620)의 동작은, 노드(Va)를 적분 증폭기(615)의 바이어스 전압으로 설정함으로써 정적 옵셋을 처리할 수 있는 오토-제로 동작을, 이러한 방법으로 수행한다. 따라서, 스위치가 원하는대로 닫힐 때, 증폭기와 래치는 정적 옵셋을 처리하기 위해 바이어스될 수 있다. 오토-제로 단계가 수행된 후, 스위치(620)는 그후 다시 개방된다.
정적 옵셋을 위한 오토-제로 단계에 부가하여, 도 6의 회로에 대한 교정 기술은 또한 제 2 교정 단계를 수행함으로써 다이내믹 옵셋의 교정을 허용한다. 다이내믹 옵셋은 제 2 교정 단계 도중에 보상될 수 있는데, 왜냐하면, 입력 스위치(530)가 여전히 회로를 Vref입력 전압(515)에 연결하도록 설정되어 있는 상태로, 비교기는 표준 동작 속도에서 동작하기(즉, 클록킹되기) 때문이다. 이것은 디지털 출력(520)을 비교기의 다이내믹 옵셋 값에 따라 높거나 낮은 값으로 설정한다.
다이내믹 옵셋이 디지털 출력을 높거나 낮은 값으로 설정한 후, 교정은, 제 2 디지털 래치를 높거나 낮은 값으로 유지하기 위하여 게이트(634)에 대한 교정 신호(632)(CALB)의 인가에 의해 지속된다. CALB는, 교정이 종료될 때까지 교정 절차의 나머지 시퀀스 도중의 나머지 동안 낮은 상태를 유지한다. 따라서, 제 2 디지털 래치는, 다이내믹 옵셋을 보상하기 위하여 조정되어야 할 적분 증폭기(615)의 입력 전압(Va) 방향을 기억한다. 교정 신호(632)(CALB)가 낮은 상태가 된 후, 노드에서의 전압(Va)은, 비교기가 교정이 중지하는 점인 실제 원하는 임계값에 도달할 때까지, 커패시터(607)(C) 상에 저장된 전하의 적은 양을 부가하거나 제거함으로써 적은 양만큼 반복적으로 조정된다.
전압 조정은 일련의 조정 단계를 반복적으로 실현함으로써 수행된다. 이들 조정 단계는 먼저 비교기를 클록킹하고, 그후 업/다운 논리회로(645)의 사용을 통해 제 1 디지털 래치(630)와 제 2 디지털 래치(635)의 출력을 비교하는 것을 포함한다. 제 1 디지털 래치(630)와 제 2 디지털 래치(635)의 출력 비교가 각 래치의 출력이 동일하다고 나타내면, 업/다운 논리회로(640)는 올리거나 내리는 전압 조정이 필요함을 나타내는 신호(646)를 생성한다. 전압 조정이 필요할 때, 펌프 스위치(665)는 커패시터(609와 607)의 접속을 해제하도록 개방된다. 스위치(650)는 Va전압 노드(610)를 올리거나 또는 내릴 필요가 있는 지에 따라 각각 Vup노드(660) 또는 Vdown노드(655)를 커패시터(607)에 순간적으로 연결{커패시터(607)를 위로 또는 아래로 대전)하도록 설정된다. 그후, 스위치(650)는 Vup노드 또는 Vdown노드로부터 연결이 해제된다. 최종적으로 펌프 스위치(665)는 닫히고, 따라서 커패시터(607)와 커패시터(609) 사이의 전하를 공유하고, Va전압 노드(610)를 약간 올리거나 내린다. 커패시터(607)의 정전용량값이 커패시터(607 및 609)의 결합 정전용량의 1/8밖에 되지 않으므로, 증가하는 전압 변화량은 ADC의 LSB 전압과 비교하여 매우 작을 수 있다. 그러나, 선택된 정전용량값과 ADC 비트 정확도는 설계자의 특정 규격 및 요건에 따라, 특히 전체 교정 범위와 교정의 분해능에 따라 변할 수 있음을 인식할 것이다.
조정 절차는, 디지털 래치(630)와 디지털 래치(635)가 다른 출력을 가질 때까지 전압 노드(610)를 동일한 방향으로 증분적으로 이동시키면서, 반복적으로 수행된다. 디지털 래치상에서 다른 출력 값의 제 1 검출은, 두 개의 조정 주기 사이에서 비교기 출력이 변화(높은 상태에서 낮은 상태로 또는 역으로)하였다고 나타내고, 따라서 이는 비교기가 실제 임계 전압에 도달하였고, 교정이 정지되어야 함을 나타낸다. 그런 다음 정상 ADC 동작은 이제 교정되어야 할 비교기에 대해 진행된다. 도 4에 도시된 바와 같은 플래시 ADC 회로의 각 비교기(430)는 이러한 방법으로 동시에 교정된다. 따라서, 교정 신호(Calb)(632)는 ADC 회로의 각 비교기에 제공될 수 있다. 교정 시간은 각 비교기의 교정이 할당된 시간 프레임 내에서 각 비교기의 교정이 종료될 수 있도록 충분히 길게 선택된다. ADC 동작 도중에, 설명된 교정 절차는 시스템 정확도를 유지하기 위하여 반복적으로 발생할 수 있다. 따라서 예컨대, 교정은 각 서보 데이터 판독 동작 및 각 디스크 데이터 판독 동작의 개시점에서 발생할 수 있다(즉, 각 디스크 섹터마다 두 번). 예의 교정 주파수는 1 kHz 내지 20 kHz 사이이다.
상술한 바와 같이, 각 비교기는, 실제 임계값(Vth)에 도달할 때까지 다이내믹 옵셋을 보상하기 위하여 일련의 하나 이상의 증분 전압 조정을 통해, 순환될 수 있다. 도 7은 교정 도중의 시간에 대한 전압 노드(610)(Va)에서의 전압의 예증적인 표현을 도시한다. 도 7로부터 알 수 있는 바와 같이, 조정 전압(Va)은 Va가 먼저 Vth를 초과할 때까지 증분적으로 조정되는데, Vth는 다이내믹 및 정적 옵셋에 기인한 비교기의 실제 임계값이다. 도 7에서 볼 수 있는 바와 같이, 전압(Va) 단계는 개선된 정확도를 위하여 각 단계에 대해 감소한다. 전압 단계에서의 감쇠는 사용된 스위치 커패시터 회로의 RC 특성에 기인하여 발생한다. Vup및 Vdown의 값은 Vup과 Vdown사이의 차이가 LSB의 6배(대략 96 mV)가 되도록 선택될 수 있다. Vup및 Vdown의 생성은 이하에서 보다 상세하게 논의된다. 일반적으로 스위치(650)는 커패시터(607)를 완전히 대전시키 위해 충분히 오랫동안 닫힌다. 전형적으로 스위치(650)는 대략 1 ns 동안 닫힐 수 있다. 6비트 ADC의 한 실시예에 있어서, 제 1 단계는 LSB의 1/4 즉 대략 4 mV가 될 수 있다. 이 경우, 두 개의 비교기 사이의 최악의 에러는 LSB의 1/2(각 비교기에 대한 LSB의 1/4)이 될 수 있다.
상술된 교정 단계의 한 실시예의 요약은 도 7a의 흐름도에서 볼 수 있다. 도 7a의 흐름도에서 볼 수 있는 바와 같이, 여기에서 설명된 옵셋 정정 절차는, 정적 옵셋을 정정하기 위한 오토-제로 단계(6002)와, 다이내믹 옵셋을 교정하는 다이내믹 옵셋의 교정 절차(6004)을 포함한다. 다이내믹 옵셋의 교정 절차(6004)은 하위 단계(6004a 내지 6004e)를 포함한다. 도면에 도시된 바와 같이, 오토-제로 단계(6002) 이후, 비교기는 단계(6004a) 내에서 다이내믹 옵셋을 결정하기 위하여 표준 클록 속도로 동작한다. 그런 다음, 비교기 출력{제 2 디지털 래치(635)의 출력}을 초기의 다이내믹 옵셋 값으로 유지하기 위하여, 단계(6004b)가 수행된다. 그후, 초기 다이내믹 옵셋에 따라 노드(Va)에서의 전압을 조정하기 위하여 단계(6004c)가 수행된다. 그후, 비교기 출력이 임계값에 도달하였는 지(즉, 제 1 및 제 2 디지털 래치가 출력에서 다른 값을 가질 때)를 결정하기 위하여 비교기 출력이 검사된다. 비교기가 임계값에 도달하지 않았다면, 전압 노드의 조정 단계(6004c)가 반복된다. 단계(6004d)에서 비교기 출력이 임계값에 도달하였다고 결정될 때, 교정은 단계(6004e)에서 중지된다. 교정이 중지된 후, 비교기는 완전히 교정되어지고, 데이터의 아날로그-디지털 변환의 수행을 준비한다.
여기에서 도시된 교정 기술은 다양한 비교기 회로와 설계에 사용될 수 있고, 기술은 특정 설계에 국한되지 않는다. 비교기(430)로서의 사용을 위한 하나의 양호한 실시예가 도 8에 도시되었다. 도 8에 도시된 바와 같이, 비교기(430)는 적분 증폭기(805), 아날로그 래치(810) 및 디지털 래치(815)와 같은 세 개의 회로 블록을 포함할 수 있다. 비교기(430)의 입력은 아날로그 전압 입력{Vinp(801) 및 Vinn(802)}과 교정 전압 입력{Vrefp(803) 및 Vrefn(804)}과 같은 차동 입력이 될 수 있다. 입력 스위치(817 및 818)는 어느 입력이 비교기(430)에 연결되는 지를 선택하기 위하여 제공된다. 비교기는, 도 4의 디지털 논리회로(490)와 같은 디지털 엔코딩 논리회로에 제공될 수 있는 출력(816)을 구비한다.
비교기(430)의 입력에서의 신호는 먼저 적분 증폭기(805)에 제공된다. 적분 증폭기(805)는 적분 증폭기의 측면이 대칭 설계이고, 각 대칭 회로 소자에 대해 도 8에 사용된 유사 번호를 갖는다. 적분 증폭기(805)의 입력은 먼저 한 쌍의 차동 입력 트랜지스터(821)에 제공된다. 입력 트랜지스터(821)는 Vdd(820)와 트랜지스터(822) 사이에 연결된다. 트랜지스터(822)는 또한 접지(819)에 연결된다. 입력 트랜지스터(821)는 또한, 도 8에 도시되고 도 6에 대해 설명된 바와 같이 7C 및 C의 정전용량 값을 각각 갖는 커패시터(609 및 607)에 연결된다. 하나의 양호한 실시예에 있어서, 8C의 값은 0.300 pF이다. 또한 커패시터(609 및 607)에 연결된 것은 펌프 스위치(665)와 스위치(650)이다. 도 6에 대해 상술한 바와 같이, 펌프 스위치(665)는 커패시터(609 및 607)를 차단시키거나 연결하기 위하여 선택적으로 개방되거나 또는 닫히고, 스위치(650)는 교정 도중에 필요에 따라 전압 상승 입력(660) 또는 전압 하강 입력(655)에 선택적으로 적용된다. 커패시터(609)는 또한 전압 노드(610)(Va)에 연결되는데, 상기 전압 노드는 도 6의 전압 노드(610)와 유사하게 동작한다. 전압 노드(610)는 또한 차동 트랜지스터(825)의 게이트에 연결된다. 각 차동 트랜지스터(825)의 한 측은 함께 트랜지스터(827)에 접속된다. 각 트랜지스터(825)의 다른 측은, 아날로그 래치 회로(810)에 제공되는 출력 라인(830P 및 830N)을 통해 적분 증폭기(805)의 출력을 제공한다.
각 트랜지스터(825)의 게이트와 출력(830) 사이에 연결되는 것은 트랜지스터(826)이다. 트랜지스터(826)는 도 6의 스위치(620)의 기능을 수행하도록 동작한다. 각 트랜지스터(826)의 입력은 교정 시퀀스의 오토-제로 단계가 수행되려는 때를 나타내는 ZEROB 신호이다.
출력(830P 및 830N)은 또한 게이트 신호(AMP)에 의해 제어되는 트랜지스터(831)를 통해 서로 접속된다. AMP 신호가 낮은 상태가 될 때, 적분 증폭기(805)는 리세트된다. 트랜지스터(831)의 소스와 드레인은 각각, 도시된 바와 같이 트랜지스터(833)에 연결된 게이트 신호에 의해 제어되는 한 쌍의 트랜지스터(832) 중 하나에 연결된다. 적분 증폭기(805)는 또한 트랜지스터(829)에 연결된 바이어스 전류원(828)을 포함한다. 트랜지스터(829, 822 및 827)의 게이트는 모두 도시된 바와 같이 서로 결합된다.
적분 증폭기(805)의 출력(830P 및 830N)은 한 쌍의 아날로그 래치 입력 트랜지스터(840)에 제공된다. 입력 트랜지스터(840)는 도시된 바와 같이 VDD(820)와 노드(855P 및 855N) 사이에 연결된다. 노드(855P 및 855N)는 트랜지스터(856)를 통해 VDD에 연결되고, 교차 결합된 트랜지스터(850)를 통해 접지에 연결된다. 트랜지스터(850)의 게이트는 또한 도시된 바와 같이 트랜지스터(852)의 게이트에 연결되는 반면, 트랜지스터(856)의 게이트는 도시된 바와 같이 트랜지스터(858)의 게이트에 연결된다. 아날로그 래치(810)는 LATCH 신호와 LATCHB 신호에 따라 동작한다. LATCH 신호는 트랜지스터(842)에 제공되는 반면, LATCHB신호는 트랜지스터(844)에 제공된다. 아날로그 래치(810)의 출력은 출력 노드(846)(SETB 신호)와 출력 노드(848)(RESETB 신호)에서 제공된다. 트랜지스터(844)는, LATCHB 신호가 낮은 상태가 될 때 트랜지스터(844)를 통한 노드(855P 및 855N)사이의 연결이 개방되고, SETB 또는 RESETB 신호가 풀다운되도록, LATCHB 신호에 응답하는 스위치로서 동작한다. 이것은 증폭기와 아날로그 래치의 아날로그 전압 레벨을 디지털 래치에 호환되는 디지털 레벨로 효과적으로 변환시킨다.
아날로그 래치의 SETB 와 RESETB 출력은 디지털 래치 회로(815)에 제공된다. 디지털 래치 회로(815)는 도시된 SR 플립플롭과 같은 디지털 래치(630 및 635)를 포함할 수 있다. 래치(630)의 출력은 NAND 게이트(634)에 제공된다. NAND 게이트(634)는 또한 입력으로 AMP 신호, LTCHB 신호 및 CLAB 신호를 수신한다. NAND 게이트(634)의 출력은 래치(635)의 입력으로 제공된다. 래치(630 및 635)의 출력은, 도 6을 참조로 상술한 동작 스위치(650)를 위한 제어 신호를 결정하기 위한 업/다운 논리회로(645)에 제공된다. 래치(635)의 출력은 또한, 비교기(430)의 출력(816)을 제공하기 위하여, 인버터를 통해 제공된다.
본 발명을 실현하기 위한 다른 양호한 실시예는 도 9에 도시되었다. 도 9의 회로는 도 6의 회로와 비슷하지만, 도 9의 회로는 차동 회로로 도시되었고, 보다 중요하게는, Vup및 Vdown전압의 인가와 도 6의 업/다운 논리회로(645)를 실현하기 위한 다른 실시예를 포함한다. 도 9에 도시된 바와 같이, 스위치(650)의 사용을 통해 연결된 Vup및 Vdown전압은 커패시터를 가로질러 저장된 전압을 통해 제공되는 전압이 될 수 있다. 특히, 도 9에 도시된 바와 같이, 하나의 스위치(650)는 Vdown전압이 증폭기의 노드(940)에 필요할 때 상기 노드에 연결되고, 다른 스위치(650)는 Vup전압을 증폭기의 다른 측에 제공하기 위하여 노드(942)에 연결된다(또는 이의 역으로). 교정 도중, 노드(940) 상에서 전압은 커패시터(904)를 가로질러 저장된 전압으로부터 생성된다. 한 실시예에 있어서, 커패시터(904 및 902)의 정전용량은 2C(75fF)가 될 수 있다. 커패시터(904) 상에 저장되는 전압은, 전압원(910)을 커패시터(904)에 연결하기 위해 스위치(908)를 닫음으로써 생성된다. 스위치(908)는 다이내믹 교정 단계에 앞서 닫히고, 다이내믹 교정이 개시되기 전에 개방된다. 마찬가지로, 회로의 Vup부분은, 커패시터(902) 상에 저장된 전하를 수신하기 위하여 스위치(650)를 노드(942)에 연결함으로써 유사한 방법으로 동작한다. 스위치(908)에 대해서와 같이, 스위치(906)는 다이내믹 교정 시퀀스에 앞서 닫히고, 교정 도중에 개방된다. Vup또는 Vdown을 위하여 사용된 전압원이 이제 대전된 커패시터이므로, 커패시터(607)에 증분적으로 인가되는 전하량{따라서 전압 노드(610)(Va)에서의 전압 조정량}은 전압 조정의 매 반복동안 보다 더 적다. 전압원{(910(Vdown) 및 912(Vup)}은 각각 전압원(911)으로부터 3 LSB(대략 48mV) 옵셋으로 설정될 수 있다. 전압원(911)은, 오토-제로 단계가 수행된 직후 노드(610)(Va)에서의 전압과 정합되는 전압(Vabias)을 제공하도록 설정된다.
도 9에 도시된 변형된 Vup및 Vdown회로의 사용에 덧붙여, 도 9의 회로는 도 6의 업/다운 논리회로(640)가 변형되었다는 점에서 도 6과 다르다. 도 9에 도시된 바와 같이, 제 1 디지털 래치(630)의 출력은 게이트 쌍(920)에 제공된다. 게이트(920)는 또한, 커패시터(607)에 전하를 전달하거나 이로부터 전하를 제거하기 위하여 스위치(650)를 노드(940) 또는 노드(942)에 연결하는 것이 필요한 시간 주기를 나타내는 전하 신호(922)를 수신한다. 다이내믹 교정의 개시시, 제 1 디지털 래치(630)의 출력은 노드(610)(Va)에서의 전압이 위로 또는 아래로 조정될 필요가 있는 지를 나타낸다. 도시된 제 1 디지털 래치(630)의 출력과 전하 신호의 조합은 도시된 바와 같이 upb 신호(926)와 downb 신호(928)를 제공한다. 신호(926 및 928)는 차례로 스위치(650)를 제어한다.
도 9A는 도 9의 Vup및 Vdown논리 회로와, 도 9A의 회로가 완전한 트랜지스터 구조를 도시하는 것을 제외하고 도 9의 변형된 옵셋 검출 회로를 도시한다. 더욱이, 도 9A는, 도 8을 참조로 위에서 기술되고 도시된 바와 같이 유사 참조 번호와 회로를 갖는 비교기(430) 내에서, 도 9의 회로의 실현을 도시한다. 따라서, 도 9A의 Vup및 Vdown논리 회로는 도 8에 도시된 바와 같이 차동 비교기 회로의 Vup노드(660)와 Vdown노드(655)를 대체할 수 있고, 도 8의 업/다운 논리회로(645)는 도 9A의 게이트(920)로 대체된다.
도 9A에 도시된 바와 같이, 각 저장 커패시터(904 및 902)는 각 스위치(650)에 연결된다. 동작시, 스위치(650)는 도 9에 도시된 바와 같이 제어 신호(926 및 928)에 의해 제어된다. 스위치(650)가 업 또는 다운 노드에 연결되는 임의의 주어진 시간에서, 하나의 스위치(650)는 업 노드(942)에 연결될 것이고, 반면 다른 스위치는 다운 노드(940)에 연결될 것이다. 따라서, 교정 도중에 각 커패시터(940 및 942) 상의 전하는, 스위치(650)가 노드(942 또는 940)에 연결되는 시간마다 점진적으로 변한다.
도 9B는 Vup및 Vdown전압을 생성하기 위한 하나의 회로예를 도시한다. 도 9B에 도시된 바와 같이, 노드(990)(Vabias)에서의 전압은 오토-제로 단계가 수행된 직후 전압 노드(610)(Va)에서의 전압을 모사(replicate)하기 위한 것이다. 이것은, 오토-제로 동작이 종료될 때 도 9A의 트랜지스터(827)를 통해 전류를 모사하는 전류원(980)을 제공하고, 도 9A의 트랜지스터(833)를 모사하는 트랜지스터(982)를 제공함으로써, 이루어진다. 두 레지스터(984)는 Vup과 노드(990) 사이 및 Vdown과 노드(990) 사이에서 원하는 전압 차이를 생성하기 위하여 제공된다.
동작시, 도 9 및 도 9a의 회로는 도 6 및 도 8의 회로보다 보다 단순한 제어 회로를 허용한다. 특히, 도 8의 회로 내에서, 노드(Va)에서의 전압 조정은, 비교기의 출력이 VTH레벨을 넘었다고 결정할 때{업/다운 논리회로(645) 내에서}까지 지속된다. 그러나, 도 9a 회로의 교정 도중에, 출력 전압이 원하는 임계 전압(VTH)을 넘을 때, 전압 조정은 중단되지 않고, 오히려 조정은 미리 정해진 시간 간격에서 또는 미리 정해진 수의 조정 동안, 연속적으로 이루어진다. 각 전압 조정 도중에 커패시터(904 또는 902)로부터 전달되는 전하가 각 전압 조정 단계 도중에 증분적으로 감소하기 때문에, 노드(Va)에서의 전압은 보다 더 적은 양만큼 연속적으로 변할 것이다. 이러한 예는 도 10에서 볼 수 있다. 도 10에서 도시된 바와 같이, 노드(Va)에서의 전압은 계속 감소하는 양으로 변화한다. 그러나, 도 7에 도시된 접근 방법과는 다르게, 노드(Va)에서의 전압이 VTH점을 넘을 때, 교정이 정지하지 않고 오히려 지속된다. 도 10에 도시된 바와 같이, 노드(Va)에서의 전압이 값(VTH)을 넘은 후, 전압 조정은 지속되지만, 연속적인 전압 조정은, 각 조정으로 값(VTH)에 점점 근접하게 접근하면서 노드(Va)에서의 전압과 반대 극성으로 이루어진다. 각 커패시터(904 및 902) 상에서 전하의 크기는 각 전압 조정에 따라 하강하기 때문에, 전압 조정의 극성 변화가 발생할 때, 다음의 전압 조정은 이전의 조정보다 크기에서 여전히 줄어든다.
따라서, 동작 도중에 도 9, 도 9a 및 도 10의 실시예는 VTH레벨의 초과가 검출될 때까지 수행되는 것이 아니라, 미리 정해진 간격 동안 수행된다. 하나의 실시예에 있어서, 교정은 10개의 전압 조정 증가 동안 동작하도록 설정될 수 있다. 10개의 교정 주기는 전형적으로 50MHz와 350MHz 사이의 주파수에 동기가 맞춰질 수 있다.
따라서, 증폭기 주위에 제어 루프로서 제공된 임계값-조정 스위치 네트워크가 비교기에 제공된다. 제어 루프는 업 또는 다운 임계 조정이 필요한 지를 검출하는 논리 회로를 포함한다. 비교기의 이전 임계값 결정의 결과는 임계값을 이동시킬 방향을 결정하기 위하여 사용된다. 교정에 앞서, 커패시터(902 및 904)는 기준 전압(Vup및 Vdown)으로 대전된다. 이것은 교정 시스템 내의 유한 양의 전하를 정한다. 커패시터(607)는 상기 전하의 적은 양을 큰 접속 커패시터(609)에 전달하는 목적을 갖는다. 임계값을 위로 이동시키기 위하여, 예컨대 커패시터(609)는 커패시터(607)로부터 접속이 끊어진다. 그런 다음, 커패시터(607)는 커패시터(902 및 904)에 연결된다. 최종적으로, 커패시터(607)는 커패시터(902 및 904)로부터 접속이 끊어지고, 커패시터(609)에 다시 연결된다. 단순히 전압원 대신에 커패시터(902와 904)를 제공하는 것이 유리한데, 왜냐하면 자체 교정 처리 도중에 비교기가 임계값을 "초과"("overstep")할 수 있기 때문이다. 따라서, 다음의 교정 주기상에서, 기준 커패시터에 대한 전달 커패시터의 연결 극성은 반대 방향의 단계를 초래한다. 기준 레벨을 제공하기 위해 커패시터를 사용함으로써, 이들의 전하는, 단계의 반전이 발생할 때까지, 어느 정도 고갈될 것이다. 다른 한편, 고정된 전압원과 함께 발생할 반전 단계는 클 수 있고, 임계값의 최종 정확도를 손상시킬 수 있다.
도 9, 9a 및 10에 도시된 실시예를 실현하기 위한 단계를 요약하는 흐름도가 도 10a에 도시되었다. 도 10a의 흐름도는 도 7a의 다이내믹 교정 단계(6004b 내지 6004d)가 단계(1004b 및 1004c)로 대체된 것을 제외하면, 도 7a의 흐름도와 유사하다. 도 10a에 도시된 바와 같이, 초기 다이내믹 옵셋이 단계(6004a)에서 결정된 후, 노드에서의 전압(Va)은 제 1 디지털 래치(630)의 출력에 의해 표시된 전류 옵셋이 어떤 것인지에 따라 조정된다. 그후, 단계(1004c)에서 미리 정해진 수(또는 미리정해진 시간)의 전압 조정이 발생하였는 지가 결정된다. 발생하지 않았다면, 제어 경로는 추가적인 전압 조정을 위하여 단계(1004b)로 되돌아간다. 미리 정해진 수의 조정이 발생하였을 때, 교정 정차는 단계(6004e)에 의해 표시된 바와 같이 정지된다.
도 9, 9a 및 10의 회로를 실현하기 위한 타이밍도가 도 11 및 12에 도시되었다. 도 11은 클록 신호(1100), 판독 또는 서보 개시 신호(1102), ZERO 신호(1106), 다이내믹 교정 신호(CAL)(1108) 및 ADC REF 신호(1110) 사이의 관계를 도시한다. 도 11에 도시된 바와 같이, 판독 또는 서보 신호(1102)가 판독 또는 서보 동작의 개시를 나타내기 위하여 수신된 후, 오토-제로 절차는 ZERO 신호(1106)의 높은 상태의 인가{ZERO 신호의 반전 신호, ZEROB는 도 8의 트랜지스터(826)를 제어한다}에 의해 표시된 바와 같이 개시된다. 덧붙여, ADC REF 신호(1110)는 입력 스위치{스위치(530) 또는 스위치(817 및 818)}를 제어하여, 기준 전압(예컨대, 도 6, 8, 9 및 9a의 Vref)이 ADC REF 신호(1110)가 높은 상태일 때 입력 스위치를 통해 적분 증폭기에 연결되도록 한다. 도 11의 도시된 예에 있어서, 오토-제로 단계는 100 ns동안 지속된다. 다이내믹 교정 신호(CAL)(1108)는 교정이 일어날 수 있는 주기를 나타낸다. 도 11에 도시된 바와 같이, 교정 시간 동안 도시된 예의 시간은 10/Fs(10 클록 주기)이다. 오토-제로가 달성되는 주기와 다이내믹 교정이 달성되는 주기 사이에, 시간의 주기(tzcal)가 제공되어 비교기는 오토-제로 단계 이후 안정될 수 있다.
tcal주기 동안 발생하는 동작은 도 12에 보다 상세하게 도시되었다. 특히, 도 12는 다이내믹 교정 신호(1108)가 높은 상태일 때의 동작을 도시한다. AMP 신호(1200), LATCH 신호(1202), 데이터 신호(Q)(1204), PUMPB 신호(1206), 및 CHARGE 신호(922)가 모두 도시되었다. AMP 신호(1200)는 트랜지스터(831)를 제어하고, LATCH 신호(1202)(및 반전된 신호, LATCHB)는 도 8에 도시된 바와 같이 각각 트랜지스터(842, 844)를 제어한다. 데이터 신호(1204)는 도 9에 도시된 바와 같이 게이트(920)에 제공될 수 있는 제 1 디지털 래치(630)의 출력을 나타낸다. CHARGE 신호(922)는 도 9에 도시된 바와 같이 게이트(920)의 다른 입력이다. PUMPB 신호(1206)는 펌프 스위치(655)를 제어하여, PUMPB 신호가 낮은 상태일 때, 펌프 스위치(655)가 닫히고, PUMPB 신호가 높은 상태일 때, 펌스 스위치(655)가 개방되게 한다. PUMPB 신호가 높은 상태가 된 후, 커패시터(607)의 충전이 발생할 수 있고, 따라서 CHARGE 신호가 높은 상태로 된다. CHARGE 신호가 떨어진 후{따라서 스위치(650)가 더 이상 업 또는 다운 노드(940 및 942)에 연결되지 않는다}, PUMPB 신호는 떨어져 펌프 스위치(655)가 닫히게 하고, 따라서 전압 노드(610)(Va)에서의 전압 레벨을 변화시킨다. 도시된 하나의 예에 있어서, 다이내믹 교정은 PUMPB 신호(1206)의 10개의 토글에 대응할 수 있는 전압(Va)의 10개의 증분 조정과, CAL 신호(1108)가 높은 상태인 동안의 CHARGE 신호(1208)를 포함할 수 있다.
도 12에 도시된 AMP, LATCH, PUMPB 및 CHARGE 신호의 인가 동안의 시간 주기는 시스템 클록 속도와 설계 선택에 따라 변할 수 있다. 예컨대, ADC는 전형적으로 50에서 350 MHz에 이르는 범위의 주파수로 클록킹된다{도 11의 클록신호(1100)}. AMP 신호는 클록 신호와 동일한 속도로 동작할 수 있다. 더욱이, 도 12에 도시된 바와 같이, treset시간(AMP 신호가 낮은 상태의 시간)은 전형적으로 0.5에서 1.0 ns의 범위이고, tamp시간(AMP 신호가 높은 상태가 되는 것과 LATCH 신호가 높은 상태가 되는 사이의 시간)은 전형적으로 1.0에서 1.5 ns의 범위이고, tlatch시간(LATCH 신호가 높은 상태의 시간)은 시스템 클록의 나머지 주기이다. PUMPB 신호는 LATCH 신호와 동일한 시간 동안에 높은 상태가 될 수 있다. CHARGE 신호는 PUMPB 신호가 높은 상태가 된 후 대략 0.25 ns 이후 높은 상태가 될 수 있고, CHARGE 신호는 PUMPB 신호의 대략 0.25 ns 이전에 떨어질 수 있어, 펌핑과 충전은 동시에 발생하기 않게 된다.
본 발명의 다른 변형 및 대체 실시예는 본 명세서의 관점에서 당업자에게는 자명할 것이다. 따라서, 본 명세서는 도시예만을 위한 것이고, 또한 당업자에게 본 발명을 수행하는 방법을 설명하기 위한 목적이다. 여기에 도시되고 설명된 본 발명의 형태는 도시예로서 취하여 한 것임을 이해해야 한다. 요소 또는 장치의 구성, 배열 및 형태에서 다양한 변화가 일어날 수 있다. 예컨대, 등가의 요소 또는 회로 블록이 본 명세서에서 도시되고 설명된 것과 대체될 수 있고, 본 발명의 특정 특성은 다른 특성의 사용과는 독립적으로 사용될 수 있고, 이러한 모든 것은 본 발명의 이러한 설명의 장점을 취한 당업자에게는 자명할 것이다.

Claims (23)

  1. 아날로그-디지털 변환기(ADC) 회로의 비교기를 교정하는 방법으로서,
    하나 이상의 비교기를 구비하는 ADC 회로를 제공하는 단계와,
    상기 비교기를 동작시키는 단계와,
    상기 비교기가 동작하는 동안 다이내믹 옵셋을 정정함으로써 상기 비교기를 교정하는 단계를 포함하는, ADC 회로의 비교기를 교정하는 방법.
  2. 제 1항에 있어서, 상기 교정 단계에 앞서 정적 옵셋을 정정하기 위해 오토-제로(auto-zero) 동작을 수행하는 단계를 더 포함하는, ADC 회로의 비교기를 교정하는 방법.
  3. 제 2항에 있어서, 상기 ADC 회로는 플래시 ADC 회로인, ADC 회로의 비교기를 교정하는 방법.
  4. 제 1항에 있어서, 오토-제로 동작을 수행함으로써 옵셋을 보상하는 단계와,
    다이내믹 옵셋을 결정하기 위하여 상기 비교기를 동작 클록 속도로 동작시키는 단계와,
    다이내믹 옵셋을 줄이기 위하여 상기 비교기 회로의 하나 이상의 노드에서의 전기 신호를 증분 량으로 조정하는 단계와,
    상기 다이내믹 옵셋이 충분하게 정정될 때까지, 또는 상기 조정 단계가 미리 정해진 횟수만큼 반복되었거나, 미리 정해진 시간 동안 반복될 때까지, 상기 조정 단계를 반복하는 단계를 더 포함하는, ADC 회로의 비교기를 교정하는 방법.
  5. 제 4항에 있어서, 상기 전기 신호는 상기 ADC 회로의 증폭기 입력에 연결된 전압인, ADC 회로의 비교기를 교정하는 방법.
  6. 제 4항에 있어서, 상기 동작 단계는 초기 다이내믹 옵셋을 결정하는 단계를 더 포함하는데, 상기 전기 신호의 조정은 초기 다이내믹 옵셋에 의존하고, 상기 조정 단계는 상기 비교기 출력이 원하는 임계값에 도달하거나 초과할 때까지 반복되는, ADC 회로의 비교기를 교정하는 방법.
  7. 제 6항에 있어서, 상기 전기 신호는 상기 ADC 회로의 증폭기 입력에 연결된 전압인, ADC 회로의 비교기를 교정하는 방법.
  8. 제 4항에 있어서, 상기 전기 신호의 상기 조정은 상기 비교기의 현재의 출력에 의존하는데, 상기 방법은, 미리 정해진 수의 조정이 수행되었을 때 상기 반복 단계를 정지하는, ADC 회로의 비교기를 교정하는 방법.
  9. 제 8항에 있어서, 상기 전기 신호는 상기 ADC 회로의 증폭기 입력에 연결된 전압인, ADC 회로의 비교기를 교정하는 방법.
  10. 데이터 검출 회로를 동작시키는 방법에 있어서,
    데이터 저장 매체로부터 입력 데이터 신호를 수신하는 단계와,
    상기 입력 데이터 신호를, 다수의 비교기를 포함하는 샘플링 회로에 접속시키는 단계와,
    하나 이상의 상기 비교기를 간헐적으로 교정하는 단계로서, 상기 교정의 하나 이상의 부분은 상기 하나 이상의 비교기가 클록킹(clocked)되는 동안 수행되는, 간헐적으로 교정하는 단계를 포함하는, 데이터 검출 회로를 동작시키는 방법.
  11. 제 10항에 있어서, 상기 교정 단계는 상기 비교기의 다이내믹 옵셋을 교정하는, 데이터 검출 회로를 동작시키는 방법.
  12. 제 11항에 있어서, 상기 다수의 비교기는 간헐적으로 교정되는, 데이터 검출 회로를 동작시키는 방법.
  13. 제 10항에 있어서, 상기 데이터 검출 회로는 판독 채널 회로이고, 상기 데이터 저장 매체는 디스크 저장 매체이되, 상기 교정 단계는 상기 비교기의 다이내믹 옵셋을 교정하는데, 상기 방법은,
    상기 비교기가 동작 주파수로 동작하는 동안 상기 교정 단계를 수행하는 단계와,
    상기 디스크로부터 데이터 세그먼트 샘플링의 개시 또는 종료에 대응하는 간헐적인 주기로 상기 교정 주기를 수행하는 단계로서, 상기 다수의 비교기 각각은 상기 간헐적인 주기 동안 교정되는, 간헐적인 주기로 상기 교정 주기를 수행하는 단계를 포함하는, 데이터 검출 회로를 동작시키는 방법.
  14. ADC에 사용하기 위한 비교기에 있어서,
    ADC 입력에 연결된 비교기 입력과,
    비교기 출력과,
    상기 비교기 입력과 상기 비교기 출력에 연결된 증폭기와,
    비교기 제어 루프를 제공하고, 상기 비교기가 동작하는 동안 상기 비교기의 다이내믹 옵셋을 교정하는, 옵셋 제어 회로를 포함하는, ADC에 사용하기 위한 비교기.
  15. 제 14항에 있어서, 상기 증폭기의 입력에 접속된 제어 노드로서, 상기 제어 노드에서의 전기적인 파라미터는 상기 비교기의 다이내믹 옵셋을 교정하기 위해 조정되는, 제어 노드를 더 포함하는, ADC에 사용하기 위한 비교기.
  16. 제 15항에 있어서, 상기 전기적인 파라미터는 상기 증폭기의 입력으로서 동작하는 전압 레벨인, ADC에 사용하기 위한 비교기.
  17. 제 14항에 있어서, 상기 옵셋 제어 회로는, 상기 증폭기 출력에 연결된 옵셋 전압을 검출하고, 상기 비교기를 교정하기 위하여 상기 증폭기의 입력에 연결된 제어 노드에서의 전압을 조정하는, ADC에 사용하기 위한 비교기.
  18. 제 17항에 있어서, 상기 옵셋 제어 회로는, 검출된 상기 옵셋 전압에 따라 제어 노드에서의 전압을 조정하기 위하여, 상기 제어 노드에 스위칭 가능하게 연결된 하나 이상의 커패시터를 포함하는, ADC에 사용하기 위한 비교기.
  19. 제 18항에 있어서, 상기 옵셋 제어 회로는 상기 커패시터에 스위칭 가능하게 연결된 하나 이상의 전압원을 더 포함하는, ADC에 사용하기 위한 비교기.
  20. 데이터 검출 시스템에 있어서,
    데이터 저장 매체에 연결되고, 상기 데이터 저장 매체로부터 데이터 스트림을 수신하는, 입력과,
    상기 입력에 연결된 아날로그-디지털 변환기와,
    상기 아날로그-디지털 변환기 내의 하나 이상의 비교기와,
    상기 하나 이상의 비교기 내의 증폭기로서, 상기 비교기의 하나 이상의 노드는 상기 증폭기의 입력에 연결된, 증폭기와,
    하나 이상의 노드에 연결되고, 상기 증폭기의 출력에 연결된 옵셋 제어 루프로서, 상기 비교기의 다이내믹 옵셋이 교정될 수 있도록 상기 하나 이상의 노드에서의 전기적인 파라미터를 조정하기 위하여, 비교기가 클록킹되는 동안 동작하는, 옵셋 제어 루프를 포함하는, 데이터 검출 시스템.
  21. 제 20항에 있어서, 상기 저장 매체는 자기 하드디스크인, 데이터 검출 시스템.
  22. 제 21항에 있어서, 상기 옵셋 제어 루프는,
    상기 비교기의 다이내믹 옵셋의 극성을 결정하기 위한 옵셋 검출 회로와,
    사익 옵셋 검출 회로에 의해 검출된 다이내믹 옵셋에 따라 하나 이상의 노드에서의 전기적인 파라미터의 값을 조정하기 위한 조정 회로를 포함하는, 데이터 검출 시스템.
  23. 제 22항에 있어서, 상기 조정 회로는, 상기 하나 이상의 노드에 스위칭 가능하게 연결된 커패시터와, 상기 커패시터에 스위칭 가능하게 접속된 하나 이상의 전압원을 포함하는, 데이터 검출 시스템.
KR1020007002294A 1997-09-05 1998-08-14 플래시 아날로그-디지털 변환기의 교정 방법 및 회로 KR20010023643A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/924,108 1997-09-05
US08/924,108 US5990814A (en) 1997-09-05 1997-09-05 Method and circuit for calibration of flash analog to digital converters
PCT/US1998/016898 WO1999013583A1 (en) 1997-09-05 1998-08-14 Method and circuit for calibration of flash analog to digital converters

Publications (1)

Publication Number Publication Date
KR20010023643A true KR20010023643A (ko) 2001-03-26

Family

ID=25449718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007002294A KR20010023643A (ko) 1997-09-05 1998-08-14 플래시 아날로그-디지털 변환기의 교정 방법 및 회로

Country Status (7)

Country Link
US (1) US5990814A (ko)
EP (1) EP1010252B1 (ko)
JP (1) JP2001516982A (ko)
KR (1) KR20010023643A (ko)
AU (1) AU8907198A (ko)
DE (1) DE69812122D1 (ko)
WO (1) WO1999013583A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940594B1 (ko) * 2002-01-18 2010-02-03 소니 주식회사 병렬형 아날로그 디지털 변환기

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445317B2 (en) * 1998-11-20 2002-09-03 Telefonaktiebolaget L M Ericsson (Publ) Adaptively calibrating analog-to-digital conversion
US6690311B2 (en) 1998-11-20 2004-02-10 Telefonaktiebolaget Lm Ericsson (Publ) Adaptively calibrating analog-to-digital conversion with correction table indexing
US6127955A (en) 1998-11-20 2000-10-03 Telefonaktiebolaget Lm Ericsson (Publ) Method and system for calibrating analog-to-digital conversion
US6255979B1 (en) * 1999-02-24 2001-07-03 Intel Corporation CMOS flash analog to digital converter compensation
US6288667B1 (en) * 2000-03-13 2001-09-11 Massachusetts Institute Of Technology Low power analog-to-digital converter
US6420983B1 (en) * 2000-05-25 2002-07-16 Texas Instruments Incorporated On-line offset cancellation in flash A/D with interpolating comparator array
US6504499B1 (en) * 2000-11-01 2003-01-07 International Business Machines Corporation Analog-to-digital converter having positively biased differential reference inputs
SE520277C2 (sv) * 2001-02-27 2003-06-17 Ericsson Telefon Ab L M Införande av kalibreringssekvens hos en A/D-omvandlare
US6459394B1 (en) 2001-05-22 2002-10-01 Cirrus Logic, Inc. Multi-bank flash ADC array with uninterrupted operation during offset calibration and auto-zero
TW564598B (en) * 2001-07-13 2003-12-01 Via Tech Inc Data converter using active interpolation in background auto-zeroing
US6396430B1 (en) * 2001-08-14 2002-05-28 Texas Instruments Incorporated Pre-amplifier design for high-speed analog-to-digital converters
SE521575C2 (sv) * 2002-03-25 2003-11-11 Ericsson Telefon Ab L M Kalibrering av A/D omvandlare
US6856265B2 (en) * 2002-03-28 2005-02-15 Via Technologies Inc. Data converter with background auto-zeroing via active interpolation
US6816096B2 (en) * 2002-04-23 2004-11-09 Ultra Design, L.L.C. Response-based analog-to-digital conversion apparatus and method
US7231306B1 (en) * 2002-04-30 2007-06-12 Rambus Inc. Method and apparatus for calibrating static timing offsets across multiple outputs
DE50207726D1 (de) * 2002-08-29 2006-09-14 Infineon Technologies Ag Quantisierer für einen Sigma-Delta-Modulator und Sigma-Delta-Modulator
DE10239859B3 (de) * 2002-08-29 2004-04-15 Advanced Micro Devices, Inc., Sunnyvale Vorrichtung und Verfahren zur Spannungsspitzen-Messung mit digitalem Speicher
US6980139B2 (en) * 2002-08-29 2005-12-27 Infineon Technologies Ag Sigma-delta-modulator
US7397848B2 (en) 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver
US6927713B2 (en) * 2003-04-23 2005-08-09 Ultradesign, Llc Response-based analog-to-digital conversion apparatus and method
US6833800B1 (en) 2003-09-17 2004-12-21 Analog Devices, Inc. Differential comparator systems with enhanced dynamic range
US7218258B2 (en) * 2004-02-05 2007-05-15 Broadcom Corporation Method and system for mixed analog-digital automatic gain control
US7106230B2 (en) * 2004-06-17 2006-09-12 Kenet, Inc. Analog to digital converter calibration via synchronous demodulation
US7245244B1 (en) 2004-08-03 2007-07-17 Analog Devices, Inc. Correction methods and structures for analog-to-digital converter transfer functions
US7161523B1 (en) 2004-09-03 2007-01-09 Pmc-Sierra, Inc. Systems and methods for a self-organizing analog-to-digital converter
US7233274B1 (en) * 2005-12-20 2007-06-19 Impinj, Inc. Capacitive level shifting for analog signal processing
US7352307B2 (en) * 2006-02-09 2008-04-01 Atmel Corporation Comparator chain offset reduction
EP1921749B1 (en) * 2006-11-13 2010-08-04 Rohde & Schwarz GmbH & Co. KG Circuit and method for generating a set of intermediate voltages
JP4469902B2 (ja) * 2008-03-04 2010-06-02 富士通株式会社 半導体装置及びその制御方法
US7813199B2 (en) * 2008-04-22 2010-10-12 Micron Technology, Inc. Current mode data sensing and propagation using voltage amplifier
US7492301B1 (en) * 2008-07-29 2009-02-17 International Business Machines Corporation Low power to analog to digital converter with small input capacitance
JP2010124449A (ja) * 2008-10-21 2010-06-03 Renesas Electronics Corp アナログデジタル変換回路
JP2010268349A (ja) * 2009-05-18 2010-11-25 Renesas Electronics Corp アナログ／デジタル変換回路及びアナログ／デジタル変換方法
US7936298B2 (en) * 2009-09-18 2011-05-03 Mediatek Singapore Pte. Ltd. Integrated circuit and electronic device comprising threshold generation circuitry and method therefor
US8350737B2 (en) 2011-01-12 2013-01-08 International Business Machines Corporation Flash analog to digital converter with method and system for dynamic calibration
US8416106B2 (en) * 2011-04-20 2013-04-09 Fujitsu Limited Calibration scheme for resolution scaling, power scaling, variable input swing and comparator offset cancellation for flash ADCs
US8901937B2 (en) * 2011-10-18 2014-12-02 Analog Devices, Inc. Foreground techniques for comparator calibration
US9143371B1 (en) * 2013-07-15 2015-09-22 Pmc-Sierra Us, Inc. Method for reducing jitter in receivers
RU2544783C1 (ru) * 2014-03-27 2015-03-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Уфимский государственный авиационный технический университет" Управляемое прецизионное регенеративное пороговое устройство
DE102015212848A1 (de) * 2015-07-09 2017-01-12 Forschungszentrum Jülich GmbH Filterschaltung zur Filterung eines Eingangssignals eines Analog-Digital-Wandlers
TWI657666B (zh) * 2017-10-31 2019-04-21 聯陽半導體股份有限公司 類比至數位轉換器及其校正方法以及校正設備
US10866277B2 (en) * 2018-08-30 2020-12-15 Nxp B.V. Analog-test-bus apparatuses involving calibration of comparator circuits and methods thereof
US11005469B1 (en) * 2019-11-27 2021-05-11 Robert Bosch Gmbh Two step high speed auto-zero and self-calibration comparator

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6011849B2 (ja) * 1976-02-10 1985-03-28 日本電気株式会社 オフセツト補償回路
FR2396463A1 (fr) * 1977-06-30 1979-01-26 Ibm France Circuit pour compenser les decalages du zero dans les dispositifs analogiques et application de ce circuit a un convertisseur analogique-numerique
JPS5728517U (ko) * 1980-07-22 1982-02-15
DE3069190D1 (de) * 1980-12-11 1984-10-18 Itt Ind Gmbh Deutsche Mos-parallel a/d converter
US4799041A (en) * 1986-10-06 1989-01-17 Applied Automation, Inc. Recirculating analog to digital converter with auto-calibrating feature
JP2726413B2 (ja) * 1986-12-25 1998-03-11 株式会社東芝 振幅比較回路
US4979055A (en) * 1987-06-02 1990-12-18 Conner Peripherals, Inc. Disk drive system controller architecture utilizing embedded real-time diagnostic monitor
US4815118A (en) * 1987-06-29 1989-03-21 General Electric Company Data converter for CT data acquisition system
US4864437A (en) * 1988-03-07 1989-09-05 Syquest Technology Head loading velocity control
US5255136A (en) * 1990-08-17 1993-10-19 Quantum Corporation High capacity submicro-winchester fixed disk drive
US5170299A (en) * 1990-08-17 1992-12-08 Quantum Corporation Edge servo for disk drive head positioner
ES2129414T3 (es) * 1990-09-18 1999-06-16 Rodime Plc Sistema de control digital para unidades de disco.
US5335365A (en) * 1991-07-08 1994-08-02 Motorola, Inc. Frequency synthesizer with VCO output control
US5341249A (en) * 1992-08-27 1994-08-23 Quantum Corporation Disk drive using PRML class IV sampling data detection with digital adaptive equalization
US5321559A (en) * 1992-08-27 1994-06-14 Quantum Corporation Asynchronous peak detection of information embedded within PRML class IV sampling data detection channel
US5424881A (en) * 1993-02-01 1995-06-13 Cirrus Logic, Inc. Synchronous read channel
US5297184A (en) * 1993-02-01 1994-03-22 Cirrus Logic, Inc. Gain control circuit for synchronous waveform sampling
US5397936A (en) * 1993-05-03 1995-03-14 Industrial Technology Research Institute Input voltage-induced spurious current canceler for autozero type comparator in analog-to-digital converters
JP3222276B2 (ja) * 1993-07-30 2001-10-22 セイコーインスツルメンツ株式会社 コンパレータ回路およびコンパレータ回路の制御方法
US5384671A (en) * 1993-12-23 1995-01-24 Quantum Corporation PRML sampled data channel synchronous servo detector
US5459679A (en) * 1994-07-18 1995-10-17 Quantum Corporation Real-time DC offset control and associated method
US5576904A (en) * 1994-09-27 1996-11-19 Cirrus Logic, Inc. Timing gradient smoothing circuit in a synchronous read channel
US5572558A (en) * 1994-11-17 1996-11-05 Cirrus Logic, Inc. PID loop filter for timing recovery in a sampled amplitude read channel

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940594B1 (ko) * 2002-01-18 2010-02-03 소니 주식회사 병렬형 아날로그 디지털 변환기

Also Published As

Publication number Publication date
AU8907198A (en) 1999-03-29
US5990814A (en) 1999-11-23
EP1010252B1 (en) 2003-03-12
WO1999013583A1 (en) 1999-03-18
JP2001516982A (ja) 2001-10-02
DE69812122D1 (de) 2003-04-17
EP1010252A1 (en) 2000-06-21

Similar Documents

Publication Publication Date Title
US5990814A (en) Method and circuit for calibration of flash analog to digital converters
US6084538A (en) Offset calibration of a flash ADC array
US6962436B1 (en) Digitizing temperature measurement system and method of operation
US5990707A (en) Method and system for sliced integration of flash analog to digital converters in read channel circuits
US9148159B1 (en) Dual comparator-based error correction scheme for analog-to-digital converters
KR100295120B1 (ko) 디지털저장용판독채널장치에서리드백신호를적응적으로처리하는방법및장치
US20170026167A1 (en) Phase interpolator
US20090027116A1 (en) Method and integrated circuit including an amplifier calibration circuit
KR100918755B1 (ko) 제로 크로싱 검출을 이용한 샘플링된 데이터 회로
US7605646B2 (en) Low glitch offset correction circuit for auto-zero sensor amplifiers and method
US6903558B1 (en) Digitizing ohmmeter system
JP2009500922A (ja) ゼロ交差検出を用いたサンプル値回路
JP4023684B2 (ja) 周波数電流変換回路、及びそれを備えるイコライザ、光ディスク装置
JP4596424B2 (ja) Ａ／ｄ変換回路
JP4515720B2 (ja) オフセット制御回路及び信号処理装置
JP4281909B2 (ja) Ａ／ｄ変換回路とそれを用いたディスク再生システム
JP2008530955A (ja) 電圧制御発振器のためのフィードバックシステム内のオフセット補正
Jiang et al. A 200 MHz 6-bit folding and interpolating ADC in 0.5-/spl mu/m CMOS
Scholtens A 2.5 volt 6 bit 600MS/s flash ADC in 0.25 µm CMOS
US11855651B2 (en) Discrete-time offset correction circuit embedded in a residue amplifier in a pipelined analog-to-digital converter (ADC)
US9160357B1 (en) Residual error sampling and correction circuits in INL DAC calibrations
Vin Chold Vout Vout
Ko et al. A robust digital timing recovery with asymmetry compensator for high speed optical drive systems
JP3101497U (ja) 位相ロックループ回路
De la Cruz A switched opamp comparator to improve the conversion rate of low-power low-voltage successive approximation ADCs

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid