KR100295120B1 - 디지털저장용판독채널장치에서리드백신호를적응적으로처리하는방법및장치 - Google Patents

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Abstract

디스크 드라이브와 같은 기억장치의 리드백시스템에 ER 필터를 적응적으로 최적화하기 위한 장치와 방법이 설명된다. 샘플치는 기억장치로부터 판독되고, 오차값은 샘플치와 이상치 사이에서 계산된다. ER 필터의 극점 피라미터와 영점이 변경되어, ER 필터를 최소화한다. 개시된 장치와 방법은 기억장치의 정상적인 동작 중에 실시간으로 ER 필터를 적응적으로 최적하하도록 사용자 데이터와 함께 동작할 수 있다. 또한, 온도보상 회로는 ER 필터에서 온도 의존성을 보상하는 것으로서 개시되어 있다.

Description

디지털저장용 판독채널장치에서 리드백신호를 적응적으로 처리하는 방법 및 장치
본 출원은 미국 특허출원번호 제 08/695,587 호 (발명의 명칭 : "METHODS AND STRUCTURE FOR SAMPLED-DATA TIMING RECOVERY WITH REDUCED COMPLEXITY AND LATENCY", 출원인 : Shin-Ming Shih, Tzu-wang Pan, 및 Jenn Gang Chern, 출원일 : 1996년 8월 1일, 대리인 정리 번호 : M-3712) 와 관련되며, 상기 출원은 본 출원과 함께 계류중이며 본 출원의 양수인에게 양도되어 있고 본 출원에서 인용된다.
본 출원은 미국 특허출원번호 제 08/695,327 호 (발명의 명칭 : "METHODS AND STRUCTURE FOR SAMPLED-DATA TIMING RECOVERY WITH REDUCED COMPLEXITY AND LATENCY", 출원인 : Shin-Ming Shih, Tzu-wang Pan, 및 Jenn Gang Chern, 출원일 : 1996년 8월 1일, 대리인 정리 번호 : M-3711) 와 관련되며, 상기 출원은 본 출원과 함께 계류중이며 본 출원의 양수인에게 양도되어 있고 본 출원에서 인용된다.
본 발명은 리드백신호를 부분 응답 목표로 등화하기 위한 방법 및 시스템에 관한 것이다. 특히, 본 발명은 멀티 레이트 동작과 저속 시변 채널에 적응할 수 있는 프로그램가능 내지 적응적 파라미터를 가진 결합형 등화 수신 필터를 최적화하기 위한 방법 및 장치에 관한 것이다.
디지털 자기적 및 광학적 저장 응용기술은, 매체상으로의 디지털 시퀸스의 기록과 리드백헤드에 의해 감지되고 잡음, 간섭 및 왜곡에 의해 훼손된 아날로그 신호로부터의 시퀸스의 검색에 관련된다. 설계의 기본적인 목적은, 기록된 시퀸스와 검색된 시퀸스사이의 오차의 허용도를 유지하면서도, 단위 영역당 최대의 기록밀도를 성취하는 것이다. 이 설계목적을 성취하기 위해서 판독/기록 채널에 코딩기법과 등화기법을 결합하여 사용한다. 이들의 각각의 기능은 이하에서 검토된다.
디지털 자기적 및 광학적 기억장치는 RLL 코드를 사용하여 신호검출능력을 개선시키거나 타이밍 및 이득 루프에 대한 빈번한 갱신을 보장한다. RLL 코드는 이진 입력 신호에서 연속하는 상태변화들사이의 심볼 간격의 최소 및 최대 개수를 각각 제어하는 2개의 파라미터, 즉 d 와 k 에 의해 일반적으로 규정된다. 주어진 값 d 에 대해, RLL 코드는 연속하는 상태변화들사이에 최소한 (d+1) 개, 최대한 (k+1) 개의 심볼 간격이 있다는 것을 보장한다. 디지털 자기적 및 광학적 기억장치에 통상적으로 사용되는 코드는 (d, k) 제약조건으로서 (1, 7) 과 (2, 7) 을 가진 코드를 포함한다. 이러한 코드는 피크 검출 방법에서 통상적으로 사용된다. k 제약조건은, 0이 아니 채널 출력이 어떤 최소의 빈도로 생성되어 타이밍 및 이득 루프의 확실한 동작을 유지시키는 것을 보장한다. d 제약조건은 피크 검출로 신호검출능력을 돕는다. 부분 응답 최대 우도법 (PRML; Partial Response Maxium Likelihood) 에 대해 관심이 증가함에 따라, d = 0 코드는 그의 본질적으로 더 높은 코드레이트 때문에 인기를 얻고 있다.
자기적 및 광학 기록 시스템에서 기록밀도를 제한하는 주요 영향들중의 하나는 심볼 상호 간섭(ISI; Intersymbol Interference) 이다. 이 영향은 헤드/매체 결합의 대역 제한성으로 인한 것이며 매체상에 연속하여 기록된 상태변화 로 인해 응답이 오버랩된다. 즉, 어떤 시점에서, 매체로부터의 출력 신호는, 그 시점에서 입력 심볼로 인한 응답뿐만 아니라, 그 이전에 기록된 심볼로부터의 응답으로 이루어진다. 이 오버랩의 양과 범위는 선형 기록밀도가 증가됨에 따라 증가되어, 심볼들사이의 패턴들의 오버랩을 일으키는데, 그것은 매우 복잡도가 높아 간단한 장치로는 해결하기 어렵게 된다.
ISI 영향을 해결하기 위해 요구되는 복잡도를 감소시키기 위해, 리드백신호는 소정의 부분 응답 (PR) 신호와 먼저 등화된다. PR 신호는 연속적인 입력 심볼로 인한 출력 신호의 응답의 제어된 오버팹 (또는 간섭) 을 허용한다는 특징을 갖는다. 등화 후에 제어된 ISI 에 대한 선험적 지식에 의해 등화되지 않은 신호의 검출기에 비해 그 요구되는 검출기의 복잡도가 현저히 감소하게 된다.
도 1 에 도시된 바와 같이, 헤드/매체/프리앰프 (102) 의 출력 단자 (104)상의 아날로그 리드백신호는 등화기 (106) 의 입력 단자로 보내진다. PRML 수신기로 또한 알려진 등화기 (106) 는 리드백신호를 등화하여 등화기 (106) 의 출력단자상에 등화 신호를 생성한다. 등화 신호는 적절한 PR 신호로 된다.
데이터 통신과 디지털 자기기록 시스템에서 통상적으로 사용되는 PR 목표신호는 전달 다항식 P(D) = 1-D2으로 특징지워지며, 여기서 D 는 단위심볼지연연산의 변환을 나타낸다. 이 PR 신호는 "등급 IV PR" 또는 수정된 쌍-이진(duo-binary) 시그널링이라고 불리운다. 등급 IV PR 에 대한 적절하게 규정된 샘플링 시점에서 무잡음 출력 응답은 y(kT) = a(kT) - a|(k-2)T| n = 2, 3, ....로 주어지며, 여기서, a(kT) 는 시각 kt 에서의 입력심볼이고, 통상적으로 2차 체계 {0, 1} 또는 {1, -1} 로부터 선택된다. 즉, 시각 nT 에서의 출력샘플은 2개의 입력 심볼, a(nT) 와a[(n-2)T] 의 오버랩과 관련된다.
등화기 (106) 의 출력 단자 (108) 상의 등화 신호는, 비터비 알고리즘을 기초로 한 비터비 검출기 (110) 등의 시퀀스 검출기를 사용하여 검출된다. 등급IV PR과 비터비 검출기 결합기술은, 자기기록기술분야에서 "부분 응답 최대 우도(Partial Response Maximum Likelihood)", 약어로는 PRML 로 불리운다.
PR 목표 신호에 대한 선택은 유일하지 않으며, 동작 선형 밀도에 의해 지시된다. 자기기록응용분야에는 잘 알려진 많은 PR 목표가 존재한다. 이러한 목표는 현재는 통상적으로 PR 신호의 "확장된 등급 IV" 그룹이라고 불리운다. PR 신호의 확장된 등급 IV 그룹은 다항식 "P(D) = (1-D)(1+D)n" 로 나타내고, 여기서 n 은 적절히 선택된 음이 아닌 정수이다. n = 1 경우에는 표준 등급 IV 의 PR 신호가 얻어지며, n = 2 경우는 EPR4 로서 통상적으로 불리우며, n = 3 경우는 E2PR4 으로 불리운다.
등화법
도 2 에 되시된 바와 같이, 등화기 (106) 를 구현하는 대표적인 방법은 소망 목표 응답에 대한 등화를 수행하는 등화 필터로서 선형이산시간 필터 (230) 와 연동하여 "거친 (coarse)" 등화와 안티에일리어싱 (anti-aliasing) 을 수행하는 수신 필터로서 연속시간 필터 (210) 를 사용한다. 양자화기 (220) 는 연속시간 필터 (210) 의 출력을 이산시간 신호로 변환시키기 위해 사용된다. 헤드/매체/프리앰프 (102) 로부터의 리드백신호는 연속시간 필터 (210) 에 입력되어 입력 잡음이 대역제한된다. 샘플링된 아날로그신호 처리가 사용되는 경우에는 양자화기 (220) 는 생플링/유지 회로이다. 디지털신호 처리 기술의 경우에는, 양자화기 (220) 는 아날로그/디지탈 변환기이다. 선형 이산시간 필터 (230) 는 PR 수신기에서 중요한 처리 단계인 실제의 등화 기능을 수행한다. 선형 이산시간 필터 (230) 는 유일한 임펄스 응답 (FIR) 필터, 분기된 지연선 또는 트랜스버설 필터를 포함한, 여러 수단에 의해 실현될 수 있다. 자기 디스크 드라이브에 대한 PRML 판독채널은 등화용 FIR 필터를 이용하는 것이 증가하고 있다. FIR 필터는 리드백신호 (104) 의 소정 개수의 연속적인 샘플치를 취하여, 각각의 샘플치를 규정된 양만큼만 스케일링한 후, 스케일링된 값을 합하여 필터 출력을 생성한다. 스케일링 성분은 탭 가중치 또는 필터 계수로서 통상적으로 불리운다.
FIR 구조에 의하면, 필터 계수를 변화시킴으로써 필터 응답을 용이하게 변화시킬 수 있도록 한다. 그러므로, 필터 계수는 적응적인 알고리즘을 사용하여 실시간으로 또는 실시간에 가깝게 변화될 수 있다. 이러한 특징에 의해 자기 디스크 드라이브 시스템의 경우와 같은 멀티 레이트 신호 처리와 "시변" 채널과 관련되는 응용분야에 FIR 구조가 매우 적합하게 되도록 한다.
PRML 판독패널의 복잡도는 등화기 (106) 의 실현형태에 크게 의존한다. FIR 구조가 사용되면, PRML 판독채널의 복잡도는 필요한 탭 가중의 수에 의존하며, 탭 가중의 수는 주어진 헤드/매체 결합체에 대한 동작 선형 밀도와 연속시간 필터 (210) 의 전달함수에 의존한다.
통상적으로 연속시간 필터 (210) 는 저역통과 필터가 선택되며, 선형 이산시간 필터 (230) 는 샘플링된 아날로그 FIR 필터이다. 그러므로, 모든 등화는 10개의 탭 가중을 가용하여 샘플링된 아날로그 FIR 필터 내에서 수행된다. 탭가중의 수를 감소시키기 위해, 등화 기능을 연속시간 필터와 FIR 필터로 분할하는 것이 좋다.
FIR 필터의 사용은 많은 문제점을 가지고 있다. 예를 들면, 디지털 FIR 은 집적 회로상에 큰 영역을 필요로 하므로 가능한 집적도를 감소시킨다. 또한, 디지털 FIR 은 고전력을 사용하므로 휴대용 컴퓨터등의 전력-제약형 장치를 사용하기에는 부적절하다. 또한, 필요한 분해능을 얻기 위해, 다수의 탭 가중이 필요하게 된다. 모든 탭 가중치의 최적화는 매우 복잡하며, 시간이 걸리므로, FIR 필터를 실시간 적응적으로 사용하기에는 부적하다.
종래기술의 연속시간 필터와 종래기술의 선형 이산시간 필터는, 종래기술의 연속시간 필터와 종래기술의 설형 이산시간 필터의 기능을 수행하는 단일의 연속시간 필터인, 등화 수신 (Equalization and Receive; ER) 필터로 대체될 수 있다. ER 필터를 사용함으로써 종래기술에서 리드백신호를 등화하는데 사용되는 FIR 필터는 필요없게 되므로, EPR4 신호를 발생시키는 방법과 시스템을 단순하게 한다.
ER 필터는 가장 일반적으로 다음과 같은 전달함수 H(s) 에 의해 규정된다.
Figure pat00001
여기서, s 는 복소라플라스변수 (= jω) 이고, zj 과 pj 은 각각 전달함수의 영점과 극점이다. 일반적으로 2 내지 4 인 영점의 개수는, 일반적으로 6 내지 8 인 극점의 개수보다 적다.
ER 필터 설계상의 문제는, EPR4 목표 출력을 얻기 위해 극점과 영점을 결정하는 것과 관련된다. 이러한 문제는, 적절한 최적화 기술을 선택하여 오차값을 최소화시킴으로써, 해결될 수 있다. 예를 들면, H(jω) 와 다음 식으로 표현도는 소망하는 전달함수 D(jω) 사이의 평균 제곱 오차 (mean squared error) 를 최소화시키는 것에 의해 해결될 수 있다.
Figure pat00002
여기서, T(jω)는 2sin (ωT) cos (ωT/2) 로 주어진 목표 EPR4 펄스 응답 스펙트럼이고, C(jω) 는 ER 필터의 입력에서의 채널 (헤드/매체/프리앰프/VGA) 의 전체 펄스 응답 스펙트럼이다. 함수 C(jω) 는 적절한 채널 식별 방법을 사용하여 결정될 수 있다.
디스크 드라이브 응용분야에서, 함수 C(jω) 는 일반적으로 사용가능하지 않으며, 또한 제조시에 C(jw) 를 명확히 결정하는 것은 용이하지 않다. 그러나, EPR4를 발생시키는 간단한 방법은 단일 연속시간 필터를 사용하여 전달함수의 극점과 영점을 실시간에 가깝게 결정하기 위한 수정된 처리과정에 여전히 적용된다.
도 3 은 식 (1) 으로 나타내는 전달함수 H(s) 를 가진 ER 필터 (310) 를 최적화할 수 있는 시스템을 도시한다. 기지의 신호 a(kT) 가 예를 들면 디스크 드라이브등의 기억장치에 기록된다. 기지의 신호 a(kT) 는 샘플들사이의 간격 T를 가진 이산시간 신호이다. 기지의 신호 a(kT) 는 다양한 범위의 샘플을 제공하기 위해 비주기적이고 비교적 랜덤해야 한다. 의사 랜덤 신호는 쉬프트레지스터와
Figure pat00003
등의 발생 다항식을 사용하여 생성될 수 있다. 기지의 신호 a(kT) 는 적절한 등급 IV 의 PR 전달함수에 의해 기지의 산호 d(kT) 로 변환된다. 예를 들면, EPR4에서 d(kT) 는 다음 식으로 주어진다.
Figure pat00004
기지의 신호 a(kT) 는 ER(310) 의 입력 단자 (305) 상기 기지의 미등화 신호로서 기억장치로부터 판독된다. 미등화 신호는 ER 필터 (310) 에 의해 등화되어 ER 필터 (310) 의 출력 단자 (315) 상에 등화 신호를 생성시킨다. 등화 신호는 아날로그/디지털 컨버터 (320) 의 입력 단자 (321) 상에 수신된다. 등화 신호는 아날로그/디지털 컨버터 (320) 에 의해 샘플링되고 디지털화되어, 아날로그/디지털 컨버터 (320) 의 출력 단자 (325) 상에 이산시간 디지털 등화 신호를 출력시킨다. 이산시간 디지털 등화 신호는 또한 디지털 등화 신호 y(kT) 라고 불리며, 기지의 신호 a(kT)와 기지의 신호 d(kT) 에 동등한 샘플들 사이에 동일한 간격 T 를 갖고 있다. 가산기 (330) 는, 가산기 (330) 의 양의 입력 단자 (332) 상에 디지털 등화 신호 y(kT) 로부터 가산기 (330) 의 음의 입력 단자 (331)상의 기지의 신호 d(kT) 를 감산하여 가산기 (330) 의 출력 단자 상에 오차 신호 e(kT) 를 생성한다.
오차 신호 e(kT) 는, 디지털 등화 신호 y(kT) 의 평균 제곱 오차를 계산하기 위해 최적화기에 의해서 사용된다. 다음에, 최적화기 (340) 는 표준 구배법(Standard Gradient Method) 을 사용하여, 평균 제곱 오차를 기초로 하여 ER 필터 (310) 의 극점과 영점의 위치를 최적화한다. 대체적으로, 최적화기 (340) 는 식 (1) 에서 분자 및 분모의 다항식의 계수를 최적화할 수 있다. 극점과 영점 (또는 계수) 의 초기 추정치는 최적화기 (340) 의 입력 단자 (342) 상으로 최적화기 (340) 에 제공되어 ER 필터 (310) 의 최적화를 초기화시킨다. 극점과 영점의 초기 추정치는 매체 특성, 헤드 특성, 및 데이터 레이트와 같은 요인에 의존한다. 비적응적 시스템에 있어서의 극점과 영점 위치를 설정하기 위해 사용되는 종래기술의 동일한 방법이, 적응적 시스템의 초기 추정치에 대해 이용될 수 있다.
최적화기 (340) 는 새로운 극점과 영점 (또는 계수) 을 계산하여 새로운 추정치를 최적화기 (340) 의 출력 단자 (345) 상의 디지털/아날로그 컨버터 (DAC) 뱅크 (350) 로 보낸다. DAC 뱅크 (350) 는 새로운 극점과 영점 (또는 계수) 을 아날로그신호로 변환시켜 ER 필터 (350) 의 극점과 영점을 이동시킨다. 가산기 (330), 최적화기 (340), 및 DAC 뱅크 (350) 는 하드웨어 또는 펌웨어, 마이크로컨트롤러 또는 마이크로프로세서를 가진 소프트웨어 또는 그들의 결합에 의해서 완전히 실현될 수 있다.
최적화 과정이 어떻게 실현되는지와 무관하게, ER 필터 파라미터 즉 극점과 영점은 상기 방법을 이용하여 주어진 채널 (헤드/매체 결합물) 과 데이터 레이트에 대해 사용자의 의도에 맞게 설정될 수 있다. 그러므로, 도 3 에 도시된 시스템은, 일정한 밀도의 기록수단을 가진 자기 디스크 드라이브등의 멀티 레이트 응용분야에 사용될 수 있다.
식 (1) 에 따른 통상직인 ER 필터의 설계에는 2개의 중요한 단점은 갖는다. 먼저, 가변 파라미터의 수가 너무 많게 된다는 것이다. ER 필터에 있어서 각각의 데이터 영역과 각각의 헤드/매체 결합체에 대해서, 8 ∼ 12개의 파라미터 (2 ∼ 4개의 영점과 6 ∼ 8개의 극점) 이 필요하게 된다. 1개 디스크/ 2개 헤드와 16개의 데이터 영역을 가진 가장 간단한 디스크 드라이브 구성에서도, 이렇게 많은 파라미터의 결정과 보존에는 시간이 걸리며 비용이 높아진다. 그러므로, 종래 기술의 시스템은 디스크 드라이브의 실제 동작중에 있어서 디스크 드라이브의 상태를 변화시키는 데에 사용하기에 적합하지 않다.
또한 필터 파라미터를 결정하는 데에 사용되는 최적화 과정은 평균 제곱오차 (MSE) 으로 통상적으로 선택되는 비용 함수에 대한 총체적인 최소값을 일반적으로 나타내지 않는다. 그러므로, 파라미터 최적화시에 부분적인 최소값으로 고정되지 않도록 하여, 극점/영점의 초기값은 신중하게 선택되어야 한다.
또한, ER 필터는 환경 변화, 특히 양의 전원전압 Vcc및 온도에서의 변화에는 의존하지 않아야 한다. 불행히도, 집적회로를 실현하기 위해 통상적으로 사용되는 장치는 전압 및 온도 의존성을 갖는다. 그러므로, 단순히 집적화된 필터는 전압과 온도에 의존하는 응답을 갖게 된다. 이러한 문제점을 극복하기 위해, 2개의 주요 보상법이 사용된다. 하나는 마스터 슬레이브 방식을 사용하는 것으로, 필요한 필터를 별도의 마스터 필터에 종속하게 하여 일정한 입력으로 튜닝 루프에 의해 교대로 제어한다. 마스터 슬레이브 튜닝의 단점은 마스터 필터를 위해 필요한 별도의 회로 및 전원, 기지의 입력 신호의 발생, 및 마스터와 슬레이브 필터 특성사이의 온도 의존성의 부정합을 포함한다.
흔히 사용되는 다른 보상법은 온도의 함수로서 필터 응답에 대한 지식을 필요로 한다. 필터 튜닝 변수는 그후에 온도와 전압의 역함수로서 왜곡된다. 전반적인 필터 특성은 전압 및 온도에 거의 의존하지 않게 된다. 이러한 방법의 과제는 간단한 방식으로 튜닝 변수의 적절한 왜곡을 성취하는 것이다. 그러므로, 기억장치의 실제 동작 중에, 정확하고 용이하게 최적화되며, 자기 적응화가 가능한 판독채널장치의 리드백신호를 처리하는 시스템 또는 방법이 필요하다. 또한 시스템은 온도 전압 전원 레벨의 변화를 보상해야 한다.
도 1 은 PRML 리드백시스템의 상위 수준의 블럭도.
도 2 는 종래기술의 등화기의 블럭도.
도 3 은 종래기술의 등화기 최적화 시스템의 블럭도.
도 4 는 PRML 리드백시스템의 상세한 블릭도.
도 5 는 초기화 모드에 대한 ER 등화기 최적화 시스템의 블럭도.
도 6 은 Za 와 ωc의 함수로서 평균 제곱 오차의 등고선도.
도 7 은 트래킹 모드에 대한 ER 등화기 최적화 시스템의 블럭도.
도 8 은 도 4 및 도 5에서 ER 필터 블럭 (410) 등의 ER 필터 블럭의 블럭도.
도 9 는 GmC 필티의 일부의 회로도.
도 9a 는 Gm 블럭의 일실시예의 회로도.
도 10 는 종래기술의 온도/전압 보상 치로의 트랜지스터 레벨 회로도.
도 11 은 종래기술의 온도/전압 보상 회로에 대한 게이트 레벨 회로도.
도 12 는 본 발명에 따른 온도/전압 보상 회로에 대한 회로도.
도 13 은 본 발명에 따른 온도/전압 보상 회로의 트랜지스터 레벨 회로도.
도 14 는 본 발명에 따른 온도/진압 보상 회로의 트렌지스터 레벨 회로도.
*도면의 주요부분에 대한 부호의 설명*
102 : 헤드/매체/프리앰프
106, 220 : 등화기
110 : 비터비 검출기
210 : 연속시간 필터
230 : 선형 이산시간 필터
340 : 최적화기
310 : ER 필터
350 : DAC 의 뱅크
403 : 판독헤드
440, 460, 465, 470 : DAC
404 : 매체
410 : ER 필터 블럭
510 : EPR4 발생기
750 : 기억소자
810, 820, 830, 840 : GmC 필터
855 : 바이어스 회로
870 : 온도/전입 보상 회로
본 발명에 따라서, 기억 장치의 리드백시스템 내의 ER 필터는 최적화된다. 통상적으로, 리드백시스템은 다른 기억장치에 적용될 수 있다. ER 필터는 입력 신호를 등화하여 목표 신호의 특성을 이상적으로 맞추는 등화 신호를 생성한다. 그러므로, 오차가 감소된 ER 필터의 최적화는 목표 신호의 특성과 등화 신호의 특성사이에서 추정된다. ER 필터의 최적화는 기억장치로부터 샘플치를 판독하고 샘플치와 이상치 사이에서 오차값을 계산함으로써 성취된다. 일실시예에서, 차단주파수등의극점 파라미터는 변경되어 오차값을 최소화시킨다. 다른 실시예는 또한 ER 필터의 영점을 변경하여 오차값을 최소화시킨다. 또한, 최적화는 여러 샘플에 대해 발생할수 있으며 오차값로서 샘플의 평균 제곱 오차를 사용할 수 있다.
또다른 실시예에서, 극점 피라미터는 바이어스 전압으로 조절되는 튜닝 전류로 변환된다. 바이어스 전압은 ER 필터의 테일 트랜지스터 (tail transistor) 에 인가되어 ER 필터의 극점 위치를 변경한다.
ER 필터를 생성하기 위해 사용되는 소자들의 특성은 온도와 전원전압에 따라일반적으로 변화한다. 온도 의존성은 ER 필터의 최적화를 저해한다. 그러므로, 리드백시스템의 어떤 실시예에서, 온도/전압 보상 회로가 ER 필터에서 온도와 전원전압 의존성을 보상하는 바이어스 전압을 발생시키기 위해 사용된다.
온도/전압 보상 회로의 일실시예는 튜닝 회로와 전압 입력을 수신하고 바이어스 전압을 출력한다. 회로는 제 1 전류 미러의 제 1 전류 단자로 들어가는 튜닝 전류를 가진 2개의 전류 미러를 포함한다. 제 1 전류 미러의 제 2 전류 단자는 제 2 전류 미러의 제 3 전류 단자에 연결된다. 제 2 전류 미러의 제 4 전류 단자는 입력 전압에 의해 바이어스되는 정합 트랜지스터의 제 1 전력 단자에 연결된다. 정합 트랜지스터의 제어 단자는 제 1 전류 미러의 제 1 단자에 연결된다. 바이어스 전압은 정합 트랜지스터의 제어 단자로부터 취해진다.
기능적으로, 정합 트랜지스터는 ER 필터에서 목표 트랜지스터의 바이어스 조건을 맞추기 위해 바이어스된다. 전류 미러는 튜닝 전류가 정합 트랜지스터를 통과하게 한다. 정합 트랜지스터의 제어 단자의 전압은 전류가 목표 트랜지스터의 튜닝 전류와 같게 되기 위해 필요한 전압이 된다. 그러므로, 정합 트랜지스터의 제어 단자의 전압은 바이어스 전압 출력으로서 사용된다.
본 발명의 사상에 따라서 종래기술의 리드백신호의 처리에 부과되는 제한은 극복되었다. ER 필터는, 최소한의 파라미터 세트로 최적화되며, 그 파라미터의 최적값이 기억장치의 실제 동작 중에 실시간으로 결정될 수 있도록 한다. 파라미터는 국소화된 최적점이 존재하도록 선택된다. 그러므로, 본 발명의 최적화 방법은 ER 필터의 파라미터에 대한 총체적인 최적화점을 결정할 수 있게 된다. 또한, ER 필터에 대한 온도와 전압 보상은 ER 필터에 대한 새로운 보상 회로를 이용하여 수행된다.
부분 응답 신호를 발생시키기 위해 사용되는 ER 필터는 단일 연속시간 필터이다. ER 필터의 필터전달함수는 예로서 다음과 같다.
Figure pat00005
여기서 Za와 Zb는 음이 아니며, Pn은 저역통과 필터전달함수의 극점이다. H (s) 는 2 차의 전체-영점 필터를 가진 종속 N 차 저역통과 필터로 볼수 있다. N 의 값은 규정된 스톱대역 감쇠 특성을 성취하도록 선택될 수 있다.
단위 dc 이득을 가정하면, N 차 저역통과 필터는 N개의 파라미터로 통상적으로 규정된다. 구성 복잡도를 감소시키기 위해서, 저역통과 필터는 Butterworth Chebyshev 또는 Elliptic 필터를 포함한 다양한 이용가능한 필터로부터 선택될 수 있다. 이러한 필터들은 필터의 차수와는 무관하게, 하나 또는 둘의 파라미터에 의해 통상적으로 규정된다. 예를 들면, N 차 Butterworth 필터는 차단주파수 ωc와 통과대역 롤오프의 2개의 파라미터에 의해 규정된다. 롤오프 값을 규정함으로써, 필터 응답을 특정하기 위해 차단주파수를 결정하는 것만이 필요하다. 이 방식으로 전체적인 설계상의 문제는 크게 단순화된다.
이러한 원리를 이용함으로써, EPR4 부분 응답을 발생시키기 위한 ER 필터의 실현은 최적화가 더 용이해 진다. 자기 기록에 응용하기 위해, 헤드/매체 위상 응답은 거의 선형이다. EPR4 채널의 전체적 선형 위상 응답 요건을 만족시키기 위해, 상대적 선형 위상 응답을 가진 저역통과 구조가 사용된다. 특히, 본 발명의 일실시예에서 ER 필터는 전달함수 P (s) 를 가진 7차의 0.5 dB 이퀴리플 (equi-ripple) 필터이며, 다음의 식으로 주어진다.
Figure pat00006
여기서, di는 기지의 상수이다. 식 (5) 에서 전달함수는 1개의 극점 파라미터 ωc, 즉, 차단주파수의 결정만을 필요로 한다. 식 (4) 와 P (s) 에 기초하여, ER 필터 설계의 최적화 문제는 3개의 파라미터 Za, Zb및 ωc의 최적화로 감소된다. 이러한 파라미터는 하기에 설명되는 최적화 과정을 사용하여 결정될 수 있다.
Za, Zb및 ωc의 최적화
ER 필터 파라미터의 최적화는 두가지 모드로 실행된다. 기지의 데이터 신호를 사용하는 "초기화 모드" 는 예를 들면, 기억장치의 제조중에 또는 제조후에 소정의 간격으로, 또는 전력인가시에 또는 전력인가후에 소정의 간격으로 실행될 수 있다. 미지의 사용자 데이터를 사용하는 "트래킹 모드" 는 기억장치의 통상동작 중에 실시간으로 수행된다.
도 4 는 본 발명의 일 실시예를 통합하는 EPRML 리드백시스템의 블럭도를 도시한다. EPRML 리드백시스템은 자기 디스크 드라이브 시스템에 이상적으로 적절하다. 판독헤드 (403) 는 (404) 는 매체 (404) 의 데이터를 판독하여 아날로그 판독 신호를 제공한다. 아날로그 판독 신호는 가변 이득 증폭기 (VGA)(405) 의 입력 단자 (403) 상에 수신된다. 가변 이득 증폭기 (405) 의 출력 단자 (406) 상의 VGA 출력 신호는 등화/수신 (ER) 필터 블럭 (410) 으로 보내져서, ER 필터 블럭 (410) 의 출력 단자 (412) 상에 등화 신호를 생성한다. 샘플링/유지 회로 (S/H)(415) 는 샘플링/유지 회로 (415) 의 입력 단자 (414) 상에 등화 신호를 샘플링하여 샘플링/유지 회로 (415) 의 출력 단자 (416)를 통하여 안정된 신호를 플래쉬 비교기 (420) 에게 제공한다. 플래쉬 비교기 (420) 의 출력은 아날로그/디지털 (ADC) 디코더 (425) 에 의해 디코딩되어, 아날로그/디지털 디코더 (425) 의 출력 단자 (426) 상에 이산시간 디지털 등화 신호가 출력된다. 이산시간 디지털 등화 신호는 또한 y(kT) 로 표시되며, 여기서, T 는 샘플링의 간격이며, k 는 정수이다. 디지털 등화 신호 y(kT) 는 필터 최적화 블럭 (433) 에 의해 사용되어, ER 필터 블럭 (410) 에 대응하는 필터 최적화 파라미터를 필터 최적화 블럭 (433) 의 출력 단자 (434) 상에 제공한다. 일실시예에서, 최적화 파라미터는 Za, Zb및 ωc이다. 비터비 검출기 (495) 는 디지털 등화 신호를 사용자 데이터로 변환시키기 위해 필요한 최대 우도 검출을 수행한다.
아날로그 이득 획득 블럭 (430), 이득 루프 필터 (490), 디지털 이득 획득 필터 (450), 디지털 이득 트래킹 회로 (455), 디지털/아날로그 컨버터 (465), 및 디피털/아날로그 컨버터 (470) 는 자동 이득제어 루프를 형성하여 출력 단자 (406) 상의 VGA 출력 신호의 진폭을 소정 레벨로 조절하기 위해 가변 이득 증폭기 (405) 를 적절하게 튜닝시킨다. 자동 이득 루프의 동작을 용이하게 하기 위한 방법, 회로, 및 기술은, 미국 특허 출원 "METHODS AND STRUCTURE FOR COMBINED ANALOG AND DIGITAL AUTOMATIC GAIN DONTROL IN SAMPLED-DATA RECOVERS"(출원인 : Shih-Ming Shih. James W. Rae, Richard A Contrera. 및 Jenn Gang Chern. 대리인 정리 번호 : M-3711) 에 개시되어 있으며, 본 출원에서 인용하고 있다.
디지털/아날로그 컨버터 (440), 디지털 타이밍 트래킹 회로 (445), 디지털/아날로그 컨버터 (460), 루프 필더 (475), 영점 위상 재기동 회로 (480), 및 전압 제어 발진기 (435) 는 ER 필터 블럭 (410) 의 출력이 기억장치상에 데이터를 두기위해 사용되는 기입 클록과 동기된 클록으로 샘플링 되도록, 위상 동기 회로를 형성하여 샘플링/유지 회로 (415) 를 적절하게 튜닝시킨다. 위상 동기 회로의 동작을 용이하게 하기 위한 방법, 회로 및 기술은, 미국 특허 출원 "METHODS AND STRUCTURE FOR SAMPLES-DATA TIMING RECOVERY WITH REDUCED COMPLEXITY ANDLATENY" (출원인 : Shih-Ming Shih. Tzu-wang Pan. 및 Jenn Gang Chern. 대리인 정리 번호 : M-3711) 에 개시되어 있으며, 본 출원에서 인용하고 있다.
본 발명의 일실시예에서, 도 4 여러 블럭은 필터 최적화 블럭 (433) 을 제외하고는 단일 집적회로 상에 실시된다. 이 실시예에서, 필터 최적화 블럭 (433) 은 하드웨어, 펌웨어, 마이크로컨트롤러 또는 마이크로프로세서를 가진 소프트 웨어 또는, 그들의 결합으로 실현될 수 있다.
초기화 모드는 기지의 데이터 신호 a(kT) 를 기억장치 상에 기입함으로써 시작한다. 기지의 데이터 신호 a(kT) 는 의사 랜텀 시퀸스이어야 한다. 일실시예에서, 데이터 신호 a(kT) 는 발생 다항식
Figure pat00007
을 사용하여 생성된다. ER 필터 파라미터 Za, Zb및 ωc에 대한 초기 값은 필터 입력 신호의 종래기술의 오프라인 특성에 의해 선택되어, 최적 설정에 매우 근접하게 될 수 있다. 기억 장치로부터의 리드백신호는 도 4 에 도시된 것과 같은 EPRML 리드백시스템에 의해 얻어진다. 본 발명의 어떤 실시예에서, 기지의 데이터 신호 a(kT) 는 기억 매체상의 지정된 트랙내에 저장된다. 다른 실시예에서, 일세트의 트랙의 일부분은 초기화 모드를 위해 확보된다.
도 5 는 필터 최적화 블럭 (433) 의 부분의 블럭도를 도시하며 초기화 모드중에 파라미터 ωc, Za및 Zb를 사용하여 ER 필터를 최적화한다. ER 필터 최적화 문제는 여러 방식으로 해결되 수 있다. 도 5 의 실시예에서, 최소 평균 제곱 오차 (MMSE) 기준은 적응적인 디지털신호 처리를 위해 통상적으로 사용되는 오차값로서 사용된다. 또다른 실시예는 오차값을 위해 오차의 절대값의 평균을 사용한다.
평균 제곱 오차 (MSE) 는 하기와 같다.
Figure pat00008
여기서, y(kT) 는 아날로그/디지털 컨버터 (425) 로부터의 등화 샘플링된 신호이며, d(kT) 는 기억장치상의 기지의 데이터 신호 a(kT) 의 기지의 이상적인 EPR4 응답이며, M 은 평균화 연산에서 사용되는 샘플링점의 개수이다. 등화 샘플링된 신호 y(kT) 는 ER 필터 블럭 (410) 의 출력 단자 (412) 상의 등화 신호로부터 생성되기 때문에, 등화 샘플링된 신호 y(kT) 는 최적화 파라미터 Za, Zb및 ωc에의존한다. 그러므로, Za, Zb및 ωc의 값을 변화시키면 평균 제곱 오차의 값이 변화된다.
도 5 에서 특히, 기지의 데이터 신호 a(kT) 는 EPR4 발생기 (510) 에 의해 기지의 이상적인 EPR4 신호 d(kT) 로 변환된다. EPR4 발생기 (510) 는 식 (3) 에 따라 실행된다. 가산기 (520) 는 가산기 (520) 의 입력단자 (522) 상의 등화 샘플링 신호 y(kT) 로부터 가산기 (520) 의 입력 단자 (521) 상의 기지의 이상적인 EPR4 신호 d(kT) 를 감산한다. 제곱 연산기 (560) 오차 신호 e(kT) 를 제곱하여 합산 연산기 (570) 에 제공한다. 합산 연산기 (570) 는 제곱된 오차 신호를 수신하고 M개의 데이터 샘플에 대해 평균 제곱 오차를 계산한다. 파라미터 스캐너 (590) 는 입력 단자 (592) 상의 평균 제곱 오차를 수신한다. 제어 변수에는 제어 입력 단자 (591) 로부터 파라미터 스캐너에 제공된다. 여러 제어 변수에는 어느 파라미터를 변경하는가, 파라미터의 범위 또는, 파라미터의 스캐닝 증분을 포함한다. 파라미터 스캐너 (590) 는 평균 제곱 오차가 최소화되도록 파라미터 스캐닝 증분을 파라미터에 가산하거나 감산함으로써 파라미터의 값을 변경한다. 파라미터 ωc의 새로운 값은 기억소자 (530) 에 기입되고, 파라미터 Za의 새로운 값은 기억소자 (540) 에 기입되며, 파라미터 Zb의 새로운 값은 기억 소자 (550) 에 기입된다. 그후에, 새로운 최적 파라미터는 ER 필터 블럭 (410) 에 보내진다. 하드웨어로써 실현하는데 있어서, 기억소자 (530), 기억소자 (540), 및 기억소자 (550) 는 예를 들면 래치 또는 레지스터일 수 있다. 일실시예에서, 최적화 피라미터는 8 비트로 디지털화된다.
필터 최적화 블럭 (433) 의 일실시예에서, 한번에 하나의 피라미터만이 동시에 최적화된다. 다시말하면, ωc는 입력 단자 (592) 상의 평균 제곱 오차를 최소로 하기 위해 최적화되고, Za와 Zb는 Za와 Zb의 초기값으로 유지된다. 그 다음에 Za는 입력 단자 (592) 상의 평균 제곱 오차를 최소로 하기 위해 최적화되고, ωc와 Zb는 일정하게 유지된다. 마지막으로, Zb가 최적화되어 입력 단자 (592) 상의 평균 제곱 오차를 최소로 하기 위해 최적화되고, ωc와 Za는 일정하게 유지된다. 최적화는, 피라미터의 값을 가능한 범위의 하한값으로 설정하고, 다음에 파라미터를 가능한 범위의 상한까지 스텝 사이즈씩 증가시킴으로써 실행될 수도 있다. 각각의 스텝에서, 오차값이 계산된다. 최소의 오차값을 발생시키는 파라미터의 값이 최적값으로서 선택된다.
필터 최적화 블럭 (433) 의 또다른 실시예에서, 파라미터 스캐너 (590) 는 사전에 지정된 세트의 최적화 파라미터만을 테스트하는 것에 의해 단순화된다. 예를 들면, 기억장치의 설계자는 수개의 세트의 파라미터를 지정하는 것이 가능하고 이경우에 파라미터 스캐너 (590) 는 사전에 지정된 각각의 세트의 피라미터를 테스트하여, 각각의 사전에 지정된 파라미터의 어느 세트가 최소의 평균 제곱 오차를 생성하여 최적화되어 있는지를 결정한다. 사전에 선택된 세트는 매체의 특성, 헤드의 특성, 및 데이터 레이트와 같은 성분을 기준으로 종래기술의 방법에 의해 결정된다.
도 6 은 Zb= Za로 가정한 후에 로렌쯔 채널 모델에 대한 Za와 ωc의 함수로서 평균 제곱 오차값의 등고선도를 도시한다. MSE 는 Za와 ωc의 볼록 함수라는 것에 주목해야 한다. Za와 ωc최적값은 평균 제곱 오차가 최소화되는 점으로 정의된다. 이러한 값은 초기 개시점을 선택하고 그후에 Za와 ωc의 값을 개선시킴으로써 반복적으로 얻어질 수 있다. 각각의 파라미터에 대한 평균제곱 오차의 구배는 파라미터가 증가되는지 감소되는지를 나타낸다. 구배가 0 이 될 때, 파라미터는 변하지 않으며, 그의 결과적인 값은 최소 평균 제곱 오차에 대응한다. Zb의 최적 값은 마찬가지 방식으로 결정된다.
트래킹 모드라고 불리는 기억장치의 실제의 동작 중에, 도 4 의 EPRML 리드백시스템은 구성요소의 에이징, 매체에 있어서의 불균일성 또는, 기계적 허용 오차등에 의해 리드백신호의 완만한 변화를 보상해야 한다. 그러므로, 트래킹 모드중에 사용자 데이터를 이용하여 기억장치의 실제 사용 중의 상태의 변화에 ER 필터를 적응화하지 않으면 안된다.
도 7 은 트래킹 모드 중에 ER 필터 파라미터 Za, Zb및 ωc를 최적화하기 위한 필터 최적화 블럭 (433) 의 일부분을 나타내는 블럭도이다. ER 필터 최적화 문제는 오차값의 종류를 최소로 억제함으로써 해결될 수 있다. 도 7 의 실시예에서 최소 평균 제곱 오차 (MMSE) 기준이 다시 사용된다. 그러나, 트래킹 모드는 기지의 데이터 신호 a(kT) 대신에 사용자 데이터를 사용하기 때문에, 신호 d(kT) 의 계산은 수정되어야 한다. 기지의 이상적인 EPR4 응답에 대신에, 신호 d(kT) 는 추정 EPR4 응답으로서 생성된다.
도 7 에 도시된 바와 같이, 등화된 샘플링된 신호 y(kT) 는, 추정 EPR4 응답 신호 d(kT) 를 계산하기 위해 EPR4 추정기 (710) 에 의해 사용된다. 특히, 각각의 데이터 샘플 y(nT) 은 이상적인 EPR4 신호값에 가장 가까운 근처에 있다. 이상적인 EPR4 신호값은 -2, -1, 0, 1, 2 이다. 가산기 (720) 는 등화 샘플링된 신호 y(kT) 로부터 추정 EPR4 신호 d(kT) 를 감산하여 오차 신호 e(kT) 를 생성한다. 제곱 연산기 (730) 는 오차 신호 e(kT) 를 제곱하여 합산 연산기 (740) 로 보낸다. 합산 연산기 (740) 는 제곱된 오차 신호를 취하여 M 개의 데이터 샘플에 대한 평균 제곱 오차를 계산한다. 기억소자 (750) 는 M 샘플링 간격에 대한 평균 제곱 오차를 저장하고, 가산기 (760) 는 평균 제곱 오차 신호에서의 변화를 계산하여 M 샘플링 간격마다 파라미터 갱신기 (770) 에 부여하는 것이 가능하다.
파라미터 갱신기 (770) 느 현재의 평균 제곱 오차와 이전의 샘플링 간격의 평균 제곱 오차사이의 차에 기초하여 연산파라미터를 계산한다. 특히, 시간 (n+1)T 에서 최적화 파라미터를 나타내는, ωc[(n+1)T], Za[(n+1)T] 및 Zb[(n+1)T] 로 표시되는 계산된 피라미터는 다음의 식으로 얻어진다.
Figure pat00009
Figure pat00010
Figure pat00011
여기서 εM(nT) 는 시간 nT 에서의 평균 제곱 오차이며, △ωc(nT) 는 시간 nT 에서의 ωc에 대한 스텝 사이즈 갱신 함수의 값이며, △Za(nT) 는 시간 nT 에서의 Za의 스텝 사이즈 갱신 함수의 값이고, △Zb(nT) 는 시간 nT 에서의 Zb의 스텝 사이즈 갱신 함수의 값이다. 스텝 사이즈 갱신 함수는 수렴의 속도를 제어한다. 일실시예에서 스텝 사이즈 갱신 함수의 간단한 상수 함수이다. 또 다른 실시예에서는 단조감소함수를 사용할 수 있다.
본 발명의 또다른 실시예에서, 파라미터 갱신기 (770) 는 단순화되어 다음의 식을 사용하여 동작 파라미터를 계산한다.
Figure pat00012
여기서, sign (x) 는 다음과 같이 정의된다.
Figure pat00013
ER 필터가 트래킹 모드 중에 실시간으로 적용되어야 하기 때문에, 최적화 파라미터는 통상적으로 병렬적으로 계산된다. 파라미터 ωc의 새로운 값은 기억소자(530) 에 기억되고, 파라미터 Za의 새로운 값은 기억소자 (540) 에 기억되며, 파라미터 Zb의 새로운 값은 기억소자 (550) 에 기억된다. 새로운 최적화 파라미터는 그후에 ER 필터 블럭 (410) 으로 보내진다.
최적 파라미터 세트가 결정되면, 파라미터에 대한 ER 필터 최적화 과정은 프로세스 변화 및 회로 불완전성에 의해 이상적이지 않은 결과를 보상할 수 있지만, ER 필터는 규정된 범위를 초과하는 전원과 온도 변화를 보상해야 한다.
도 8 은 ER 필터 블럭 (410) 의 상세한 블럭도를 도시한다. ER 필터는 그 자체가 GmC 필터 (810), GmC 필터 (820), GmC 필터 (830), 및 GmC 필터 (840)로 형성된다. 각각의 GmC 필터는 종래기술의 복수의 Gm 블거과 종래기술의 커패시터를 포함한다. ER 필터의 극점은 2개의 Gm 필터와 하나의 커패시터를 필요로 하고, ER 필터의 영점은 하나의 Gm 필터와 하나의 커패시터를 필요로 한다. 그러나, 어떤 실시예에서는, 영점과 극점은 하나의 커패시터를 공용할 수도 있다. 도 8 의 실시예에서, ER 필터는 7 개의 극점과 2개 영점을 갖는 필터이다. 그러므로 16 개의 GmC 필터 블럭이 요구된다. 도 8 의 실시예는 또한 영점에 대해 공용되는 커패시터를 사용한다. 따라서, 7개의 커패시터만이 필요하다. 각각의 Gm 블럭은 바이어스 회로 (855) 로부터 공통 모드 전압 VCM 을 수신한다. 또한, ER 필터의 극점에 사용되는 Gm 블럭은 온도/전압 보상 회로(870) 로부터 바이어스 전압 Vbias를 수신하여 ωc로 표시되는 ER 필터의 차단주파수를 설정한다. 영점에 사용되는 각각의 GmC 필터 블럭은 바이어스 전압을 수신하여 영점의 위치를 제어한다. Gm 블럭의 일실시예의 세부사항은 도 9 에를 참조하며 이하에 설명한다.
ER 필터 블럭 (410) 의 입력 단자 (406)(도 5 및 8) 는 프리앰프 (805) 의 입력 단자 (801) 에 연결된다. 프리앰프 (805) 는 입력 단자 (406) 상에 수신된 VGA 출력 신호를 증폭시켜, 프리앰프 (805) 의 출력 단자 (806) 및 출력 단자 (807) 상에 차동 출력 전압 신호를 제공한다. GmC 필터 (810) 는 출력 단자 (806) 에 연결된 입력 단자 (811) 와 출력 단자 (807) 에 연결된 입력 단자 (812)를 갖는다. GmC 필터 (810) 는 5개의 Gm 블럭과 종래기술의 2개의 커패시터를 포함한다. 각각의 Gm 블럭은 바이어스 회로 (855) 로부터 공통 모드 전압 VCM 을 수신한다. 또한 GmC 필터 (810) 의 최초 4개의 Gm 블럭은 온도/전압 보상 회로 (870) 로부터 바이어스 전압을 수신한다. GmC 필터 (810) 의 최초 4개의 Gm 블럭은 ER 필터의 2개의 극점을 제어하기 위해 사용된다. ER 필터의 영점을 제어하기 위해 사용되는 GmC 필터 (810) 의 제 5 Gm 블럭은 디지털/아날로그 컨버터 (890) 에 의해 제어된다.
GmC 필터 (820) 는 또한 종래 구성의 5개의 Gm 블럭과 2개의 커패시터를 포함한다. GmC 필터 (820) 의 입력 단자 (821) 는 GmC 필터 (810) 의 출력 단자(813) 에 연결된다. GmC 필터 (820) 의 입력 단자 (822) 는 GmC 단자 (810) 의 출력 단자 (814) 에 연결된다. GmC 필터 (820) 의 Gm 블럭은 GmC 필터 (820) 의 제 5 Gm 블럭이 디지털/아날로그 컨버터 (880) 에 의해 제어되는 것을 제외하면, GmC 필터 (810) 와 마찬가지로 구성된다. 그러므로, GmC 필터 (820) 의 각각의 Gm 블럭은 바이어스 회로 (855)로부터 공통 모드 전압 VCM 을 수신한다. GmC 필터 (820) 의 최초 4개의 Gm 블럭은 온도/전압 보상 회로 (870) 으로부터 바이어스 전압 Vbias을 수신하여 ER 필터의 2개의 극점을 제어한다. 필터 (820) 의 제 5 Gm 블럭은 ER 필터의 제 2 영점을 제어한다.
ER 필터의 2개의 극점을 제어하기 위해 사용되는 GmC 필터 (830) 는 4개의 Gm 필터와 종래기술의 2개의 커패시터를 포함한다. GmC 필터 (830) 의 입력 단자 (831) 는 GmC 필터 (820) 의 출력 단자 (823) 에 연결된다. GmC 필터 (830) 의 입력 단자 (832) 는 GmC 단자 (820) 의 출력 단자 (824) 에 연결된다. GmC 필터 (830) 의 각각의 Gm 블럭은 바이어스 회로 (855) 로부터 공통 모드 전압 VCM 을 수신한다. GmC 필터 (830) 의 Gm 블럭은, 또한 온도/전압 보상 회로 (870) 로부터 바이어스 전압을 수신하여 ER 필터의 2개의 극점을 제어한다.
ER 필터의 1개의 극점을 제어하기 위해 사용되는 GmC 필터 (840) 는 2개의 Gm 블럭과 종래기술의 하나의 커패시터를 포함한다. GmC 필터 (840) 의 입력 단자 (841) 는 GmC 필터 (830) 의 출력 단자 (833) 에 연결된다. GmC 필터 (840) 의 입력 단자 (842) 는 GmC 단자 (830) 의 출력 단자 (834) 에 연결된다. GmC 필터 (840) 의 Gm 블럭은 바이어스 회로 (855) 로부터 공통 모드 전압 VCM을 수신한다. GmC 필터 (840) 의 Gm 블럭은 온도/전압 보상 회로 (870) 로부터 바이어스 전압 Vbias을 수신하여 ER 필터의 1개의 극점을 제어한다.
종래시술의 출력 증폭기 (850) 는 GmC 필터 (840) 의 출력 단자 (843) 에 연결된 입력 단자 (851), 및 GmC 필터 (850) 에 연결된 입력 단자 (852) 를 갖는 다.출력 증폭기 (850) 의 출력 단자 (853) 는 ER 필터 블럭 (410) 의 출력 단자 (412) 에 연결된다. 등화 신호는 출력 증폭기 (850) 에 의해 출력 단자 (853) 상에 제공된다.
바이어스 회로 (855) 는 출력 단자 (856) 상에 공통 모드 전압 VCM을 제공한다. 공통 모드 전압 VCM 은 모든 Gm 블럭이 같은 기준 전압을 갖도록 모든 Gm 블럭에 연결된다. 공통 모드 전압 VCM 은 또한 온도/전압 보상 회로 (870) 에 의해 사용된다. 공통 모드 전압은 통상적으로 전원 레벨과 관련되어 있다. 그러므로, 공통 모드 전압 VCM 은 전원전압에 따라 변화한다. 예를 들면 일실시예에서, 공통 모드 전압 VCM 은 양의 전원전압으로부터 -1 볼트로 설정되는 것이 가능하다. 바이어스 회로 (855) 가 온도 변화를 보상하지 않기 때문에, 공통 모드 전압 VCM 도 또한 온도에 따라 변화한다.
상기 설명된 바와 같이, ER 필터는 3개의 피라미터 Za, Zb및 ωc만을 조절함으로써 튜닝될 수 있다. 극점은 차단주파수 파라미터 ωc에 의해서만 제어되고, 파라미터 Za와 파라미터 Zb는 각각 ER 필터의 영점들중 하나를 제어한다. 파라미터 ωc는 디지털/아날로그 컨버터 (860) 에 의해 입력 단자 (861) 상으로 수신된다. 디지털/아날로그 컨버터 (860) 느 잘 알려진 종래기술을 사용하여 온도와 전원전압 변화에 둔감하도록 구성된다. 파라미터 ωc는 디지털/ 아날로그 컨버터 (860) 의 출력 단자 (862) 상의 아날로그 튜닝 전류 Itune로 변환된다. 본 발명의 어떤 실시예에서, 여러 디지털/아날로그 컨버터를 사용하여 파라미터 ωc로부터 여러 튜닝 전류를 생성시켜, 각각의 튜닝 전류에 부하가 감소되도록 한다. 온도/전압 보상 회로 (870) 는 온도/전압 보상회로 (870) 의 입력 단자 (871) 상의 튜닝 전류 Itune와 온도/전압 보상 회로 (870) 의 입력 단자 (872) 상의 공통 모드 전압 VCM을 사용하여 온도/전압 보상 회로(870) 의 출력 단자 (873) 상에 온도 및 전원전압이 보상된 바이어스 전압 Vbias을 발생시킨다. 바이어스 전압 Vbias은, Gm 블럭에서 파라미터 ωc의 값을 기초로하여 ER 필터의 극점을 조절하는 데에 사용된다. ER 필터의 차단주파수에 대한 바이어스 전압 Vbias의 영향을 이하에서 설명한다. 바이어스 전압 Vbias이 또한 디지털/아날로그 컨버터 (890) 에 의해 사용되도록, 디지털/아날로그 컨버터 (890) 의 입력 단자 (891) 는 온도/전압 보상 회로 (870) 의 입력 단자 (873) 에 연결된다. 마찬가지로, 디지털/아날로그 컨버터의 입력 단자 (881) 는 온도/전압 보상 회로 (870) 의 출력 단자 (873) 에 연결되어, 디지털/아날로그 컨버터(880) 에 바이어스 전압 Vbias을 제공한다.
디지털/아날로그 컨버터 (890) 는 디지털/아날로그 컨버터(890) 의 입력단자 (892) 상의 영점 파라미터 Za를 디지털/아날로그 컨버터 (890) 의 출력 단자(893)상의 제 1 필터 영점 바이어스 전압으로 변환시킨다. 제 1 필터 영점 바이어스 전압은 ER 필터에서 영점들중의 하나를 조절한다. 마찬가지로, 디지털/아날로그 컨버터 (880) 는 디지털 변환기 (890) 의 입력 단자 (882) 상의 영점 파라미터 Zb를 디지털/아날로그 컨버터 (890) 의 출력 단자 (883) 상의 제 2 필터 영점 바이어스 전압으로 변환시킨다. 제 2 필터 영점 바이어스 전압은 ER 필터내의 다른 영점을 조절한다. 디지털/아날로그 컨버터 (860) 처럼 디지털/아날로그 컨버터 (880) 와 디지털/아날로그 컨버터 (890) 는 종래기술을 사용하여 온도와 전원전압의 변화에 둔감하도록 구성된다.
도 9 는 본 발명의 일실시예에 따른 GmC 필터 (810) 의 일부를 도시한다. 특히, 도 9 는 GmC 필터 (810) 의 제 1 Gm 블럭 (810-1), 1개의 극점 커패시터 (910), 및 GmC 필터 (810) 의 제 2 Gm 블럭 (810-2) 를 도시한다. 제 1 Gm 블럭 (810-1) 의 기능은 제 2 Gm 블럭 (810-2) 과 같기 때문에, 제 1 Gm 블럭 (810-1) 만을 상세히 설명한다. 각각의 Gm 블럭은 종래기술의 차동 상호 컨덕턴스 증폭기이다.
제 1 Gm 블럭 (810-1) 은 헤드부 (920) 와 테일부 (930) 로 분할된다. 헤드부는 양의 전원전압 Vcc과 트랜지스터 (960) 의 제 1 전력 단자 (961) 사이에 연결된 전류원 (930) 을 포함한다. 전류원 (930) 은 전압 바이어스 회로 (950) 에 의해 제어된다. 트랜지스터 (960)의 제어 단자 (962) 는, 제 1 입력 전압 단자 (921) 에 연결된다. 트랜지스터 (960) 의 제 2 전력 단자 (963) 는, 트랜지스터 (970) 의 제 2 전력 단자 (973) 와, 테일부 (930) 내일 테일 트랜지스터 (980) 의 제 1 전력 단자 (981) 에 연결된다. 트랜지스터 (970) 의 제어 단자(972) 는, 제 2 전압 입력단자 (922) 에 연결된다. 트랜지스터 (970) 의 제 1 전력 단자 (971) 는, 전류원 (940) 을 통해 양의 전원전압 Vcc에 연결된다. 전류원 (940) 은 전압 바이어스 회로 (950) 에 의해 제어된다. 트랜지스터 (960) 의 제 1 전력 단자 (961) 의 전압 레벨은, 전류원 (930) 을 통해 전류를 조절함으로써 전압 바이어스 회로 (950) 에 의해 제어된다. 마찬가지로, 전압 바이어스회로 (950) 는 전류원 (940) 을 통해 전류를 조절함으로써 트랜지스터 (970) 의 제 1 전력 단자 (971) 상의 전압 레벨을 또한 제어한다. 종래기술의 전압 바이어스 회로 (950) 는, 전압 바이어스 회로 (950) 의 입력 단자 (951) 상의 공통 모드 전압 VCM 에 의해 제어된다. 테일 트랜지스터 (980) 의 제어 단자 (982) 는, 온도/전압 보상 회로 (870) 의 바이어스 전압 Vbias출력 단자 (873)(도 8) 에 연결된다. 테일 트랜지스터 (920) 의 제 2 전력 단자 (983) 는 접지에 연결된다. Gm 블럭의 출력은 트랜지스터 (960) 의 제 1 전력 단자 (961) 에 연결되는 제 1 전류 출력 단자 (923) 및 트랜지스터 (970) 의 제 1 전력 단자 (971) 에 연결되는 제 2 전류 출력 단자 (924) 상에 제공된다.
도 9 의 실시예에서, 트렌지스터 (960) 는 바이폴라 트렌지스터이다. 그러므로, 제 1 전력 단자 (961) 는 콜렉터단자이며, 제 2 전력 단자 (963) 는 에미터 단자이며, 제어 단자 (962) 는 베이스 단자이다. 마찬가지로 제 1 전력 단자 (971) 는 콜렉터단자이며, 제 2 전력 단자 (973) 는 에미터 단자이며, 제어 단자 (972) 는 베이스 단자이다. 도 9 의 실시예에서, 테일 트랜지스터 (980) 는 MOSFET 이다. 그러므로, 제 1 전력 단자 (981) 는 드레인 단자이며, 제 2 전력 단자 (983) 는 소스 단자이며, 제어 단자 (982) 는 게이트 단자이다. 다른 실시예들에서, 트랜지스터 형은 바뀔 수 있다. 또한, 증폭기의 다른 예들이 또한 사용될 수 있다. 적절한 종래기술의 필터들에 있어서 사용되는 기술의 예들은 H.Tanimoto. M.Koyama. Y.Yoshida 의 "Realization of a 1-V Active Fkilter Using a Linearalization Technique Employing Plurality of Emitter-Coupled Pairs," (IEEE J. Solid State Circuits, vol SC-26, no. 7, pp. 937-945, 1991년 6월)에 개시되어 있으며, 본 출원에서 인용하고 있다.
더 상세한 Gm 블럭이 도 9a 에 도시되고 있다. 도 9a 에서, 트랜지스터 (960)(도 9) 는, 기능상으로 트랜지스터 블럭 (960a)에 대비된다. 특히, 트랜지스터 블럭 (960a) 은, 그 내부에 트랜지스터 (964), 트랜지스터 (965), 트랜지스터 (966) 및 트랜지스터 (967) 를 포함한다. 마찬가지로 트랜지스터 (970)(도 9) 는, 기능상으로 트랜지스터 블럭(970a) 에 대비된다. 특히, 트랜지스터 블럭 (970a) 은, 그 내부에 트랜지스터 (974), 트랜지스터 (975), 트랜지스터 (976), 및 트랜지스터 (977) 를 포함한다. 마찬가지로, 트랜지스터 (980)(도 9) 는, 기능상으로 트랜지스터 블럭 (980a) 대비된다. 특히 트랜지스터 블럭 (980a) 은 트랜지스터 (984) 와 트랜지스터 (985) 를 포함한다. 제 1 전압 입력 단자 (921) 에 연결된 제어 단자를 가진 트랜지스터 (968) 는 전압 압력을 위한 버퍼로서 기능을 한다. 마찬가지로, 제 2 전압 입력 단자 (922) 에 연결된 제어 단자를 가진 트랜지스터 (978) 도 버퍼로서 기능을 한다. 트랜지스터 (969) 는 트랜지스터 (968) 에 대한 전류 드라이브와 바이어스를 제공한다. 마찬가지로, 트랜지스터 (979) 는 트랜지스터 (978) 에 대한 전류 드라이브와 바이어스를 제공한다.
ER 필터는 응답 H(jω) 을 갖으며, 차단파수 ωc와 영점 위치를 파라미터 Za와 Zb를 통해 변화시킴으로써 상술한 바와 같이 제어된다. ER 필터의 차단 주파수는 트랜지스터 (960)(또는 트랜지스터 970) 의 콜렉터전류에 정비례한다. 여러 Gm 블럭의 테일 트랜지스터를 통과하는 전류인 테일 바이어스전류 Ibias는 트랜지스터 (960) 의 에미터전류에 비례한다. 그러므로, 테일 바이어스전류 Ibias는 트랜지스터 (960) 의 α 파라미터가 곱해진 콜렉터전류에 비례한다.
불행히도, 트랜지스터의 α 파라미터는 온도와 함께 변화하기 때문에, 바이어스전류 Ibias도 온도와 함께 변화한다. 바이어스전류 Ibias의 온도 의존성이 α 피라미터의 의존성을 제거함으로써 보상되지 않으면, 바이어스전류 Ibias의 온도에 의한 변화는 ER 필터의 온도 의존성을 초래한다.
디지털/아날로그 컨버터 (860) 는 디지털/아날로그 컨버터 (860) 에 의해 수신되는 특정의 ωc에 대한 적절한 테일 전류인 튜닝 전류 Ibias를 발생시킨다. 온도/전압 보상 회로 (870) 는 바이어스 전압 Vbias를 발생시키고 그것은 각각의 테일 트랜지스터의 제어 단자에 연결되고, 테일 바이어스 전류 Ibias를 튜닝 전류 Ibias와 같아지 도록 조절한다. 그러나, α 파라미터는 온도와 함께 변화하기 때문에, 온도/전압 보상 회로 (870) 는 α 를 보상해야 한다. 결과적으로, 테일 바이어스전류 Ibias는 튜닝 전류 Itune를 α 로 제산한 값으로 되지 않으면 안된다.
정합을 성취하기 위한 회로가 도 12 에 도시되어 있고 이하에서 상세히 설명한다.
종래기술은 디지털/아날로그 컨버터등의 온도 및 전원 불변 회로를 생성하는 데에 사용될 수 있다. 그러나, 이러한 기술은 복잡성과 칩 면적의 측면에서 비용이 매우 높게 드는 회로로 가능하게 된다. 그러므로, 디지털/아날로그 컨버터에서 사용되는 종래기술은 ER 필터에서 사용되는 다수의 테일 바이어스전류를 제어하는 데에 적절하지 않다. 온도/전압 보상 회로 (870) 는 ER 필터의 테일 바이어스전류가 온도 및 전원전압 변화에 둔감한 튜닝 전류 Itune와 정합하도록 한다. 온도/전압 보상 회로 (870) 의 대부분의 실시예들에서, 튜닝 전류 Itune는 테일 트랜지스터 (980) 의 같은 트랜지스터 특성을 가진 정합 트랜지스터를 통과하게 된다. 또한, 정합 트랜지스터의 드레인-소스 전압은 테일 트랜지스터 (980) 의 드레인-소스 전압과 가능한한 근접하게 정합된다. 그 결과로서, 정합 트랜지스터의 게이트-소스 전압은, 테일 트랜지스터 (980) 의 게이트 단자에서 바이어스 전압 Vbias로서 사용되어, 테일 바이어스전류 Ibias를 튜닝 전류 Itune와 같게 한다.
도 10 은 제 1 Gm 블럭 (811-1) 에 연결된 온도/전압 보상 회로 (870) 에 대한 종래기술의 구성을 구시한다. 정합 트랜지스터 (1010) 의 드레인 단자(1011) 및 게이트 단자 (1012) 는 입력 단자 (871) 에 함께 연결되기 때문에, 입력 단자(871) 상의 튜닝 전류 Itune가 정합 트랜지스터 (1010) 을 통과하게 된다. 정합 트랜지스터 (1010) 의 드레인 단자 (1011) 상의 전압은 입력 단자 (872) 상의 바이어스 전압 Vbias으로 유지된다. 정합 트랜지스터 (1010) 는 테일 트랜지스터 (980) 와 유사한 트랜지스터 특성을 가지고 생성된다. 게이트 단자 (1012) 는 테일 트랜지스터 (980) 의 게이트 단자에 연결되고, 정합 트랜지스터 (1010) 의 소스 단자 (1013) 는 테일 트랜지스터 (980) 의 소스 단자에 연결되기 때문에, 정합 트렌지스터 (1010) 와 테일 트랜지스터 (980) 의 게이트-소스 전압 VGS은 같다.
그러므로, 테일 트랜지스터 (980) 를 통과하는 테일 바이어스전류 Ibias는 2개의 트랜지스터의 드레인-소스 전압 VDS이 같다면 정합 트랜지스터 (1010) 를 통해 흐르는 튜닝 전류 Itune와 같아야 한다.
그러나, 테일 트랜지스터 (980) 의 드레인-소스 전압은 공통 모드 전압 VCM 에서 헤드부 (920) 내의 트랜지스터 (960) 또는 트랜지스터 (970)(도 9) 를 지나는 전압 강하를 감산한 값으로 된다. 트랜지스터 (960) 와 트랜지스터 (970) 가 바이폴라 트랜지스터인 경우에, 테일 트랜지스터 (980) 의 드레인 단자에서의 전압은 공통 모드 전압 VCM 에서 온도 의존적인 베이스-에미터 전압 VBE을 감산한 값으로 된다. 또한, 도 10 의 실시예는 트랜지스터 (960) 의 α 계수를 보상하지 않는다. 그러므로, 도 10 의 종래기술의 시스템은 온도 보상이 중요하지 않은 경우에만 사용될 수 있다.
도 11 은 도 10 의 실시예에 의해 주어진 것보다 튜닝 전류 Itune와 테일 바이어스전류 Ibias사이의 더 양호한 정합을 제공하는 온도/전압 비교 회로 (870) 의 또다른 종래기술의 실시예를 도시한다. 입력 단자 (872) 는 공통 모드 전압 VCM 이 트랜지스터 (1110) 의 베이스 단자 (1111) 상에 놓이도록 트랜지스터 (1110) 의 베이스 단자 (1111) 에 연결된다. 트랜지스터 (1110) 의 에미터 단자 (1113) 의 전압은 공통 모드 전압에서 트랜지스터 (1110) 의 베이스-에미터 전압 VBE의 전압을 감산한 값으로 유지된다. 트랜지스터 (1110) 이 트랜지스터 (960) 및 트랜지스터 (970) (도9) 에 정합하는 경우에는, 에미터 단자 (113) 의 전압은 테일 트랜지스터 (980) 의 드레인 단자의 전압과 같아지지 않으면 안된다.
트랜지스터 (1110) 의 에미터 단자 (1113) 는 연산증폭기 (1120) 의 양의 입력 단자 (1122) 에 연결된다. 연산증폭기 (1120) 의 출력 단자 (1123) 는 정합 트랜지스터 (1130) 의 게이트 단자 (1132) 에 연결된다. 연산증폭기 (1121) 의 음의 입력 단자 (1121) 는 정합 트랜지스터 (1130) 의 드레인 단자 (1131) 에 연결된다. 드레인 단자 (1131) 는 입력 단자 (871) 에 연결되고, 정합 트랜지스터 (1130) 의 소스 단자 (1133) 는 접지에 연결되기 때문에, 입력단자 (871) 상의 튜닝 전류 Itune는 정합 트랜지스터 (1130) 을 통과하게 된다. 피드백 경로는, 연산증폭기 (1120) 의 출력 단자 (1123) 로부터, 정합 트랜지스터 (1130) 의 게이트 단자 (1132), 정합 트랜지스터 (1130) 의 드레인 단자 (1131) 를 경유하여 연산증폭기 (1120) 의 음의 입력 단자 (1121) 에 이르는 것으로 형성된다. 피드백 경로로 인하여, 연산증폭기 (1120) 는 연산증폭기 (1120) 의 음의 입력 단자 (1121) 에서의 전압을, 트랜지스터 (1110) 의 에미터 단자 (1113) 에서의 전압과 같게 하여, 연산증폭기 (1120) 의 양의 입력 단자 (1122) 에서의 전압과 같도록 한다. 상기 설명된 바와 같이, 에미터 단자 (1113) 에서 전압은 테일 트랜지스터 (980) 의 드레인 단자의 전압과 같게 된다. 그러므로, 정합 트랜지스터 (1130) 와 테일 트랜지스터 (980) 의 드레인-소스 전압 VDS은 같게 된다. 튜닝 전류 Itune은 정합 트랜지스터 (1130) 를 통과하게 되고, 정합 트랜지스터 (1130) 의 게이트 단자 (1132) 에서 전압은 튜닝 전류 Itune가 정합 트랜지스터 (1130) 를 통해 흐르도록 하는 적절한 VGS이다. 게이트 단자 (1132) 가 테일 트랜지스터 (980) 의 게이트 단자에 연결되기 때문에, 테일 바이어스전류 Ibias는 튜닝 전류 Itune와 같다. 그러나, 상기 설명된 바와 같이, 트랜지스터 (960) 의 α 성분은 테일 바이어스전류 Ibias가 튜닝 전류 Itune를 α 로 제산한 값과 일치할 필요가 있다. 또한, 도 11 의 실시예의 피드백 루프는 출력 단자 (873) 상의 커패시턴스가 크다면 불안정하게 된다. ER 필터내의 다수의 테일 트랜지스터로 인하여, 출력 단자 (873) 는 큰 커패시턴스를 갖는다. 그러므로, 도 11 의 실시예는 ER 필터에 대해 아주 적합하지는 않다.
도 12 는 온도/전압 보상 회로 (870) 의 새로운 실시예를 도시한다. 튜닝 전류 Itune를 전달하는 입력 단자 (871) 는 제 1 전류 미러 (1230) 의 제 1 전류 단자 (1232) 에 연결된다. 제 1 전류 미러 (1230) 는 접지에 연결된 전력 단자 (1233)를 갖는다. 제 1 전류 미러 (1230) 는 또한 제 2 전류 미러 (1240) 의 제 1 전류 단자 (1242) 에 연결된 제 2 전류 (1231) 를 갖는다. 제 2 전류 미러 (1240) 는 양의 전원전압 Vcc에 연결된 전력 단자 (1243) 를 갖는다. 제 2 전류 미러 (1240) 는 또한 트랜지스터 (1210) 의 콜렉터 단자 (1211) 에 연결된 제 2 전류 단자 (1241) 를 갖는다.
입력 단자 (871) 는 또한 출력 단자 (873) 와 정합 트랜지스터 (1220) 의 게이트 단자 (1222) 에 연결된다. 출력 단자 (873) 는 테일 트랜지스터 (980) 의 게이트 단자에 연결된다. 트랜지스터 (1220) 의 소스 단자 (1223) 가 접지에 연결되고, 테일 트랜지스터 (980) 의 소스 단자 접지에 연결되고, 게이트 단자 (1222) 는 테일 트랜지스터 (980) 의 게이트 단자에 연결되기 때문에, 정합 트랜지스터 (1222) 와 테일 트랜지스터 (980) 는 같은 게이트-소스 전압을 갖는다.
공통 모드 전압 VCM 이 베이스 단자 (1212) 상에 있도록 입력 단자 (872) 는 트랜지스터 (1210) 의 베이스 단자 (1212) 에 연결된다. 트랜지스터 (1210) 의 에미터 단자 (1213) 에서의 전압은 공통 모드 전압 VCM에서 트랜지스터 (1210) 의 베이스-에미터 전압 VBE을 감산한 값으로 유지된다. 도 11 에 대해 상기 설명된 바와 같이, 정합 트랜지스터 (1220) 의 드레인 단자 (1221) 에 연결되는 에미터 단자 (1213) 상의 결과적인 전압은, 정합 트랜지스터 (1220) 의 드레인-소스 전압을 테일 트랜지스터 (1220) 의 드레인-소스 전압과 일치시킨다.
정합 트랜지스터 (1220) 와 테일 트랜지스터 (980) 가 동일한 게이트-소스전압과 드레인-소스 전압을 갖기 때문에, 테일 바이어스전류 Ibias는 정합 트랜지스터 (1220) 를 통해 흐르는 전류와 같다. 튜닝 전류 Itune가 제 1 전류 미러 (1230) 의 제 1 전류 단자 (1232) 로 흐르기 때문에, 튜닝 전류 Itune는 제 1 전류 미러 (1230) 의 제 2 전류 단자 (1231) 상에 복사된다(mirrored). 그러므로 튜닝 전류 Itune는 제 1 전류 미러 (1240) 의 제 1 전류 단자 (1242) 로 흐른다. 결과적으로, 제 2 전류 미러 (1240) 는 제 2 전류 미러 (1240) 의 제 2 전류 단자 (1241) 상의 튜닝 전류 Itune를 복사한다. 그러므로, 트랜지스터 (1210) 의 콜렉터전류는, 튜닝 전류 Itune와 같고 트랜지스터 (1210) 의 에미터전류는 튜닝 전류 Itune를 트랜지스터 (1210) 의 α 로 제산한 값을 된다. 그후에, 트랜지스터 (1220) 를 지나는 전류는 튜닝 전류 Itune를 트랜지스터 (1220) 의 α 로 제산한 값으로 된다. 테일 바이어스전류 Ibias가 정합 트랜지스터 (1220) 을 통해 흐르는 전류와 같게 되기 때문에, 테일 바이어스 전류 Ibias는 튜닝 전류 Itune를 트랜지스터 (1220) 의 α 로 제산한 값으로 된다. 정합 트랜지스터 (1220) 를 트랜지스터 (960) 와 정합시킴으로써, α 계수는 삭제되어 ER 필터의 차단주파수를 정확하게 튜닝시킨다. 또한, 도 12 의 실시예는 출력 단자 (873) 상의 커패시턴스를 증가시킴으로써 실제로 안정화된다.
제 1 전류 미러 (1230) 의 구체적인 실현은 제 1 전류 단자와 제 2 전류 단자상의 정합 전류를 제공하는 한다면 특별히 중요하지는 않다. 도 13 은 전류 미러의 트랜지스터 레벨 실행을 가진 온도/전압 보상 회로 (870) 의 일실시예를 도시한다. 특히, 제 1 전류 미러 (1230) 는 NMOS 트랜지스터 (1330) 와 NMOS 트랜지스터 (1340) 를 포함한다. NMOS 트랜지스터 (1330) 의 게이트 단자 (1332) 는 NMOS 트랜지스터 (1340) 의 게이트 단자 (1342) 에 연결된다. NMOS 트랜지스터 (1330) 의 드레인 트랜지스터 (1331) 는 트랜지스터 (1330) 의 게이트 단자 (1332) 와 제 2 전류입력 단자 (1231) 에 연결된다. NMOS 트랜지스터 (1340) 의 드레인 단자 (1341) 는 제 1 전류 단자 (1232) 에 연결된다. NMOS 트랜지스터 (1330) 의 소스 단자 (1333) 와 NMOS 트랜지스터 (1340) 의 소스 단자 (1343) 는 접지에 연결되는 전력 단자 (1233) 에 연결된다.
제 2 전류 미러 (1240) 는 PMOS 트랜지스터 (1310) 과 PMOS 트랜지스터 (1322) 를 포함한다. PMOS 트랜지스터 (1310) 의 드레인 단자 (1311) 와 PMOS 트랜지스터 (1310) 의 드레인 단자 (1321) 는 양의 전원전압 Vcc에 연결되는 전력 단자 (1243) 에 연결된다. PMOS 트랜지스터 (1322) 의 소스 단자 (1323) 는 제 1 전류 단자 (1242) 에 연결된다. 소스 단자 (1313) 는 제 2 전류 단자 (1241), PMOS 트랜지스터 (1310) 의 게이트 단자 (1312), 및 PMOS 트랜지스터 (1320) 의 게이트 단자 (1322) 에 연결된다.
도 14 는 제 2 전류 미러 (1240-14) 가 캐스코드 트랜지스터를 조합하여 전류 미러(1240-14) 내의 트랜지스터의 출력 저항을 증가시키는 온도/전압 보상 회로(870) 의 또다른 실시예를 도시한다. 캐스코드 트랜지스터로 인하여, 제 2 전류 미러 (1240-14) 는 바이어스 단자 (1244) 와 제 2 전력 단자 (1245) 를 필요로 한다. 제 2 전류 미러 (1240-14) 의 기능은, 제 1 전류 단자 (1232) 상의 전류가 제 2 전류 단자 (1241) 상의 전류와 같도록 하는 것이다.
제 2 전류 미러 (1240-14) 에서, 제 1 전류 단자 (1242) 는 캐스코드 PMOS 트랜지스터 (1450) 의 소스 단자 (1453) 에 연결된다. 캐스코드 PMOS 트랜지스터 (1451) 의 드레인 단자 (1451) 는, PMOS 트랜지스터 (1420) 의 1423 에 연결된다. PMOS 트랜지스터 (1420) 의 드레인 단자 (1421) 는, 양의 전원전압 Vcc에 연결되는 제 1 전력 단자 (1243) 에 연결된다. 제 2 전류 단자 (1241) 는 캐스코드 PMOS 트랜지스터 (1430) 의 소스 단자 (1433), PMOS 트랜지스터 (1410) 의 게이트 단자 (1412), 및 PMOS 트랜지스터 (1420) 의 게이트 단자 (1422) 에 연결된다. 캐스코드 PMOS 트랜지스터 (1430) 의 소스 단자 (1431) 는, PMOS 트랜지스터 (1410) 의 소스 단자 (1413) 에 연결된다. PMOS 트랜지스터 (1410) 의 드레인 단자 (1411) 는, 전력 단자 (1243) 에 연결된다. 바이어스 단자 (1244) 는 NMOS 트랜지스터 (1460) 의 게이트 단자 (1462) 에 연결된다. NMOS 트랜지스터 (1460) 의 소스 단자 (1463) 는 접지에 연결되는 출력 단자 (1245) 에 연결된다. NMOS 트랜지스터 (1460) 의 드레인 단자 (1461) 는, PMOS 트랜지스터 (1440) 의 소스 단자 (1443), PMOS 트랜지스터 (1440) 의 게이트 단자 (1442), 캐스코드 PMOS 트랜지스터 (1430) 의 게이트 단자 (1432), 및 PMOS 캐스코드 트랜지스터 (1450) 의 게이트 단자 (1452) 에 연결된다. PMOS 트랜지스터 (1440) 의 드레인 단자 (1441) 는 전력 단자 (1243) 에 연결된다.
도 12 에 대해 상기 설명된 바와 같이, 제 2 전류 단자 (1242) 상의 전류는 튜닝 전류 Itune와 같아야 한다. 그러므로, 캐스코드 PMOS 트랜지스터 (1450) 와 PMOS 트랜지스터 (1420) 모두는 튜닝 전류 Itune를 구동시키기 위해 바이어스되어야 한다. 또한 제 2 전류 단자 (1241) 상의 전류는 튜닝 전류 Itune와 같아야 한다. 그러므로, 캐스코드 PMOS 트랜지스터 (1430) 와 PMOS 트랜지스터 (1410) 는 튜닝 전류 Itune를 구동시키기 위해 바이어스되어야 한다. 필요한 바이어스는 NMOS 트랜지스터 (1460) 와 PMOS 트랜지스터 (1440) 에 의해 성취된다. 특히, NMOS 트랜지스터 (1460)는 정합 트랜지스터 (1220) 와 같은 게이트-소스 전압을 갖는다. 그러므로, NMOS 트랜지스터 (1460) 는 PMOS 트랜지스터 (1440), 캐스코드 PMOS 트랜지스터 (1430), 및 캐스코드 PMOS 트랜지스터 (1450) 를 활성화시킬 수 있는 게이트 단자 (1442) 상에 존재할 수 있는 전하를 감소시키기 시작한다. 결국, 여러 트랜지스터를 통과하는 전류는, 트랜지스터들을 통과하는 전류가 튜닝 전류 Itune또는 튜닝 전류 Itune를 트랜지스터 (1210) 의 α 로 제산한 값과 같게 되도록 전류 미러에 의해 등화된다.
상기 설명된 본 발명의 구조와 방법의 여러 실시에는 본 발명의 이론의 예시일 뿐이고 본 발명의 범위를 설명된 특정 실시예로 제한하려는 의도는 아니다. 이설명의 견해에서, 관련 기술분야의 당업자들은 다른 필터, 오차값, 특정 응답신호, 전류 미러, Gm 증폭기, GmC 필터, 기억소자, 구배, 하드웨어 실현형태, 펌웨어를 정의하여, 본 발명의 사상에 따른 방법, 회로 또는 시스템을 생성하기 위해 이러한 대체적인 소자들을 사용할 수 있다.
본 발명에 따라서, 기억장치의 리드백시스템의 ER 필터는 최적화된다. 통상적으로, 리드백시스템은 다른기억장치에 적용될 수 있다. ER 필터는 입력신호, 등화하여 목표 신호의 특성을 이상적으로 맞추는 등화 신호를 생성한다. 그러므로 오차가 감소된 ER 필터의 최적화는 목표 신호의 특성과 등화 신호의 특성사이에서 추정된다. ER 필터의 최적화는 기억장치로부터 샘플치를 판독하고 샘플치와 이상치 사이에서 오차값을 계산함으로써 성취된다.
또한, ER 필터의 최적화를 저해하는 온도 의존성을 보상하기 위해, 온도/전압 보상 회로가 온도와 전원전압 의존성을 보상하는 바이어스 전압을 발생시키기 위해 사용된다.

Claims (14)

  1. 기억장치의 리드백시스템에서 극점 파라미터와 영점을 가진 ER 필터를 최적화하기 위한 방법에 있어서,
    상기 기억장치로부터 샘플치를 판독하는 단계;
    이상치를 결정하는 단계;
    상기 샘플치와 상기 이상치 사이의 오차값을 계산하는 단계; 및
    상기 오차값이 최소화되도록 상기 극점 파라미터를 변경하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 오차값이 최소화되도록 상기 ER 필터의 상기 영점을 변경하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 샘플치는 사용자 (customer) 데이터인 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 극점 파라미터는 상기 ER 필터의 차단주파수 파라미터인 것을 특징으로 하는 방법.
  5. 기억장치의 리드백시스템에서 극점 파라미터와 영점을 가진 ER 필터를 최적화하기 위한 장치에 있어서,
    상기 기억장치로부터 샘플치를 판독하는 수단;
    이상치를 결정하는 수단;
    상기 샘플치와 상기 이상치 사이의 오차값을 계산하는 수단, 및
    상기 오차값이 최소화되도록 상기 극점 파라미터를 변경하는 수단을 포함하는 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서, 상기 오차값이 최소화되도록 상기 ER 필터의 상기 영점을 변경하는 수단을 더 포함하는 것을 특징으로 하는 장치.
  7. 제 5 항에 있어서, 상기 샘플치는 사용자 데이터인 것을 특징으로 하는 장치.
  8. 제 5 항에 있어서, 상기 극점 피라미터는 상기 ER 필터의 차단주파수 피라미터인 것을 특징으로 하는 장치.
  9. 기억장치의 리드백시스템에서 차단주파수와 복수의 영점을 가진 ER 필터를 최적화하기 위한 방법에 있어서,
    상기 차단주파수에 대한 차단값과 각각의 상기 영점에 대한 필터 영점값을결정하여 복수의 필터 영점값을 형성하는 단계;
    상기 기억장치로부터 M개의 복수의 샘플치를 판독하는 단계;
    각각의 상기 샘플치에 대응하는 이상치를 결정하여 M개의 이상치를 형성하는 단계;
    상기 샘플치와 상기 이상치 사이의 평균 제곱 오차값을 계산하는 단계;
    상기 차단값과 각각의 상기 필터 영점값을 변경하여 상기 평균 제곱 오차값을 최소화하는 단계;
    상기 차단값을 튜닝 전류로 컨버팅하는 단계;
    복수의 상기 필터 영점값을 복수의 필터 영점 전압으로 변환하는 단계;
    상기 튜닝 전류를 바이어스 전압으로 변환하는 단계; 및
    상기 바이어스 전압과 복수의 상기 필터 영점 전압을 상기 ER 필터에 인가하여 상기 차단주파수와 상기 ER 필터의 상기 영점을 조절하는 단계를 포함하는 것을 특징으로 하는 ER 필터를 최소화하는 방법.
  10. 튜닝 전류 입력 단자, 전압 입력 단자, 및 전압 출력 단자를 가진 온도/전압 보상 회로에 있어서,
    상기 튜닝 전류 입력 단자에 연결된 제 1 전류 단자, 접지에 연결된 제 1 전력 단자, 및 제 2 전류 단자를 가진 제 1 전류 미러;
    상기 제 1 전류 미러의 상기 제 2 전류 단자에 연결된 제 3 전류 단자, 양의 전원 전압에 연결된 제 2 전력 단자, 및 제 4 전류 단자를 가진 제 2 전류 미러;및
    상기 제 2 전류 미러의 상기 제 4 전류 단자와 상기 전압 입력 단자에 연결된 제 1 전력 단자, 상기 튜닝 전류 입력 단자와 상기 전압 출력 단자에 연결된 제어 단자, 및 접지에 연결된 제 2 전력 단자를 가진 정합 트랜지스터를 포함하는 것을 특징으로 하는 온도/전압 보상 회로.
  11. 제 10 항에 있어서, 상기 전압 입력 단자에 연결된 제 2 제어 단자, 상기 제 2 전류 미러의 상기 제 4 전류 단자에 연결된 제 3 단자, 및 상기 정합 트랜지스터의 상기 제 1 전력 단자에 연결된 제 4 전력 단자를 갖는 제 2 트랜지스터를 더 포함하며,
    상기 정합 트랜지스터의 상기 제 1 전력 단자는 상기 제 2 전류 미러의 상기 제 4 전류 단자와 상기 전압 입력 단자에 상기 제 2 트랜지스터를 통해 연결되는 것을 특징으로 하는 온도/전압 보상 회로.
  12. 제 10 항에 있어서, 상기 정합 트랜지스터는 MOSFET 인 것을 특징으로 하는 온도/전압 보상 회로.
  13. 제 11 항에 있어서, 상기 제 2 트랜지스터는 바이폴라인 것을 특징으로 하는 온도/전압 보상 회로.
  14. 제 9 항에 있어서,
    상기 컨버팅하는 단계는 디지털/아날로그 컨버터 (860) 에서 수행되어 상기 차단값 (ωc) 을 상기 튜닝 전류 (Itune) 로 컨버팅하고;
    상기 변화하는 단계는 복수개의 추가적인 디지털/아날로그 컨버터 (891) 에서 수행되어 복수의 상기 필터 영점값 (Za및 Zb) 을 복수의 상기 필터 영점전압으로 각각 변환하고;
    상기 ER 필터의 상기 차단주파수를 조절하는데 이용되는 상기 바이어스 전압(Vbias) 은 상기 복수개의 추가적인 디지털/아날로그 컨버터 (891) 에 인가되고, 복수개의 추가적인 디지털/아날로그 컨버터 (891) 가 상기 바이어스 전압(Vbias) 을 이용하여 ER 필터 영점전압을 조절하는 것을 특징으로 하는 방법.
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