JPH10106162A - Ｅｒフィルタ最適化方法 - Google Patents
Ｅｒフィルタ最適化方法Info
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- JPH10106162A JPH10106162A JP9208193A JP20819397A JPH10106162A JP H10106162 A JPH10106162 A JP H10106162A JP 9208193 A JP9208193 A JP 9208193A JP 20819397 A JP20819397 A JP 20819397A JP H10106162 A JPH10106162 A JP H10106162A
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Abstract
(57)【要約】
【課題】 ディクスドライブなどの記憶装置の読出しシ
ステムにおけるＥＲフィルタを最適化するための装置を
提供する。 【解決手段】 記憶装置の読出しシステムに含まれる、
極(pole)パラメータ及びゼロを有するＥＲ（等化受信：
equalization and receive）フィルタ４１０を最適化す
るためのフィルタ最適化装置４３３において、記憶装置
からサンプル値を読み出す手段と、理想値を決定する手
段と、前記サンプル値と前記理想値との間の誤差値を計
算する手段と、前記極パラメータを前記誤差値が最小に
なるように変更する手段とを含む。前記ＥＲフィルタの
前記ゼロを前記誤差値が最小になるように変更する手段
をさらに含んでもよい。前記サンプル値は、ユーザ専用
(customer)データであってもよい。前記極パラメータ
は、典型的には、前記ＥＲフィルタのカットオフ周波数
パラメータである。
ステムにおけるＥＲフィルタを最適化するための装置を
提供する。 【解決手段】 記憶装置の読出しシステムに含まれる、
極(pole)パラメータ及びゼロを有するＥＲ（等化受信：
equalization and receive）フィルタ４１０を最適化す
るためのフィルタ最適化装置４３３において、記憶装置
からサンプル値を読み出す手段と、理想値を決定する手
段と、前記サンプル値と前記理想値との間の誤差値を計
算する手段と、前記極パラメータを前記誤差値が最小に
なるように変更する手段とを含む。前記ＥＲフィルタの
前記ゼロを前記誤差値が最小になるように変更する手段
をさらに含んでもよい。前記サンプル値は、ユーザ専用
(customer)データであってもよい。前記極パラメータ
は、典型的には、前記ＥＲフィルタのカットオフ周波数
パラメータである。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、読出し信号を部分
応答目標(partial response target) に等化するための
方法及び装置に関する。特に、本発明は、マルチレート
動作や低速の時間変動チャネルに対して調節可能である
プログラム可能な（或いは適応的な）パラメータを有す
る組合わせＥＲ（等化受信：equalization and receiv
e）フィルタを最適化するための方法及び装置に関す
る。
応答目標(partial response target) に等化するための
方法及び装置に関する。特に、本発明は、マルチレート
動作や低速の時間変動チャネルに対して調節可能である
プログラム可能な（或いは適応的な）パラメータを有す
る組合わせＥＲ（等化受信：equalization and receiv
e）フィルタを最適化するための方法及び装置に関す
る。
【０００２】
【従来の技術】磁気的及び光学的デジタル記憶の用途に
は、媒体上にデジタルシーケンスを記録し、アナログ信
号からこのようなシーケンスを取り出すことが含まれる
が、これらは読み出しヘッドによって検出され、ノイズ
や干渉や歪みによって損なわれる。基本的な設計目標
は、記録されたシーケンスと再生されたシーケンスとの
間の許容誤り率を維持しつつ、単位面積あたりの高い記
録密度を達成することである。この設計目標を達成する
ために、読出し／書込みチャネルには、符号化法と等化
法の組み合わせを用いている。これらの機能について以
下に述べる。
は、媒体上にデジタルシーケンスを記録し、アナログ信
号からこのようなシーケンスを取り出すことが含まれる
が、これらは読み出しヘッドによって検出され、ノイズ
や干渉や歪みによって損なわれる。基本的な設計目標
は、記録されたシーケンスと再生されたシーケンスとの
間の許容誤り率を維持しつつ、単位面積あたりの高い記
録密度を達成することである。この設計目標を達成する
ために、読出し／書込みチャネルには、符号化法と等化
法の組み合わせを用いている。これらの機能について以
下に述べる。
【０００３】ランレングス制限（ＲＬＬ：Run-Lenght L
imited）コード 磁気的及び光学的デジタル記憶装置は、信号検出能力を
向上させるため、或いは、タイミングや利得ループの頻
繁な更新を保証するため、またはその両方の目的でＲＬ
Ｌコードを用いている。ＲＬＬコードは、一般に、２つ
のパラメータ、即ちｄとｋによって特徴付けられ、これ
らはそれぞれ、２値入力信号における連続する状態変化
間のシンボルインターバル数の最大値及び最小値をそれ
ぞれ制御するものである。ある値のｄについて、ＲＬＬ
コードは、連続する状態変化間に最低（ｄ＋１）個の、
最大（ｋ＋１）個のシンボルインターバルが存在するこ
とを保証する。磁気及び光学記憶装置において通常用い
られるコードには、（１，７）や（２，７）に制限され
た（ｄ，ｋ）値をもつコードた含まれる。一般に、これ
らのコードは、ピーク検出法に用いられる。ｋ値の制限
により、非ゼロチャネル出力が最小に近い頻度で発生
し、タイミング及び利得ループの堅実な動作を維持する
ことが保証される。ｄ値の制限により、ピーク検出を用
いた信号検出能力が助長される。部分応答最尤法（ＰＲ
ＭＬ： partial response maximum likelihood）技術へ
の関心が増大するにつれ、本質的コードレートの高い、
ｄ＝０コードの人気が高まりつつある。
imited）コード 磁気的及び光学的デジタル記憶装置は、信号検出能力を
向上させるため、或いは、タイミングや利得ループの頻
繁な更新を保証するため、またはその両方の目的でＲＬ
Ｌコードを用いている。ＲＬＬコードは、一般に、２つ
のパラメータ、即ちｄとｋによって特徴付けられ、これ
らはそれぞれ、２値入力信号における連続する状態変化
間のシンボルインターバル数の最大値及び最小値をそれ
ぞれ制御するものである。ある値のｄについて、ＲＬＬ
コードは、連続する状態変化間に最低（ｄ＋１）個の、
最大（ｋ＋１）個のシンボルインターバルが存在するこ
とを保証する。磁気及び光学記憶装置において通常用い
られるコードには、（１，７）や（２，７）に制限され
た（ｄ，ｋ）値をもつコードた含まれる。一般に、これ
らのコードは、ピーク検出法に用いられる。ｋ値の制限
により、非ゼロチャネル出力が最小に近い頻度で発生
し、タイミング及び利得ループの堅実な動作を維持する
ことが保証される。ｄ値の制限により、ピーク検出を用
いた信号検出能力が助長される。部分応答最尤法（ＰＲ
ＭＬ： partial response maximum likelihood）技術へ
の関心が増大するにつれ、本質的コードレートの高い、
ｄ＝０コードの人気が高まりつつある。
【０００４】部分応答シングナリング 磁気および光学記録システムにおける記録密度を制限す
る主な影響の１つは、符号間干渉（ＩＳＩ：intersymbo
l interference）である。この影響は、ヘッドと媒体の
組合わせのもつ帯域制限性に起因するものであり、媒体
上の連続して記録された状態変化による応答のオーバー
ラップを生じる。即ち、ある時点において、媒体からの
出力信号は、その時点における入力シンボルによる応答
だけでなく既に記録されたいくつかのシンボルからの応
答をも含んでいる。このオーバーラップの量および範囲
は、線形記録密度が増すと増加し、その結果、非常に複
雑で、簡単な装置では解決することが難しいシンボル間
のオーバーラップパターンを生じる。
る主な影響の１つは、符号間干渉（ＩＳＩ：intersymbo
l interference）である。この影響は、ヘッドと媒体の
組合わせのもつ帯域制限性に起因するものであり、媒体
上の連続して記録された状態変化による応答のオーバー
ラップを生じる。即ち、ある時点において、媒体からの
出力信号は、その時点における入力シンボルによる応答
だけでなく既に記録されたいくつかのシンボルからの応
答をも含んでいる。このオーバーラップの量および範囲
は、線形記録密度が増すと増加し、その結果、非常に複
雑で、簡単な装置では解決することが難しいシンボル間
のオーバーラップパターンを生じる。
【０００５】ＩＳＩの影響を解決すために要求される複
雑性を減少するために、まず、読出し信号を規定された
部分応答（ＰＲ：partial response）信号に等化する。
ＰＲ信号は、連続する入力シンボルによる出力信号にお
ける応答のオーバーラップ（すなわち干渉）を制御する
ことを可能にするという特徴を有している。等化後の制
御されたＩＳＩについての先験的知識により、等化され
ていない信号と比較して、要求される検出器の複雑性は
かなり減少される。
雑性を減少するために、まず、読出し信号を規定された
部分応答（ＰＲ：partial response）信号に等化する。
ＰＲ信号は、連続する入力シンボルによる出力信号にお
ける応答のオーバーラップ（すなわち干渉）を制御する
ことを可能にするという特徴を有している。等化後の制
御されたＩＳＩについての先験的知識により、等化され
ていない信号と比較して、要求される検出器の複雑性は
かなり減少される。
【０００６】図１に示すように、ヘッド／媒体／プレア
ンプ１０２の出力端子１０４上のアナログ読出し信号
は、等化器１０６の入力端子に送られる。ＰＲＭＬ受信
機としても知られる等化器１０６は、読出し信号を等化
して、等化器１０６の出力端子１０８上に等化信号を生
じる。等化信号は、適切なＰＲ信号でなければならな
い。
ンプ１０２の出力端子１０４上のアナログ読出し信号
は、等化器１０６の入力端子に送られる。ＰＲＭＬ受信
機としても知られる等化器１０６は、読出し信号を等化
して、等化器１０６の出力端子１０８上に等化信号を生
じる。等化信号は、適切なＰＲ信号でなければならな
い。
【０００７】データ通信やデジタル磁気記録システムに
おいて通常用いられているＰＲ目標信号は、次の伝達多
項式によって特徴づけられる。
おいて通常用いられているＰＲ目標信号は、次の伝達多
項式によって特徴づけられる。
【０００８】Ｐ（Ｄ）＝１−Ｄ２ ここで、Ｄは単位シンボル遅延動作の変換を表してい
る。このＰＲ信号は、通常、「４級（Ｃｌａｓｓ Ｉ
Ｖ）ＰＲ」、或いは修正された双２値（ｄｕｏｂｉｎａ
ｒｙ）シグナリングと呼ばれる。４級ＰＲに対する適切
に規定されたサンプリング点における無ノイズ出力応答
は、次式によって与えられる。
る。このＰＲ信号は、通常、「４級（Ｃｌａｓｓ Ｉ
Ｖ）ＰＲ」、或いは修正された双２値（ｄｕｏｂｉｎａ
ｒｙ）シグナリングと呼ばれる。４級ＰＲに対する適切
に規定されたサンプリング点における無ノイズ出力応答
は、次式によって与えられる。
【０００９】ｙ（ｋＴ）＝ａ（ｋＴ）−ａ［（ｋ−２）
Ｔ］，ｎ＝２，３，…， ここで、ａ（ｋＴ）は、時刻ｋＴにおける入力シンボル
であり、通常２値体系である｛０，１｝或いは｛１，−
１｝から選ばれる。即ち、時刻ｎＴにおける出力サンプ
ルは、２つの入力シンボルａ（ｎＴ）とａ［（ｎ−２）
Ｔ］のオーバーラップを含んでいる。
Ｔ］，ｎ＝２，３，…， ここで、ａ（ｋＴ）は、時刻ｋＴにおける入力シンボル
であり、通常２値体系である｛０，１｝或いは｛１，−
１｝から選ばれる。即ち、時刻ｎＴにおける出力サンプ
ルは、２つの入力シンボルａ（ｎＴ）とａ［（ｎ−２）
Ｔ］のオーバーラップを含んでいる。
【００１０】等化器１０６の出力端子１０８上の等化信
号は、ビタビアルゴリズムに基づくビタビ検出器１１０
などのシーケンス検出器を用いて検出される。この４級
部分応答とビタビ検出との組み合わせは、磁気記録分野
においては、通常、「部分応答最尤法」を簡略化してＰ
ＲＭＬと呼ばれている。
号は、ビタビアルゴリズムに基づくビタビ検出器１１０
などのシーケンス検出器を用いて検出される。この４級
部分応答とビタビ検出との組み合わせは、磁気記録分野
においては、通常、「部分応答最尤法」を簡略化してＰ
ＲＭＬと呼ばれている。
【００１１】ＰＲ目標信号の選択は一義的ではないが、
動作線形密度によって指定される。磁気記録の用途につ
いては、数多くのＰＲ目標がよく知られている。ここ
で、これらの目標をまとめてＰＲ信号の「拡張４級」グ
ループと呼ぶ。拡張４級グループは、次多項式によって
定義される。
動作線形密度によって指定される。磁気記録の用途につ
いては、数多くのＰＲ目標がよく知られている。ここ
で、これらの目標をまとめてＰＲ信号の「拡張４級」グ
ループと呼ぶ。拡張４級グループは、次多項式によって
定義される。
【００１２】Ｐ（Ｄ）＝（１−Ｄ）（１＋Ｄ）ｎ ここで、ｎは、適切に選択された負ではない整数であ
る。ここで、ｎ＝１のとき、標準４級ＰＲ信号が得られ
る。ｎ＝２のときはＥＰＲ４と呼ばれ、ｎ＝３のときＥ
２ＰＲ４というように呼ばれる。
る。ここで、ｎ＝１のとき、標準４級ＰＲ信号が得られ
る。ｎ＝２のときはＥＰＲ４と呼ばれ、ｎ＝３のときＥ
２ＰＲ４というように呼ばれる。
【００１３】等化法 図２に示すように、等化器１０６を実現するための典型
的な方法としては、反エイリアシング（ａｎｔｉ−ａｌ
ｉａｓｉｎｇ）及び「粗い」等化を実行する受信フィル
タとしての継続時間フィルタ２１０を、所望の目標応答
への等化を実行する等化フィルタとしての離散時間フィ
ルタ２３０と組合わせて用いる。量子化器２２０は、継
続時間フィルタ２１０の出力を離散時間信号に変換する
ために用いられる。ヘッド／媒体／プレアンプ１０２か
らの読出し信号は、入力ノイズの帯域制限のために継続
時間フィルタ２１０に入力される。サンプリングされた
アナログ信号処理が用いられる場合には、量子化器２２
０は、サンプルアンドホールド回路である。デジタル信
号処理技術の場合には、量子化器２２０は、アナログデ
ジタル変換器である。線形離散時間フィルタ２３０は、
ＰＲ受信機にける重要な処理ステップである実際の等化
機能を実行する。線形離散時間フィルタ２３０は、有限
インパルス応答（ＦＩＲ）フィルタ、タップ付遅延線、
トランスバーサルフィルタを含む様々な手段によって実
現可能である。磁気ディスクドライブのためのＰＲＭＬ
読出しチャネルが、等化用のＦＩＲフィルタを用いるこ
とが増えてきている。ＦＩＲフィルタは、読出し信号１
０４について予め定められた数の連続したサンプル値を
とり、各サンプル値を規定量だけスケーリングし、スケ
ーリング値を合計してフィルタ出力を作成する。スケー
リング係数は、タップ重みまたはフィルタ係数と呼ばれ
る。
的な方法としては、反エイリアシング（ａｎｔｉ−ａｌ
ｉａｓｉｎｇ）及び「粗い」等化を実行する受信フィル
タとしての継続時間フィルタ２１０を、所望の目標応答
への等化を実行する等化フィルタとしての離散時間フィ
ルタ２３０と組合わせて用いる。量子化器２２０は、継
続時間フィルタ２１０の出力を離散時間信号に変換する
ために用いられる。ヘッド／媒体／プレアンプ１０２か
らの読出し信号は、入力ノイズの帯域制限のために継続
時間フィルタ２１０に入力される。サンプリングされた
アナログ信号処理が用いられる場合には、量子化器２２
０は、サンプルアンドホールド回路である。デジタル信
号処理技術の場合には、量子化器２２０は、アナログデ
ジタル変換器である。線形離散時間フィルタ２３０は、
ＰＲ受信機にける重要な処理ステップである実際の等化
機能を実行する。線形離散時間フィルタ２３０は、有限
インパルス応答（ＦＩＲ）フィルタ、タップ付遅延線、
トランスバーサルフィルタを含む様々な手段によって実
現可能である。磁気ディスクドライブのためのＰＲＭＬ
読出しチャネルが、等化用のＦＩＲフィルタを用いるこ
とが増えてきている。ＦＩＲフィルタは、読出し信号１
０４について予め定められた数の連続したサンプル値を
とり、各サンプル値を規定量だけスケーリングし、スケ
ーリング値を合計してフィルタ出力を作成する。スケー
リング係数は、タップ重みまたはフィルタ係数と呼ばれ
る。
【００１４】ＦＩＲ構造によれば、フィルタ係数を変化
させることにより、フィルタ応答を、容易に変化させる
ことができる。実際のところ、係数は、適切なアルゴリ
ズムを用いてほとんど実時間で、或いは実時間で変化さ
せることができる。この特徴により、ＦＩＲ構造は、磁
気ディスクドライブシステムの場合のようなマルチレー
ト信号処理及び「時間変動」チャネルを含む用途に良く
適したものとなる。
させることにより、フィルタ応答を、容易に変化させる
ことができる。実際のところ、係数は、適切なアルゴリ
ズムを用いてほとんど実時間で、或いは実時間で変化さ
せることができる。この特徴により、ＦＩＲ構造は、磁
気ディスクドライブシステムの場合のようなマルチレー
ト信号処理及び「時間変動」チャネルを含む用途に良く
適したものとなる。
【００１５】ＰＲＭＬ読出しチャネルの複雑性は、等化
器１０６の実現形態に大きく依存している。ＦＩＲ構造
を用いた場合、ＰＲＭＬ読出しチャネルの複雑性は、必
要とされるタップ重みの数に依存し、タップ重みの数
は、ヘッド／媒体のある組合わせに対する動作線形密度
及び継続時間フィルタ２１０の伝達関数に依存する。
器１０６の実現形態に大きく依存している。ＦＩＲ構造
を用いた場合、ＰＲＭＬ読出しチャネルの複雑性は、必
要とされるタップ重みの数に依存し、タップ重みの数
は、ヘッド／媒体のある組合わせに対する動作線形密度
及び継続時間フィルタ２１０の伝達関数に依存する。
【００１６】一般に、継続時間フィルタ２１０には、低
域フィルタが選択され、線形離散時間フィルタ２３０
は、サンプルアナログＦＩＲフィルタである。したがっ
て、すべての等化は、１０個までのタップ重みを用いて
サンプルアナログＦＩＲフィルタ内で実行される。タッ
プ重みの数を減少するには、等化機能を、継続時間フィ
ルタ及びＦＩＲフィルタに分割すればよい。
域フィルタが選択され、線形離散時間フィルタ２３０
は、サンプルアナログＦＩＲフィルタである。したがっ
て、すべての等化は、１０個までのタップ重みを用いて
サンプルアナログＦＩＲフィルタ内で実行される。タッ
プ重みの数を減少するには、等化機能を、継続時間フィ
ルタ及びＦＩＲフィルタに分割すればよい。
【００１７】ＦＩＲフィルタの使用によって、多くの問
題が生じる。例えば、デジタルＦＩＲは、集積回路上の
広い領域を必要とし、可能な集積度を減少させる。さら
に、デジタルＦＩＲフィルタは、高出力で使用されるた
め、携帯コンピュータなどの電源が制限された装置には
不向きである。更に、必要な分解能を得るためには、多
数のタップ重みが必要である。タップ重みのすべてを最
適化することは、非常に複雑であり、時間がかかる。し
たがって、ＦＩＲフィルタはリアルタイムで適応的に使
用するには不向きとなる。
題が生じる。例えば、デジタルＦＩＲは、集積回路上の
広い領域を必要とし、可能な集積度を減少させる。さら
に、デジタルＦＩＲフィルタは、高出力で使用されるた
め、携帯コンピュータなどの電源が制限された装置には
不向きである。更に、必要な分解能を得るためには、多
数のタップ重みが必要である。タップ重みのすべてを最
適化することは、非常に複雑であり、時間がかかる。し
たがって、ＦＩＲフィルタはリアルタイムで適応的に使
用するには不向きとなる。
【００１８】従来の継続時間フィルタ及び従来の線形離
散時間フィルタは、等化受信（ＥＲ）フィルタに置き換
えることが可能である。これは、従来の継続時間フィル
タ及び従来の線形離散時間フィルタの機能を実行する、
単一の継続時間フィルタである。ＥＲフィルタを用いる
ことにより、読出し信号を等化するために従来の構造に
おいて用いられていたＦＩＲフィルタを省くことがで
き、これにより、ＥＰＲ４信号を生成する方法及びシス
テムは簡略化される。
散時間フィルタは、等化受信（ＥＲ）フィルタに置き換
えることが可能である。これは、従来の継続時間フィル
タ及び従来の線形離散時間フィルタの機能を実行する、
単一の継続時間フィルタである。ＥＲフィルタを用いる
ことにより、読出し信号を等化するために従来の構造に
おいて用いられていたＦＩＲフィルタを省くことがで
き、これにより、ＥＰＲ４信号を生成する方法及びシス
テムは簡略化される。
【００１９】ＥＲフィルタは、最も一般的には伝達関数
Ｈ（ｓ）によって特徴づけられる。
Ｈ（ｓ）によって特徴づけられる。
【００２０】
【数１】 ここで、ｓは複素数ラプラス変数（＝ｊｗ）であり、ｚ
１及びｐｊは、それぞれ伝達関数のゼロと極である。ゼ
ロの数は通常２から４であり、通常６から８である極の
数より少ない。
１及びｐｊは、それぞれ伝達関数のゼロと極である。ゼ
ロの数は通常２から４であり、通常６から８である極の
数より少ない。
【００２１】ＥＲフィルタ設計の問題点には、ＥＰＲ４
目標出力を達成するために極とゼロを決定することが含
まれている。これは、誤差値を最小化する適切な最適化
技術を選択することにより解決できる。例えば、Ｈ（ｊ
ω）と次式で与えられる所望の伝達関数Ｄ（ｊω）との
間の平均二乗誤差を最小にすることができる。
目標出力を達成するために極とゼロを決定することが含
まれている。これは、誤差値を最小化する適切な最適化
技術を選択することにより解決できる。例えば、Ｈ（ｊ
ω）と次式で与えられる所望の伝達関数Ｄ（ｊω）との
間の平均二乗誤差を最小にすることができる。
【００２２】
【数２】 ここで、Ｔ（ｊω）は、目標ＥＰＲ４パルス応答スペク
トルであり、２ｓｉｎ（ωＴ）ｃｏｓ（ωＴ／２）によ
って与えられる。Ｃ（ｊω）は、ＥＲフィルタの入力に
おけるチャネル（ヘッド／媒体／プレアンプ／ＶＧＡ）
の総合のパルス応答スペクトルである。関数Ｃ（ｊω）
は、適切なチャネル識別方法を用いて決定してもよい。
トルであり、２ｓｉｎ（ωＴ）ｃｏｓ（ωＴ／２）によ
って与えられる。Ｃ（ｊω）は、ＥＲフィルタの入力に
おけるチャネル（ヘッド／媒体／プレアンプ／ＶＧＡ）
の総合のパルス応答スペクトルである。関数Ｃ（ｊω）
は、適切なチャネル識別方法を用いて決定してもよい。
【００２３】ディスクドライブ用途においては、一般
に、関数Ｃ（ｊω）は利用できない。また、製造中にＣ
（ｊω）を明確に決定することも実現不可能である。し
かしながら、単一の継続時間フィルタを用いてＥＰＲ４
信号を生成する簡単な手段は、ほとんど実時間で伝達関
数の極及びゼロを決定するための修正された手順ととも
に用いられる。
に、関数Ｃ（ｊω）は利用できない。また、製造中にＣ
（ｊω）を明確に決定することも実現不可能である。し
かしながら、単一の継続時間フィルタを用いてＥＰＲ４
信号を生成する簡単な手段は、ほとんど実時間で伝達関
数の極及びゼロを決定するための修正された手順ととも
に用いられる。
【００２４】図３は、式（１）において与えられる伝達
関数Ｈ（ｓ）を有するＥＲフィルタ３１０を最適化する
ことができるシステムを示している。既知の信号ａ（ｋ
Ｔ）は、例えばディスクドライブなどの記憶装置に書き
込まれる。既知の信号ａ（ｋＴ）は、サンプル間にイン
ターバルＴを有する離散時間信号である。既知の信号ａ
（ｋＴ）は、多様なサンプルを提供するように、非周期
的で比較的ランダムなものでなければならない。疑似ラ
ンダム信号は、シフトレジスタ及び
関数Ｈ（ｓ）を有するＥＲフィルタ３１０を最適化する
ことができるシステムを示している。既知の信号ａ（ｋ
Ｔ）は、例えばディスクドライブなどの記憶装置に書き
込まれる。既知の信号ａ（ｋＴ）は、サンプル間にイン
ターバルＴを有する離散時間信号である。既知の信号ａ
（ｋＴ）は、多様なサンプルを提供するように、非周期
的で比較的ランダムなものでなければならない。疑似ラ
ンダム信号は、シフトレジスタ及び
【００２５】
【外１】 のような生成多項式を用いて生成することができる。既
知の信号ａ（ｋＴ）は、適切な４級ＰＲ伝達関数によっ
て既知の信号ｄ（ｋＴ）に変換される。例えば、ＥＰＲ
４においてｄ（ｋＴ）は下記数３によって与えられる。
知の信号ａ（ｋＴ）は、適切な４級ＰＲ伝達関数によっ
て既知の信号ｄ（ｋＴ）に変換される。例えば、ＥＰＲ
４においてｄ（ｋＴ）は下記数３によって与えられる。
【００２６】
【数３】 既知の信号ａ（ｋＴ）は、ＥＲフィルタ３１０の入力端
子３０５上に、既知の未等化信号として、記憶装置から
読み出される。未等化信号は、ＥＲフィルタ３１０によ
って等化され、ＥＲフィルタ３１０の出力端子３１５上
に等化信号が出力される。等化された信号は、アナログ
デジタル変換器３２０の入力端子３２１上に入力され
る。等化された信号は、アナログデジタル変換器３２０
によってサンプリングされ、デジタル化され、アナログ
デジタル変換器３２０の出力端子３２５上に離散時間デ
ジタル等化信号が出力される。離散時間デジタル等化信
号は、デジタル等化信号ｙ（ｋＴ）とも呼ばれ、既知の
信号ａ（ｋＴ）と既知の信号ｄ（ｋＴ）に等しいサンプ
ル間インターバルＴを有している。加算器３３０は、加
算器３３０の正の入力端子３３２上のデジタル等化信号
ｙ（ｋＴ）から加算器３３０の負の入力端子３３１上の
既知の信号ｄ（ｋＴ）を減算して、加算器３３０の出力
端子３３３に誤差信号ｅ（ｋＴ）を出力する。
子３０５上に、既知の未等化信号として、記憶装置から
読み出される。未等化信号は、ＥＲフィルタ３１０によ
って等化され、ＥＲフィルタ３１０の出力端子３１５上
に等化信号が出力される。等化された信号は、アナログ
デジタル変換器３２０の入力端子３２１上に入力され
る。等化された信号は、アナログデジタル変換器３２０
によってサンプリングされ、デジタル化され、アナログ
デジタル変換器３２０の出力端子３２５上に離散時間デ
ジタル等化信号が出力される。離散時間デジタル等化信
号は、デジタル等化信号ｙ（ｋＴ）とも呼ばれ、既知の
信号ａ（ｋＴ）と既知の信号ｄ（ｋＴ）に等しいサンプ
ル間インターバルＴを有している。加算器３３０は、加
算器３３０の正の入力端子３３２上のデジタル等化信号
ｙ（ｋＴ）から加算器３３０の負の入力端子３３１上の
既知の信号ｄ（ｋＴ）を減算して、加算器３３０の出力
端子３３３に誤差信号ｅ（ｋＴ）を出力する。
【００２７】誤差信号ｅ（ｋＴ）は、デジタル等化信号
ｙ（ｋＴ）の平均二乗誤差を計算するために最適化器３
４０によって用いられる。そして、最適化器３４０は、
標準勾配法（ｓｔａｎｄａｒｄ ｇｒａｄｉｅｎｔ ｍ
ｅｔｈｏｄ）を用いて、平均二乗誤差に基づいて、ＥＲ
フィルタ３１０の極とゼロの位置を最適化する。或い
は、最適化器３４０は、数式（１）の分子及び分母の多
項式の係数を最適化することもできる。極及びゼロ（或
いは係数）の初期推定値が、最適化器３４０の入力端子
３４２に与えられ、ＥＲフィルタ３１０の最適化を初期
化する。極およびゼロの初期推定値は、媒体特性、ヘッ
ド特性、データレートなどの要因に依存する。非適応化
システムにおいて極及びゼロの位置を設定するために用
いられる従来の方法を、適応システムの初期推定値につ
いて使用することが可能である。
ｙ（ｋＴ）の平均二乗誤差を計算するために最適化器３
４０によって用いられる。そして、最適化器３４０は、
標準勾配法（ｓｔａｎｄａｒｄ ｇｒａｄｉｅｎｔ ｍ
ｅｔｈｏｄ）を用いて、平均二乗誤差に基づいて、ＥＲ
フィルタ３１０の極とゼロの位置を最適化する。或い
は、最適化器３４０は、数式（１）の分子及び分母の多
項式の係数を最適化することもできる。極及びゼロ（或
いは係数）の初期推定値が、最適化器３４０の入力端子
３４２に与えられ、ＥＲフィルタ３１０の最適化を初期
化する。極およびゼロの初期推定値は、媒体特性、ヘッ
ド特性、データレートなどの要因に依存する。非適応化
システムにおいて極及びゼロの位置を設定するために用
いられる従来の方法を、適応システムの初期推定値につ
いて使用することが可能である。
【００２８】最適化器３４０は、新たな極及びゼロ（或
いは係数）を計算し、新たな推定値を最適化器３４０の
出力端子３４５からデジタルアナログ変換器（ＤＡＣ）
バンク３５０に送る。ＤＡＣバンク３５０は、新たな極
及びゼロ（或いは係数）をアナログ信号に変換して、Ｅ
Ｒフィルタ３５０の極およびゼロを移動させる。加算器
３３０、最適化器３４０、ＤＡＣバンク３５０は、ハー
ドウェアやファームウェア、マイクロコントローラやマ
イクロプロセッサとソフトウェア、或いはこれらの組合
わせによって、完全に実現することができる。
いは係数）を計算し、新たな推定値を最適化器３４０の
出力端子３４５からデジタルアナログ変換器（ＤＡＣ）
バンク３５０に送る。ＤＡＣバンク３５０は、新たな極
及びゼロ（或いは係数）をアナログ信号に変換して、Ｅ
Ｒフィルタ３５０の極およびゼロを移動させる。加算器
３３０、最適化器３４０、ＤＡＣバンク３５０は、ハー
ドウェアやファームウェア、マイクロコントローラやマ
イクロプロセッサとソフトウェア、或いはこれらの組合
わせによって、完全に実現することができる。
【００２９】最適化手順をどのように実現するかにかか
わらず、ＥＲフィルタパラメータ、即ち極及びゼロは、
上述の手法を用いて、あるチャネル（ヘッド／媒体の組
合わせ）やデータレートに対してカスタマイズすること
ができる。したがって、図３に示したシステムは、定密
度記録の磁気ディスクドライブなどのマルチレートの用
途に用いることができる。
わらず、ＥＲフィルタパラメータ、即ち極及びゼロは、
上述の手法を用いて、あるチャネル（ヘッド／媒体の組
合わせ）やデータレートに対してカスタマイズすること
ができる。したがって、図３に示したシステムは、定密
度記録の磁気ディスクドライブなどのマルチレートの用
途に用いることができる。
【００３０】
【発明が解決しようとする課題】式（１）による典型的
なＥＲフィルタの設計には、２つの大きな欠点がある。
第１の欠点は、可変パラメータの数が多くなりすぎてし
まうことである。ＥＲフィルタにおいて、各データゾー
ン及びヘッド／媒体の各組合わせに対して、８〜１２個
のパラメータ（２〜４個のゼロ＋６〜８個の極）が必要
である。１ディスク２ヘッドで１６データゾーンの最も
簡単なディスクドライブ構成であっても、このような多
数のパラメータの決定及び保存には時間がかかり、コス
トが高くなってしまう。したがって、従来のシステム
は、ディスクドライブの実際の動作中における、ディス
クドライブの状態変化に適合させるには適していない。
なＥＲフィルタの設計には、２つの大きな欠点がある。
第１の欠点は、可変パラメータの数が多くなりすぎてし
まうことである。ＥＲフィルタにおいて、各データゾー
ン及びヘッド／媒体の各組合わせに対して、８〜１２個
のパラメータ（２〜４個のゼロ＋６〜８個の極）が必要
である。１ディスク２ヘッドで１６データゾーンの最も
簡単なディスクドライブ構成であっても、このような多
数のパラメータの決定及び保存には時間がかかり、コス
トが高くなってしまう。したがって、従来のシステム
は、ディスクドライブの実際の動作中における、ディス
クドライブの状態変化に適合させるには適していない。
【００３１】さらに、フィルタパラメータを決定するた
めに使用される最適化手順は、一般に、通常は平均二乗
誤差（ＭＳＥ）として選択される、コスト関数に対する
グローバル最小値を示さない。したがって、極／ゼロの
初期値は、パラメータ最適化の間に局所最小値に固定さ
れないように慎重に選択しなければならない。
めに使用される最適化手順は、一般に、通常は平均二乗
誤差（ＭＳＥ）として選択される、コスト関数に対する
グローバル最小値を示さない。したがって、極／ゼロの
初期値は、パラメータ最適化の間に局所最小値に固定さ
れないように慎重に選択しなければならない。
【００３２】さらに、ＥＲフィルタには、環境変化、特
に、正の供給電圧Ｖｃｃと温度の変化に依存しないこと
が要求される。残念ながら、集積回路の実現に通常用い
られるデバイスは、電圧及び温度依存性を有している。
したがって、単純に集積化されたフィルタは、電圧及び
温度に依存した応答を有している。この問題を克服する
ために、２つの主な補償策が用いられる。１つは、マス
タスレーブ方式の使用であり、要求されるフィルタを別
個のマスターフィルタに従属させ、このマスターフィル
タを一定入力のチューニングループにより制御する。マ
スタスレーブチューニングの欠点には、マスターフィル
タのための特別の回路及び電源、既知入力信号の発生、
マスターフィルタとスレーブフィルタの特性の温度依存
性不整合が含まれる。
に、正の供給電圧Ｖｃｃと温度の変化に依存しないこと
が要求される。残念ながら、集積回路の実現に通常用い
られるデバイスは、電圧及び温度依存性を有している。
したがって、単純に集積化されたフィルタは、電圧及び
温度に依存した応答を有している。この問題を克服する
ために、２つの主な補償策が用いられる。１つは、マス
タスレーブ方式の使用であり、要求されるフィルタを別
個のマスターフィルタに従属させ、このマスターフィル
タを一定入力のチューニングループにより制御する。マ
スタスレーブチューニングの欠点には、マスターフィル
タのための特別の回路及び電源、既知入力信号の発生、
マスターフィルタとスレーブフィルタの特性の温度依存
性不整合が含まれる。
【００３３】しばしば用いられるもうひとつの補償策
は、電圧及び温度の関数としてのフィルタ応答について
の知識を必要とする。フィルタチューニング変数は、温
度及び電圧の逆関数として歪められる。そこで、総合的
フィルタ特性は、電圧及び温度にはかなり依存しなくな
る。この方法の課題は、チューニング変数の適切な歪み
を簡単に達成することである。
は、電圧及び温度の関数としてのフィルタ応答について
の知識を必要とする。フィルタチューニング変数は、温
度及び電圧の逆関数として歪められる。そこで、総合的
フィルタ特性は、電圧及び温度にはかなり依存しなくな
る。この方法の課題は、チューニング変数の適切な歪み
を簡単に達成することである。
【００３４】そこで、正確で、容易に最適化でき、記憶
装置の実際の動作中に、自己適応化できる、読出しチャ
ネル装置の読出し信号を処理するシステム及び方法が求
められている。さらに、システムは、温度及び電圧供給
レベルにおける変動を補償できなければならない。
装置の実際の動作中に、自己適応化できる、読出しチャ
ネル装置の読出し信号を処理するシステム及び方法が求
められている。さらに、システムは、温度及び電圧供給
レベルにおける変動を補償できなければならない。
【００３５】本発明の課題は、記憶装置の読出しシステ
ムに含まれるＥＲフィルタを、正確で容易に最適化で
き、かつ記憶装置の実際の動作中に、自己適応化できる
ＥＲフィルタ最適化方法を提供することにある。
ムに含まれるＥＲフィルタを、正確で容易に最適化で
き、かつ記憶装置の実際の動作中に、自己適応化できる
ＥＲフィルタ最適化方法を提供することにある。
【００３６】本発明のもう一つの課題は、記憶装置の読
出しシステムに含まれるＥＲフィルタを、正確で容易に
最適化でき、かつ記憶装置の実際の動作中に、自己適応
化できるＥＲフィルタ最適化装置を提供することにあ
る。
出しシステムに含まれるＥＲフィルタを、正確で容易に
最適化でき、かつ記憶装置の実際の動作中に、自己適応
化できるＥＲフィルタ最適化装置を提供することにあ
る。
【００３７】本発明の別の課題は、記憶装置の読出しシ
ステムの温度及び電圧供給レベルにおける変動を補償で
きる温度／電圧補償回路を提供することにある。
ステムの温度及び電圧供給レベルにおける変動を補償で
きる温度／電圧補償回路を提供することにある。
【００３８】
【課題を解決するための手段】本発明の第１の態様によ
れば、記憶装置の読出しシステムに含まれる、極(pole)
パラメータ及びゼロを有するＥＲ（等化受信：equaliza
tion and receive）フィルタを最適化するための方法に
おいて、前記記憶装置からサンプル値を読み出すステッ
プと、理想値を決定するステップと、前記サンプル値と
前記理想値との間の誤差値を計算するステップと、前記
極パラメータを前記誤差値が最小になるように変更する
ステップとを含むことを特徴とするＥＲフィルタ最適化
方法が得られる。
れば、記憶装置の読出しシステムに含まれる、極(pole)
パラメータ及びゼロを有するＥＲ（等化受信：equaliza
tion and receive）フィルタを最適化するための方法に
おいて、前記記憶装置からサンプル値を読み出すステッ
プと、理想値を決定するステップと、前記サンプル値と
前記理想値との間の誤差値を計算するステップと、前記
極パラメータを前記誤差値が最小になるように変更する
ステップとを含むことを特徴とするＥＲフィルタ最適化
方法が得られる。
【００３９】本発明の第２の態様によれば、前記第１の
態様によるＥＲフィルタ最適化方法において、前記ＥＲ
フィルタの前記ゼロを前記誤差値が最小になるように変
更するステップをさらに含むことを特徴とするＥＲフィ
ルタ最適化方法が得られる。
態様によるＥＲフィルタ最適化方法において、前記ＥＲ
フィルタの前記ゼロを前記誤差値が最小になるように変
更するステップをさらに含むことを特徴とするＥＲフィ
ルタ最適化方法が得られる。
【００４０】本発明の第３の態様によれば、前記第１の
態様によるＥＲフィルタ最適化方法において、前記サン
プル値は、ユーザ専用(customer)データであることを特
徴とするＥＲフィルタ最適化方法が得られる。
態様によるＥＲフィルタ最適化方法において、前記サン
プル値は、ユーザ専用(customer)データであることを特
徴とするＥＲフィルタ最適化方法が得られる。
【００４１】本発明の第４の態様によれば、前記第１の
態様によるＥＲフィルタ最適化方法において、前記極パ
ラメータは、前記ＥＲフィルタのカットオフ周波数パラ
メータであることを特徴とするＥＲフィルタ最適化方法
が得られる。
態様によるＥＲフィルタ最適化方法において、前記極パ
ラメータは、前記ＥＲフィルタのカットオフ周波数パラ
メータであることを特徴とするＥＲフィルタ最適化方法
が得られる。
【００４２】本発明の第５の態様によれば、記憶装置の
読出しシステムに含まれる、極(pole)パラメータ及びゼ
ロを有するＥＲ（等化受信：equalization and receiv
e）フィルタを最適化するための装置において、前記記
憶装置からサンプル値を読み出す手段と、理想値を決定
する手段と、前記サンプル値と前記理想値との間の誤差
値を計算する手段と、前記極パラメータを前記誤差値が
最小になるように変更する手段とを含むことを特徴とす
るＥＲフィルタ最適化装置が得られる。
読出しシステムに含まれる、極(pole)パラメータ及びゼ
ロを有するＥＲ（等化受信：equalization and receiv
e）フィルタを最適化するための装置において、前記記
憶装置からサンプル値を読み出す手段と、理想値を決定
する手段と、前記サンプル値と前記理想値との間の誤差
値を計算する手段と、前記極パラメータを前記誤差値が
最小になるように変更する手段とを含むことを特徴とす
るＥＲフィルタ最適化装置が得られる。
【００４３】本発明の第６の態様によれば、前記第５の
態様によるＥＲフィルタ最適化装置において、前記ＥＲ
フィルタの前記ゼロを前記誤差値が最小になるように変
更する手段をさらに含むことを特徴とする請求項５に記
載のＥＲフィルタ最適化装置が得られる。
態様によるＥＲフィルタ最適化装置において、前記ＥＲ
フィルタの前記ゼロを前記誤差値が最小になるように変
更する手段をさらに含むことを特徴とする請求項５に記
載のＥＲフィルタ最適化装置が得られる。
【００４４】本発明の第７の態様によれば、前記第５の
態様によるＥＲフィルタ最適化装置において、前記サン
プル値は、ユーザ専用(customer)データであることを特
徴とするＥＲフィルタ最適化装置が得られる。
態様によるＥＲフィルタ最適化装置において、前記サン
プル値は、ユーザ専用(customer)データであることを特
徴とするＥＲフィルタ最適化装置が得られる。
【００４５】本発明の第８の態様によれば、前記第５の
態様によるＥＲフィルタ最適化装置において、前記極パ
ラメータは、前記ＥＲフィルタのカットオフ周波数パラ
メータであることを特徴とするＥＲフィルタ最適化装置
が得られる。
態様によるＥＲフィルタ最適化装置において、前記極パ
ラメータは、前記ＥＲフィルタのカットオフ周波数パラ
メータであることを特徴とするＥＲフィルタ最適化装置
が得られる。
【００４６】本発明の第９の態様によれば、記憶装置の
読出しシステムに含まれる、カットオフ周波数及び複数
個のゼロを有するＥＲ（等化受信：equalization and r
eceive）フィルタを最適化するための方法において、前
記カットオフ周波数に対するカットオフ値及び前記複数
個のゼロに対する複数個のフィルタゼロ値を決定するス
テップと、前記記憶装置から複数個Ｍ個のサンプル値と
して読み出すステップと、前記Ｍ個のサンプル値の各々
に関する理想値を決定し、Ｍ個の理想値を出力するステ
ップと、前記サンプル値と前記理想値との間の平均二乗
誤差値を計算するステップと、前記カットオフ値と前記
フィルタゼロ値の各々とを変更し、前記平均二乗誤差値
を最小化するステップと、前記カットオフ値をチューニ
ング(tuning)電流に変換するステップと、前記フィルタ
ゼロ値の各々をフィルタゼロ電圧に変換するステップ
と、前記チューニング電流をバイアス電圧に変換するス
テップと、前記バイアス電圧及び前記フィルタゼロ値の
各々を前記ＥＲフィルタに与え、前記ＥＲフィルタの前
記カットオフ周波数及び前記複数個のゼロを調節するス
テップとを含むことを特徴とするＥＲフィルタ最適化方
法。
読出しシステムに含まれる、カットオフ周波数及び複数
個のゼロを有するＥＲ（等化受信：equalization and r
eceive）フィルタを最適化するための方法において、前
記カットオフ周波数に対するカットオフ値及び前記複数
個のゼロに対する複数個のフィルタゼロ値を決定するス
テップと、前記記憶装置から複数個Ｍ個のサンプル値と
して読み出すステップと、前記Ｍ個のサンプル値の各々
に関する理想値を決定し、Ｍ個の理想値を出力するステ
ップと、前記サンプル値と前記理想値との間の平均二乗
誤差値を計算するステップと、前記カットオフ値と前記
フィルタゼロ値の各々とを変更し、前記平均二乗誤差値
を最小化するステップと、前記カットオフ値をチューニ
ング(tuning)電流に変換するステップと、前記フィルタ
ゼロ値の各々をフィルタゼロ電圧に変換するステップ
と、前記チューニング電流をバイアス電圧に変換するス
テップと、前記バイアス電圧及び前記フィルタゼロ値の
各々を前記ＥＲフィルタに与え、前記ＥＲフィルタの前
記カットオフ周波数及び前記複数個のゼロを調節するス
テップとを含むことを特徴とするＥＲフィルタ最適化方
法。
【００４７】本発明の第１０の態様によれば、チューニ
ング(tuning)電流入力端子と、電圧入力端子と、電圧出
力端子とを有する温度／電圧補償回路において、前記チ
ューニング電流入力端子に接続される第１の電流端子
と、接地された第１の電源端子と、第２の電流端子とを
有する第１のカレントミラーと、前記第１のカレントミ
ラーの前記第２の電流端子に接続された第３の電流端子
と、正の供給電圧を印加される第２の電源端子と、第４
の電流端子とを有する第２のカレントミラーと、前記電
圧入力端子と前記第２のカレントミラーの前記第４の電
流端子とに接続された第１の電源端子と、前記チューニ
ング電流入力端子と前記電圧出力端子とに接続された制
御端子と、接地された第２の電源端子とを有する整合(m
atching)トランジスタとを備えたことを特徴とする温度
／電圧補償回路が得られる。
ング(tuning)電流入力端子と、電圧入力端子と、電圧出
力端子とを有する温度／電圧補償回路において、前記チ
ューニング電流入力端子に接続される第１の電流端子
と、接地された第１の電源端子と、第２の電流端子とを
有する第１のカレントミラーと、前記第１のカレントミ
ラーの前記第２の電流端子に接続された第３の電流端子
と、正の供給電圧を印加される第２の電源端子と、第４
の電流端子とを有する第２のカレントミラーと、前記電
圧入力端子と前記第２のカレントミラーの前記第４の電
流端子とに接続された第１の電源端子と、前記チューニ
ング電流入力端子と前記電圧出力端子とに接続された制
御端子と、接地された第２の電源端子とを有する整合(m
atching)トランジスタとを備えたことを特徴とする温度
／電圧補償回路が得られる。
【００４８】本発明の第１１の態様によれば、前記第１
０の態様による温度／電圧補償回路において、前記電圧
入力端子に接続された第２の制御端子と、前記第２のカ
レントミラーの前記第４の電流端子に接続された第３の
電源端子と、前記整合トランジスタの前記第１の電源端
子に接続された第４の電源端子とを有する第２のトラン
ジスタをさらに備え、前記整合トランジスタの前記第１
の電源端子は、前記電圧入力端子と前記第２のカレント
ミラーの前記第４の電流端子とに、前記第２のトランジ
スタを介して接続されていることを特徴とする温度／電
圧補償回路が得られる。
０の態様による温度／電圧補償回路において、前記電圧
入力端子に接続された第２の制御端子と、前記第２のカ
レントミラーの前記第４の電流端子に接続された第３の
電源端子と、前記整合トランジスタの前記第１の電源端
子に接続された第４の電源端子とを有する第２のトラン
ジスタをさらに備え、前記整合トランジスタの前記第１
の電源端子は、前記電圧入力端子と前記第２のカレント
ミラーの前記第４の電流端子とに、前記第２のトランジ
スタを介して接続されていることを特徴とする温度／電
圧補償回路が得られる。
【００４９】本発明の第１２の態様によれば、前記第１
０の態様による温度／電圧補償回路において、前記整合
トランジスタは、ＭＯＳＦＥＴであることを特徴とする
温度／電圧補償回路が得られる。
０の態様による温度／電圧補償回路において、前記整合
トランジスタは、ＭＯＳＦＥＴであることを特徴とする
温度／電圧補償回路が得られる。
【００５０】本発明の第１３の態様によれば、前記第１
１の態様による温度／電圧補償回路において、前記第２
のトランジスタは、バイポーラトランジスタであること
を特徴とする温度／電圧補償回路が得られる。
１の態様による温度／電圧補償回路において、前記第２
のトランジスタは、バイポーラトランジスタであること
を特徴とする温度／電圧補償回路が得られる。
【００５１】このように本発明によれば、記憶装置の読
出しシステムのＥＲフィルタが最適化される。通常、記
憶装置は、磁気ディスクドライブであるが、この読出し
システムは、その他の記憶装置にも適応することができ
る。ＥＲフィルタは、入力信号を等化して、理想的には
目標信号の特性に整合する等化信号を出力する。したが
って、ＥＲフィルタの最適化は、目標信号の特性と等化
信号の特性との間の誤差値を減少させる。ＥＲフィルタ
の最適化は、記憶装置からサンプル値を読出し、サンプ
ル値と理想値との間の誤差値を計算することにより達成
される。１態様においては、カットオフ周波数などの極
パラメータを、誤差値が最小となるように変更する。他
の態様においても、誤差値を最小とするように、ＥＲフ
ィルタのゼロの変更する。さらに、最適化を、いくつか
のサンプルに亘って行ない、これらサンプルの平均二乗
誤差を誤差値として用いることもできる。
出しシステムのＥＲフィルタが最適化される。通常、記
憶装置は、磁気ディスクドライブであるが、この読出し
システムは、その他の記憶装置にも適応することができ
る。ＥＲフィルタは、入力信号を等化して、理想的には
目標信号の特性に整合する等化信号を出力する。したが
って、ＥＲフィルタの最適化は、目標信号の特性と等化
信号の特性との間の誤差値を減少させる。ＥＲフィルタ
の最適化は、記憶装置からサンプル値を読出し、サンプ
ル値と理想値との間の誤差値を計算することにより達成
される。１態様においては、カットオフ周波数などの極
パラメータを、誤差値が最小となるように変更する。他
の態様においても、誤差値を最小とするように、ＥＲフ
ィルタのゼロの変更する。さらに、最適化を、いくつか
のサンプルに亘って行ない、これらサンプルの平均二乗
誤差を誤差値として用いることもできる。
【００５２】別の態様においては、極パラメータは、チ
ューニング電流に変換され、これはバイアス電圧に調整
される。このバイアス電圧は、ＥＲフィルタのテールト
ランジスタに与えられ、ＥＲフィルタの極位置を変更す
る。
ューニング電流に変換され、これはバイアス電圧に調整
される。このバイアス電圧は、ＥＲフィルタのテールト
ランジスタに与えられ、ＥＲフィルタの極位置を変更す
る。
【００５３】ＥＲフィルタを形成するために用いられる
構成要素の特性は、一般に、温度及び供給電圧によって
変化する。温度依存性は、ＥＲフィルタの最適化を妨げ
る。したがって、読出しシステムのいくつかの態様にお
いては、温度／電圧補償回路を用いて、ＥＲフィルタに
おける温度及び供給電圧依存性を補償するバイアス電圧
を発生させる。
構成要素の特性は、一般に、温度及び供給電圧によって
変化する。温度依存性は、ＥＲフィルタの最適化を妨げ
る。したがって、読出しシステムのいくつかの態様にお
いては、温度／電圧補償回路を用いて、ＥＲフィルタに
おける温度及び供給電圧依存性を補償するバイアス電圧
を発生させる。
【００５４】温度／電圧補償回路の１例は、チューニン
グ電流及び入力電圧を受けて、バイアス電圧を出力す
る。この回路は、２つのカレントミラーを有し、チュー
ニング電流が第１のカレントミラーの第１の電流端子に
入力される。第１のカレントミラーの第２の電流端子
は、第２のカレントミラーの第３の電流端子に接続され
ている。第２のカレントミラーの第４の電流端子は、入
力電圧によってバイアスされる整合トランジスタの第１
の電源端子に接続されている。整合トランジスタの制御
端子は、第１のカレントミラーの第１の端子に接続され
ている。整合トランジスタの制御端子からバイアス電圧
がとり出される。
グ電流及び入力電圧を受けて、バイアス電圧を出力す
る。この回路は、２つのカレントミラーを有し、チュー
ニング電流が第１のカレントミラーの第１の電流端子に
入力される。第１のカレントミラーの第２の電流端子
は、第２のカレントミラーの第３の電流端子に接続され
ている。第２のカレントミラーの第４の電流端子は、入
力電圧によってバイアスされる整合トランジスタの第１
の電源端子に接続されている。整合トランジスタの制御
端子は、第１のカレントミラーの第１の端子に接続され
ている。整合トランジスタの制御端子からバイアス電圧
がとり出される。
【００５５】機能的には、整合トランジスタは、ＥＲフ
ィルタ内の目標トランジスタのバイアス状態に整合する
ようにバイアスされる。カレントミラーは、整合トラン
ジスタを通過するチューニング電流を強制する。そし
て、整合トランジスタの制御端子の電圧は、目標トラン
ジスタのチューニング電流に等しい電流を駆動するため
に必要な電圧にされる。したがって、整合トランジスタ
の制御端子における電圧は、バイアス電圧出力として用
いられる。
ィルタ内の目標トランジスタのバイアス状態に整合する
ようにバイアスされる。カレントミラーは、整合トラン
ジスタを通過するチューニング電流を強制する。そし
て、整合トランジスタの制御端子の電圧は、目標トラン
ジスタのチューニング電流に等しい電流を駆動するため
に必要な電圧にされる。したがって、整合トランジスタ
の制御端子における電圧は、バイアス電圧出力として用
いられる。
【００５６】
【発明の実施の形態】本発明の原理によれば、従来の読
出し信号処理によって課せられる制限を克服することが
できる。ＥＲフィルタは、パラメータの最小限のセット
を用いて最適化され、したがって、記憶装置の実際の動
作中に、パラメータの最適値をリアルタイムで決定する
ことができる。パラメータは、局所化した最適化点が存
在しないように選択される。したがって、この最適化方
法は、ＥＲフィルタのパラメータについてグローバルな
最適化点を決定することができる。さらに、ＥＲフィル
タの温度及び電圧補償は、ＥＲフィルタ用の新たな補償
回路を用いて行われる。
出し信号処理によって課せられる制限を克服することが
できる。ＥＲフィルタは、パラメータの最小限のセット
を用いて最適化され、したがって、記憶装置の実際の動
作中に、パラメータの最適値をリアルタイムで決定する
ことができる。パラメータは、局所化した最適化点が存
在しないように選択される。したがって、この最適化方
法は、ＥＲフィルタのパラメータについてグローバルな
最適化点を決定することができる。さらに、ＥＲフィル
タの温度及び電圧補償は、ＥＲフィルタ用の新たな補償
回路を用いて行われる。
【００５７】部分応答信号を生成するために用いられる
ＥＲフィルタは、単一の継続時間フィルタである。ＥＲ
フィルタのフィルタ伝達関数は、例えば下記の数４であ
らわすことができる。
ＥＲフィルタは、単一の継続時間フィルタである。ＥＲ
フィルタのフィルタ伝達関数は、例えば下記の数４であ
らわすことができる。
【００５８】
【数４】 ここで、Ｚａ及びＺｂは非負の値であり、Ｐｎは、低域
フィルタ伝達関数の極である。Ｈ（ｓ）は、Ｎ次低域フ
ィルタと２次オールゼロフィルタの継続と見ることがで
きる。Ｎの値を、規定されたストップバンド減衰特性を
達成するように選択してもよい。
フィルタ伝達関数の極である。Ｈ（ｓ）は、Ｎ次低域フ
ィルタと２次オールゼロフィルタの継続と見ることがで
きる。Ｎの値を、規定されたストップバンド減衰特性を
達成するように選択してもよい。
【００５９】単位直流利得を仮定すると、Ｎ次低域フィ
ルタは、一般に、Ｎ個のパラメータによって特徴づけら
れる。設計上の複雑性を減少させるために、低域フィル
タは、バターワース、チェビシェフ、エリプティックを
含む種々の入手可能なフィルタから選択すればよい。こ
のようなフィルタは、通常、フィルタの次数とは関係な
く、１つあるいは２つのパラメータによって特徴づけら
れる。例えば、Ｎ次バターワースフィルタは、２つのパ
ラメータ、即ち、カットオフ周波数ωｃと通過帯域ロー
ルオフにより特徴づけられる。ロールオフ値を規定する
ことにより、フィルタ応答を特定するには、カットオフ
周波数を決定するだけでよい。このようにして、全体的
な設計上の問題は、非常に簡素化される。
ルタは、一般に、Ｎ個のパラメータによって特徴づけら
れる。設計上の複雑性を減少させるために、低域フィル
タは、バターワース、チェビシェフ、エリプティックを
含む種々の入手可能なフィルタから選択すればよい。こ
のようなフィルタは、通常、フィルタの次数とは関係な
く、１つあるいは２つのパラメータによって特徴づけら
れる。例えば、Ｎ次バターワースフィルタは、２つのパ
ラメータ、即ち、カットオフ周波数ωｃと通過帯域ロー
ルオフにより特徴づけられる。ロールオフ値を規定する
ことにより、フィルタ応答を特定するには、カットオフ
周波数を決定するだけでよい。このようにして、全体的
な設計上の問題は、非常に簡素化される。
【００６０】この原理を用いることにより、ＥＰＲ４部
分応答を発生させるためのＥＲフィルタの実現をより容
易に最適化することができる。磁気記憶の用途について
は、ヘッド／媒体位相応答は、ほぼ線形である。ＥＰＲ
４チャネルの総合線形位相応答要件を満たすために、相
対的線形位相応答をもつ低域フィルタ構造もまた用いら
れる。特に、本発明の１態様においては、ＥＲフィルタ
は、下記数５によって与えられる伝達関数Ｐ（ｓ）を有
する７次０．５ｄＢ等リップルフィルタである。
分応答を発生させるためのＥＲフィルタの実現をより容
易に最適化することができる。磁気記憶の用途について
は、ヘッド／媒体位相応答は、ほぼ線形である。ＥＰＲ
４チャネルの総合線形位相応答要件を満たすために、相
対的線形位相応答をもつ低域フィルタ構造もまた用いら
れる。特に、本発明の１態様においては、ＥＲフィルタ
は、下記数５によって与えられる伝達関数Ｐ（ｓ）を有
する７次０．５ｄＢ等リップルフィルタである。
【００６１】
【数５】 ここで、ｄｉは既知の定数である。式（５）の伝達関数
は、ただ１つの極パラメータωｃ、即ちカットオフ周波
数の決定を必要とする。式（４）及びＰ（ｓ）に基き、
ＥＲフィルタの設計及び最適化における問題は、３つの
パラメータＺａ、Ｚｂ、Ｚｃの最適化になる。これらの
パラメータは、以下に述べる最適化手順を用いて決定す
ることができる。
は、ただ１つの極パラメータωｃ、即ちカットオフ周波
数の決定を必要とする。式（４）及びＰ（ｓ）に基き、
ＥＲフィルタの設計及び最適化における問題は、３つの
パラメータＺａ、Ｚｂ、Ｚｃの最適化になる。これらの
パラメータは、以下に述べる最適化手順を用いて決定す
ることができる。
【００６２】Ｚａ、Ｚｂ、Ｚｃの最適化 ＥＲフィルタパラメータの最適化は、２つのモードで実
行される。既知のデータ信号を用いる初期設定モード
は、例えば、記憶装置の製造中、または製造後に所定の
間隔をおいて、または電源投入時、または電源投入後の
所定の間隔で実行される。未知のユーザデータを用いる
トラッキングモードは、記憶装置の通常の動作中にリア
ルタイムで実行される。
行される。既知のデータ信号を用いる初期設定モード
は、例えば、記憶装置の製造中、または製造後に所定の
間隔をおいて、または電源投入時、または電源投入後の
所定の間隔で実行される。未知のユーザデータを用いる
トラッキングモードは、記憶装置の通常の動作中にリア
ルタイムで実行される。
【００６３】図４は、本発明の１実施例を用いたＥＰＲ
ＭＬ読出しシステムのブロック図である。ＥＰＲＭＬ読
出しシステムは、磁気ディスクドライブシステムに理想
的には［ｉｄｅａｌｌｙ］適している。読出しヘッド４
０３は、媒体４０４のデータを読出し、アナログ読出し
信号を供給する。アナログ読出し信号は、可変利得増幅
器（ＶＧＡ）４０５の入力端子に受けとられる。可変利
得増幅器４０５の出力端子４０６上のＶＧＡ出力信号
は、等化／受信（ＥＲ）フィルタブロック４１０に送ら
れる。ＥＲフィルタブロック４１０は、出力端子４１２
上に等化信号を生成する。サンプルアンドホールド回路
（Ｓ／Ｈ）４１５は、サンプルアンドホールド回路４１
５の入力端子４１４上の等化信号をサンプリングして、
フラッシュコンパレータ４２０に対して、安定信号をサ
ンプルアンドホールド回路４１５の出力端子４１６上に
供給する。フラッシュコンパレータ４２０の出力は、ア
ナログデジタル復号器（ＡＤＣ）４２５によって復号さ
れ、アナログデジタル復号器４２５の出力端子４２６上
に離散時間デジタル等化信号を出力する。離散時間デジ
タル等化信号は、また、ｙ（ｋＴ）としても表される。
ここで、Ｔはサンプリング間隔であり、ｋは整数であ
る。デジタル等化信号ｙ（ｋＴ）は、フィルタ最適化ブ
ロック４３３の出力端子４３４上にＥＲフィルタブロッ
ク４１０に対するフィルタ最適化パラメータを与えるた
めに、フィルタ最適化ブロック４３３によって使用され
る。１実施例においては、最適化パラメータは、ωｃ、
Ｚａ、Ｚｂである。ビタビ検出器４９５は、デジタル等
化信号をユーザデータに変換するために必要な最尤度検
出を実行する。
ＭＬ読出しシステムのブロック図である。ＥＰＲＭＬ読
出しシステムは、磁気ディスクドライブシステムに理想
的には［ｉｄｅａｌｌｙ］適している。読出しヘッド４
０３は、媒体４０４のデータを読出し、アナログ読出し
信号を供給する。アナログ読出し信号は、可変利得増幅
器（ＶＧＡ）４０５の入力端子に受けとられる。可変利
得増幅器４０５の出力端子４０６上のＶＧＡ出力信号
は、等化／受信（ＥＲ）フィルタブロック４１０に送ら
れる。ＥＲフィルタブロック４１０は、出力端子４１２
上に等化信号を生成する。サンプルアンドホールド回路
（Ｓ／Ｈ）４１５は、サンプルアンドホールド回路４１
５の入力端子４１４上の等化信号をサンプリングして、
フラッシュコンパレータ４２０に対して、安定信号をサ
ンプルアンドホールド回路４１５の出力端子４１６上に
供給する。フラッシュコンパレータ４２０の出力は、ア
ナログデジタル復号器（ＡＤＣ）４２５によって復号さ
れ、アナログデジタル復号器４２５の出力端子４２６上
に離散時間デジタル等化信号を出力する。離散時間デジ
タル等化信号は、また、ｙ（ｋＴ）としても表される。
ここで、Ｔはサンプリング間隔であり、ｋは整数であ
る。デジタル等化信号ｙ（ｋＴ）は、フィルタ最適化ブ
ロック４３３の出力端子４３４上にＥＲフィルタブロッ
ク４１０に対するフィルタ最適化パラメータを与えるた
めに、フィルタ最適化ブロック４３３によって使用され
る。１実施例においては、最適化パラメータは、ωｃ、
Ｚａ、Ｚｂである。ビタビ検出器４９５は、デジタル等
化信号をユーザデータに変換するために必要な最尤度検
出を実行する。
【００６４】アナログ利得獲得ブロック４３０、利得ル
ープフィルタ４９０、デジタル利得獲得回路４５０、デ
ジタル利得トラッキング回路４５５、デジタルアナログ
変換器４６５、デジタルアナログ変換器４７０は、自動
利得制御ループを形成し、可変利得増幅器４０５を適応
的に制御して出力端子４０６上のＶＧＡ出力信号の振幅
を所定のレベルに調節する。自動利得ループの操作を容
易にするための方法、回路、技術は、Ｓｈｉｎ−Ｍｉｎ
ｇ Ｓｈｉｈ、Ｊａｍｅｓ Ｗ．Ｒａｅ、Ｒｉｃｈａｒ
ｄ Ａ．Ｃｏｎｔｒｅｒａ、Ｊｅｎｎ−Ｇａｎｇ Ｃｈ
ｅｒｎらによる米国特許出願第０８／６９３５８７号
「サンプルデータ受信機におけるアナログデジタル組合
わせ自動利得制御の方法及び構造」（代理人整理番号Ｍ
−３７１２）において述べられており、これは参照とし
て本明細書中に組み入れる。
ープフィルタ４９０、デジタル利得獲得回路４５０、デ
ジタル利得トラッキング回路４５５、デジタルアナログ
変換器４６５、デジタルアナログ変換器４７０は、自動
利得制御ループを形成し、可変利得増幅器４０５を適応
的に制御して出力端子４０６上のＶＧＡ出力信号の振幅
を所定のレベルに調節する。自動利得ループの操作を容
易にするための方法、回路、技術は、Ｓｈｉｎ−Ｍｉｎ
ｇ Ｓｈｉｈ、Ｊａｍｅｓ Ｗ．Ｒａｅ、Ｒｉｃｈａｒ
ｄ Ａ．Ｃｏｎｔｒｅｒａ、Ｊｅｎｎ−Ｇａｎｇ Ｃｈ
ｅｒｎらによる米国特許出願第０８／６９３５８７号
「サンプルデータ受信機におけるアナログデジタル組合
わせ自動利得制御の方法及び構造」（代理人整理番号Ｍ
−３７１２）において述べられており、これは参照とし
て本明細書中に組み入れる。
【００６５】デジタルアナログ変換器４４０、デジタル
タイミングトラッキング回路４４５、デジタルアナログ
変換器４６０、ループフィルタ４７５、ゼロ相再起動回
路４８０、電圧制御発振器４３５は、位相同期回路を形
成し、サンプルアンドホールド回路４１５を適応的に制
御して、ＥＲフィルタブロック４１０の出力を、データ
を記憶装置に入れるために用いた書込みクロックに同期
したクロックを用いてサンプリングする。位相同期回路
の動作を容易にするための方法、回路、技術は、Ｓｈｉ
ｎ−Ｍｉｎｇ Ｓｈｉｈ、Ｔｚｕ−ｗａｎｇ Ｐａｎ、
Ｊｅｎｎ−Ｇａｎｇ Ｃｈｅｒｎらによる米国特許出願
第０８／６９５３２７号「複雑度及び待ち時間を減少さ
せたサンプルデータタイミング復旧のための方法及び構
造」（代理人整理番号Ｍ−３７１１）において述べられ
ており、これは参照として本明細書中に組み入れる。
タイミングトラッキング回路４４５、デジタルアナログ
変換器４６０、ループフィルタ４７５、ゼロ相再起動回
路４８０、電圧制御発振器４３５は、位相同期回路を形
成し、サンプルアンドホールド回路４１５を適応的に制
御して、ＥＲフィルタブロック４１０の出力を、データ
を記憶装置に入れるために用いた書込みクロックに同期
したクロックを用いてサンプリングする。位相同期回路
の動作を容易にするための方法、回路、技術は、Ｓｈｉ
ｎ−Ｍｉｎｇ Ｓｈｉｈ、Ｔｚｕ−ｗａｎｇ Ｐａｎ、
Ｊｅｎｎ−Ｇａｎｇ Ｃｈｅｒｎらによる米国特許出願
第０８／６９５３２７号「複雑度及び待ち時間を減少さ
せたサンプルデータタイミング復旧のための方法及び構
造」（代理人整理番号Ｍ−３７１１）において述べられ
ており、これは参照として本明細書中に組み入れる。
【００６６】本発明の１実施例においては、図４の種々
のブロックは、フィルタ最適化ブロック４３３を除い
て、ひとつの集積回路上に実現される。この実施例にお
いては、フィルタ最適化ブロック４３３は、ハードウェ
ア、ファームウェア、マイクロコントローラやマイクロ
プロセッサーを用いたソフトウェア、或いはそれらの組
合わせにおいて実現可能である。
のブロックは、フィルタ最適化ブロック４３３を除い
て、ひとつの集積回路上に実現される。この実施例にお
いては、フィルタ最適化ブロック４３３は、ハードウェ
ア、ファームウェア、マイクロコントローラやマイクロ
プロセッサーを用いたソフトウェア、或いはそれらの組
合わせにおいて実現可能である。
【００６７】初期化モードは、既知データ信号ａ（ｋ
Ｔ）を記憶装置上に書込むことにより開始する。既知デ
ータ信号ａ（ｋＴ）は、擬似ランダムシーケンスでなけ
ればならない。１実施例においては、データ信号ａ（ｋ
Ｔ）は、生成多項式
Ｔ）を記憶装置上に書込むことにより開始する。既知デ
ータ信号ａ（ｋＴ）は、擬似ランダムシーケンスでなけ
ればならない。１実施例においては、データ信号ａ（ｋ
Ｔ）は、生成多項式
【００６８】
【外２】 を用いて生成される。ＥＲフィルタパラメータωｃ、Ｚ
ａ、Ｚｂの初期値は、フィルタ入力信号の従来のオフラ
イン特徴づけによって、最適設定にかなり近似するよう
に選択することができる。記憶装置からの読出し信号
は、図４に示すようなＥＰＲＭＬ読出しシステムによっ
て得られる。本発明のいくつかの実施例においては、既
知データ信号ａ（ｋＴ）は、記憶媒体上の専用トラック
に記憶される。他の実施例においては、一組のトラック
のうちの一部は、初期化モード用に確保されている。
ａ、Ｚｂの初期値は、フィルタ入力信号の従来のオフラ
イン特徴づけによって、最適設定にかなり近似するよう
に選択することができる。記憶装置からの読出し信号
は、図４に示すようなＥＰＲＭＬ読出しシステムによっ
て得られる。本発明のいくつかの実施例においては、既
知データ信号ａ（ｋＴ）は、記憶媒体上の専用トラック
に記憶される。他の実施例においては、一組のトラック
のうちの一部は、初期化モード用に確保されている。
【００６９】図５は、初期化モード中に、パラメータω
ｃ、Ｚａ、Ｚｂを用いてＥＲフィルタを最適化するフィ
ルタ最適化ブロック４３３の一部を示すブロック図であ
る。ＥＲフィルタ最適化の問題は、様々な方法によって
解決することができる。図５の実施例においては、適応
デジタル信号処理に通常使用される最小平均二乗誤差
（ＭＭＳＥ）基準が、誤差値として用いられる。他の実
施例においては、誤差値として、誤差の絶対値の平均値
を用いている。
ｃ、Ｚａ、Ｚｂを用いてＥＲフィルタを最適化するフィ
ルタ最適化ブロック４３３の一部を示すブロック図であ
る。ＥＲフィルタ最適化の問題は、様々な方法によって
解決することができる。図５の実施例においては、適応
デジタル信号処理に通常使用される最小平均二乗誤差
（ＭＭＳＥ）基準が、誤差値として用いられる。他の実
施例においては、誤差値として、誤差の絶対値の平均値
を用いている。
【００７０】平均二乗誤差（ＭＳＥ）は下記数６により
定義される。
定義される。
【００７１】
【数６】 ここで、ｙ（ｋＴ）は、アナログデジタル変換器４２５
からの等化サンプル信号であり、ｄ（ｋＴ）は、記憶装
置上の既知データ信号ａ（ｋＴ）の既知理想ＥＰＲ４応
答であり、Ｍは、平均化処理に用いられるサンプリング
点の数である。等化サンプル信号ｙ（ｋＴ）は、ＥＲフ
ィルタブロック４１０の出力端子４１２上の等化信号か
ら生成されるため、等化サンプル信号ｙ（ｋＴ）は、最
適化パラメータＺａ、Ｚｂ、ωｃに依存する。したがっ
て、Ｚａ、Ｚｂ、ωｃの値を変化させると、平均二乗誤
差の値も変化する。
からの等化サンプル信号であり、ｄ（ｋＴ）は、記憶装
置上の既知データ信号ａ（ｋＴ）の既知理想ＥＰＲ４応
答であり、Ｍは、平均化処理に用いられるサンプリング
点の数である。等化サンプル信号ｙ（ｋＴ）は、ＥＲフ
ィルタブロック４１０の出力端子４１２上の等化信号か
ら生成されるため、等化サンプル信号ｙ（ｋＴ）は、最
適化パラメータＺａ、Ｚｂ、ωｃに依存する。したがっ
て、Ｚａ、Ｚｂ、ωｃの値を変化させると、平均二乗誤
差の値も変化する。
【００７２】図５において、既知データ信号ａ（ｋＴ）
は、ＥＰＲ４発生器５１０によって、ＥＰＲ４信号ｄ
（ｋＴ）に変換される。ＥＰＲ４発生器５１０は、上記
の数式（３）を実行する。加算器５２０は、加算器５２
０の入力端子５２２上の等化サンプル信号ｙ（ｋＴ）か
ら加算器５２０の入力端子５２１上の既知理想ＥＰＲ４
信号ｄ（ｋＴ）を減算して、加算器５２０の出力端子５
２３上に誤差信号ｅ（ｋＴ）を生成する。二乗演算器５
６０は、誤差信号ｅ（ｋＴ）を二乗して合計演算器５７
０に与える。合計演算器５７０は、二乗された誤差信号
を得て、Ｍ個のデータサンプルについて、平均二乗誤差
を計算する。パラメータスキャナ５９０は、入力端子５
９２上に平均二乗誤差を受けとる。制御変数は、制御入
力端子５９１からパラメータスキャナ５９０に与えられ
る。各種制御変数には、どのパラメータを変更するか、
パラメータの範囲、パラメータの走査増分が含まれる。
パラメータスキャナ５９０は、平均二乗誤差を最小にす
るために、パラメータの走査増分をパラメータに加算し
たり、減算したりすることによってパラメータの値を変
更する。パラメータωｃの新規値は記憶素子５３０に、
パラメータＺａの新規値は記憶素子５４０に、パラメー
タＺｂの新規値は記憶素子５５０に、それぞれ書込まれ
る。そして、新たな最適化パラメータは、ＥＲフィルタ
４１０に送られる。ハードウェアでの実現においては、
記憶素子５３０、記憶素子５４０、記憶素子５５０は、
例えば、ラッチやレジスタである。１態様においては、
最適化パラメータは、８ビットにデジタル化される。
は、ＥＰＲ４発生器５１０によって、ＥＰＲ４信号ｄ
（ｋＴ）に変換される。ＥＰＲ４発生器５１０は、上記
の数式（３）を実行する。加算器５２０は、加算器５２
０の入力端子５２２上の等化サンプル信号ｙ（ｋＴ）か
ら加算器５２０の入力端子５２１上の既知理想ＥＰＲ４
信号ｄ（ｋＴ）を減算して、加算器５２０の出力端子５
２３上に誤差信号ｅ（ｋＴ）を生成する。二乗演算器５
６０は、誤差信号ｅ（ｋＴ）を二乗して合計演算器５７
０に与える。合計演算器５７０は、二乗された誤差信号
を得て、Ｍ個のデータサンプルについて、平均二乗誤差
を計算する。パラメータスキャナ５９０は、入力端子５
９２上に平均二乗誤差を受けとる。制御変数は、制御入
力端子５９１からパラメータスキャナ５９０に与えられ
る。各種制御変数には、どのパラメータを変更するか、
パラメータの範囲、パラメータの走査増分が含まれる。
パラメータスキャナ５９０は、平均二乗誤差を最小にす
るために、パラメータの走査増分をパラメータに加算し
たり、減算したりすることによってパラメータの値を変
更する。パラメータωｃの新規値は記憶素子５３０に、
パラメータＺａの新規値は記憶素子５４０に、パラメー
タＺｂの新規値は記憶素子５５０に、それぞれ書込まれ
る。そして、新たな最適化パラメータは、ＥＲフィルタ
４１０に送られる。ハードウェアでの実現においては、
記憶素子５３０、記憶素子５４０、記憶素子５５０は、
例えば、ラッチやレジスタである。１態様においては、
最適化パラメータは、８ビットにデジタル化される。
【００７３】フィルタ最適化ブロック４３３の１態様に
おいては、一度に１つのパラメータだけが最適化され
る。すなわち、ωｃが、入力端子５９２上の平均二乗誤
差を最小にするために最適化され、Ｚａ及びＺｂは初期
推定値に維持されている。つぎに、Ｚａが、入力端子５
９２上の平均二乗誤差を最小にするために最適化され、
ωｃ及びＺｂは一定値に維持されてる。最後に、Ｚ
ｂが、入力端子５９２上の平均二乗誤差を最小にするた
めに最適化され、ωｃ及びＺａは一定に維持される。最
適化は、パラメータの値を、可能な範囲の下限値に設定
し、つぎに、パラメータを可能な範囲内の上限までステ
ップサイズずつ増加させることにより実行できる。各ス
テップにおいて、誤差値を計算する。最小誤差値を発生
するパラメータの値が最適値として選択される。
おいては、一度に１つのパラメータだけが最適化され
る。すなわち、ωｃが、入力端子５９２上の平均二乗誤
差を最小にするために最適化され、Ｚａ及びＺｂは初期
推定値に維持されている。つぎに、Ｚａが、入力端子５
９２上の平均二乗誤差を最小にするために最適化され、
ωｃ及びＺｂは一定値に維持されてる。最後に、Ｚ
ｂが、入力端子５９２上の平均二乗誤差を最小にするた
めに最適化され、ωｃ及びＺａは一定に維持される。最
適化は、パラメータの値を、可能な範囲の下限値に設定
し、つぎに、パラメータを可能な範囲内の上限までステ
ップサイズずつ増加させることにより実行できる。各ス
テップにおいて、誤差値を計算する。最小誤差値を発生
するパラメータの値が最適値として選択される。
【００７４】フィルタ最適化ブロック４３３の別の態様
においては、パラメータスキャナ５９０は、予め指定さ
れた何組かの最適化パラメータのみをテストするように
簡素化される。例えば、記憶装置の設計者は、数組のパ
ラメータを指定することができ、この場合、パラメータ
スキャナ５９０は、予め指定された各組のパラメータを
テストし、予め指定されたパラメータのどの組が、平均
二乗誤差の最小値を発生するのに最適であるか決定す
る。あらかじめ選択されたセットは、媒体の特性、ヘッ
ドの特性、データレートなどのファクターに基づいた従
来方法によって決定される。
においては、パラメータスキャナ５９０は、予め指定さ
れた何組かの最適化パラメータのみをテストするように
簡素化される。例えば、記憶装置の設計者は、数組のパ
ラメータを指定することができ、この場合、パラメータ
スキャナ５９０は、予め指定された各組のパラメータを
テストし、予め指定されたパラメータのどの組が、平均
二乗誤差の最小値を発生するのに最適であるか決定す
る。あらかじめ選択されたセットは、媒体の特性、ヘッ
ドの特性、データレートなどのファクターに基づいた従
来方法によって決定される。
【００７５】図６は、Ｚｂ＝Ｚａと仮定した場合の、Ｌ
ｏｒｅｎｔｚｉａｎチャネルモデルのについて、Ｚａ及
びωｃの関数としての平均二乗誤差値の等高線図を示し
ている。ここで、ＭＳＥは、Ｚａ及びωｃの凸関数であ
る。Ｚａ及びωｃの最適値は、平均二乗誤差が最小とな
るポイントとして定義される。これらの値は、初期開始
点を選択し、最小平均二乗誤差が達成されるまでＺａ及
びωｃの値を精製することにより反復的に発見すること
ができる。各パラメータに関する平均二乗誤差の勾配
は、パラメータを増加すべきか、減少すべきかを規定す
る。勾配がゼロの場合には、パラメータを変化させな
い。これらの結果の値が、最小平均二乗誤差に対応す
る。Ｚｂの最適値も、同様に決定される。
ｏｒｅｎｔｚｉａｎチャネルモデルのについて、Ｚａ及
びωｃの関数としての平均二乗誤差値の等高線図を示し
ている。ここで、ＭＳＥは、Ｚａ及びωｃの凸関数であ
る。Ｚａ及びωｃの最適値は、平均二乗誤差が最小とな
るポイントとして定義される。これらの値は、初期開始
点を選択し、最小平均二乗誤差が達成されるまでＺａ及
びωｃの値を精製することにより反復的に発見すること
ができる。各パラメータに関する平均二乗誤差の勾配
は、パラメータを増加すべきか、減少すべきかを規定す
る。勾配がゼロの場合には、パラメータを変化させな
い。これらの結果の値が、最小平均二乗誤差に対応す
る。Ｚｂの最適値も、同様に決定される。
【００７６】トラッキングモードとも呼ばれる記憶装置
の実際の動作中、図４のＥＰＲＭＬ読出しシステムは、
構成要素のエージング、媒体における不均一性、機械的
許容誤差などによる、読出し信号の緩慢な変化を補償し
なければならない。したがって、トラッキングモード中
の利用者データを用いて、記憶装置の実際の使用中の状
態の変化にＥＲフィルタを適応化させなければならな
い。
の実際の動作中、図４のＥＰＲＭＬ読出しシステムは、
構成要素のエージング、媒体における不均一性、機械的
許容誤差などによる、読出し信号の緩慢な変化を補償し
なければならない。したがって、トラッキングモード中
の利用者データを用いて、記憶装置の実際の使用中の状
態の変化にＥＲフィルタを適応化させなければならな
い。
【００７７】図７は、トラッキングモード中に、ＥＲフ
ィルタパラメータωｃ、Ｚａ、Ｚｂを最適化するための
フィルタ最適化ブロック４３３の一部を示すブロック図
である。ＥＲフィルタ最適化の問題は、様々な誤差値の
種類を最小に抑えることによって解決することができ
る。図７の態様においては、最小平均二乗誤差（ＭＭＳ
Ｅ）基準が再び用いられる。しかしながら、トラッキン
グモードでは、既知データ信号ａ（ｋＴ）の代わりに利
用者データを使用するため、信号ｄ（ｋＴ）の計算を修
正しなければならない。既知理想ＥＰＲ４応答の代わり
に、信号ｄ（ｋＴ）が推定ＥＰＲ４応答として生成され
る。
ィルタパラメータωｃ、Ｚａ、Ｚｂを最適化するための
フィルタ最適化ブロック４３３の一部を示すブロック図
である。ＥＲフィルタ最適化の問題は、様々な誤差値の
種類を最小に抑えることによって解決することができ
る。図７の態様においては、最小平均二乗誤差（ＭＭＳ
Ｅ）基準が再び用いられる。しかしながら、トラッキン
グモードでは、既知データ信号ａ（ｋＴ）の代わりに利
用者データを使用するため、信号ｄ（ｋＴ）の計算を修
正しなければならない。既知理想ＥＰＲ４応答の代わり
に、信号ｄ（ｋＴ）が推定ＥＰＲ４応答として生成され
る。
【００７８】図７に示すように、等化サンプル信号ｙ
（ｋＴ）は、推定ＥＰＲ４応答信号ｄ（ｋＴ）を計算す
るために、ＥＰＲ４推定器７１０によって用いられる。
即ち、各データサンプルｙ（ｎＴ）は、最も近い理想Ｅ
ＰＲ４信号値に丸められる。理想ＥＰＲ４信号値は、−
２、−１、０、１、２である。加算器７２０は、推定Ｅ
ＰＲ４信号ｄ（ｋＴ）を、等化サンプル信号ｙ（ｋＴ）
から減算して、誤差信号ｅ（ｋＴ）を生成する。二乗演
算器７３０は、誤差信号ｅ（ｋＴ）を二乗して、合計演
算器７４０に与える。合計演算器７４０は、二乗された
誤差信号を得て、Ｍ個のデータサンプルについて平均二
乗誤差を計算する。記憶素子７５０は、Ｍサンプリング
インターバルについて平均二乗誤差を記憶するため、加
算器７６０は、Ｍインターバルごとに平均二乗誤差の変
化を計算して、パラメータ更新器７７０に与えることが
できる。
（ｋＴ）は、推定ＥＰＲ４応答信号ｄ（ｋＴ）を計算す
るために、ＥＰＲ４推定器７１０によって用いられる。
即ち、各データサンプルｙ（ｎＴ）は、最も近い理想Ｅ
ＰＲ４信号値に丸められる。理想ＥＰＲ４信号値は、−
２、−１、０、１、２である。加算器７２０は、推定Ｅ
ＰＲ４信号ｄ（ｋＴ）を、等化サンプル信号ｙ（ｋＴ）
から減算して、誤差信号ｅ（ｋＴ）を生成する。二乗演
算器７３０は、誤差信号ｅ（ｋＴ）を二乗して、合計演
算器７４０に与える。合計演算器７４０は、二乗された
誤差信号を得て、Ｍ個のデータサンプルについて平均二
乗誤差を計算する。記憶素子７５０は、Ｍサンプリング
インターバルについて平均二乗誤差を記憶するため、加
算器７６０は、Ｍインターバルごとに平均二乗誤差の変
化を計算して、パラメータ更新器７７０に与えることが
できる。
【００７９】パラメータ更新器７７０は、現在の平均二
乗誤差と前回のサンプリングインターバルの平均二乗誤
差との差に基づいて、動作パラメータを計算する。即
ち、ωｃ［（ｎ＋１）］、Ｚａ［（ｎ＋１）Ｔ］、Ｚｂ
［（ｎ＋１）Ｔ］で示される計算されたパラメータは、
時間（ｎ＋１）Ｔにおける最適化パラメータをあらわし
ており、下記数７、数８、数９によって導き出される。
乗誤差と前回のサンプリングインターバルの平均二乗誤
差との差に基づいて、動作パラメータを計算する。即
ち、ωｃ［（ｎ＋１）］、Ｚａ［（ｎ＋１）Ｔ］、Ｚｂ
［（ｎ＋１）Ｔ］で示される計算されたパラメータは、
時間（ｎ＋１）Ｔにおける最適化パラメータをあらわし
ており、下記数７、数８、数９によって導き出される。
【００８０】
【数７】
【００８１】
【数８】
【００８２】
【数９】 ここで、εＭ（ｎＴ）は、時間ｎＴにおける平均二乗誤
差であり、Δωｃ（ｎＴ）は、時間ｎＴにおけるωｃに
対するステップサイズ更新関数の値であり、ΔＺａ（ｎ
Ｔ）は、時間ｎＴにおけるＺａに対するステップサイズ
更新関数の値であり、ΔＺｂ（ｎＴ）は、時間ｎＴにお
けるＺｂに対するステップサイズ更新関数の値である。
ステップサイズ更新関数は、収束の速度を制御する。１
態様においては、ステップサイズ更新関数は、単純に一
定の関数である。別の態様では、単調に減少する関数を
用いることができる。
差であり、Δωｃ（ｎＴ）は、時間ｎＴにおけるωｃに
対するステップサイズ更新関数の値であり、ΔＺａ（ｎ
Ｔ）は、時間ｎＴにおけるＺａに対するステップサイズ
更新関数の値であり、ΔＺｂ（ｎＴ）は、時間ｎＴにお
けるＺｂに対するステップサイズ更新関数の値である。
ステップサイズ更新関数は、収束の速度を制御する。１
態様においては、ステップサイズ更新関数は、単純に一
定の関数である。別の態様では、単調に減少する関数を
用いることができる。
【００８３】本発明の別の態様においては、更新器７７
０は下記数１０、数１１、数１２を用いて動作パラメー
タを計算するように、簡素化される。
０は下記数１０、数１１、数１２を用いて動作パラメー
タを計算するように、簡素化される。
【００８４】
【数１０】
【００８５】
【数１１】
【００８６】
【数１２】 ここで、ｓｉｇｎ（ｘ）は、以下のように定義される。
【００８７】ｘ＞０ならば、ｓｉｇｎ（ｘ）＝１ ｘ＝０ならば、ｓｉｇｎ（ｘ）＝０ ｘ＜０ならば、ｓｉｇｎ（ｘ）＝−１ トラッキングモードの間、ＥＲフィルタをリアルタイム
で適応化しなければならないため、最適化パラメータ
は、通常、平列に計算される。パラメータωｃの新たな
値は記憶素子５３０に、パラメータＺａの新たな値は記
憶素子５４０に、パラメータＺｂの新たな値は記憶素子
５５０に、それぞれ書込まれる。そして、新たな最適化
パラメータは、ＥＲフィルタブロック４１０に送られ
る。
で適応化しなければならないため、最適化パラメータ
は、通常、平列に計算される。パラメータωｃの新たな
値は記憶素子５３０に、パラメータＺａの新たな値は記
憶素子５４０に、パラメータＺｂの新たな値は記憶素子
５５０に、それぞれ書込まれる。そして、新たな最適化
パラメータは、ＥＲフィルタブロック４１０に送られ
る。
【００８８】一旦最適パラメータセットが決定される
と、パラメータに対するＥＲフィルタ最適化手順によ
り、プロセスの変化及び回路の不完全性による非理想的
な効果を補償することができるものの、ＥＲフィルタ
は、規定された範囲を越えた電源及び温度変化について
もやはりを補償しなければならない。
と、パラメータに対するＥＲフィルタ最適化手順によ
り、プロセスの変化及び回路の不完全性による非理想的
な効果を補償することができるものの、ＥＲフィルタ
は、規定された範囲を越えた電源及び温度変化について
もやはりを補償しなければならない。
【００８９】図８は、ＥＲフィルタブロック４１０の詳
細なブロック図である。ＥＲフィルタ自身は、ＧｍＣフ
ィルタ８１０、ＧｍＣフィルタ８２０、ＧｍＣフィルタ
８３０、ＧｍＣフィルタ８４０によって形成されてい
る。各ＧｍＣフィルタは、複数個の従来設計のＧｍブロ
ックと従来設計のキャパシタを有している。ＥＲフィル
タの極は、２つのＧｍブロックと１つのキャパシタを必
要とし、ＥＲフィルタのゼロは、１つのＧｍブロックと
１つのキャパシタを必要とする。しかしながら、いくつ
かの態様においては、ゼロと極とでキャパシタを共有す
ることができる。図８の態様においては、ＥＲフィルタ
は、７極２ゼロフィルタである。したがって、１６個の
ＧｍＣフィルタブロックが必要である。図８の態様は、
また、ゼロに対して共用キャパシタを用いている。した
がって、キャパシタは７個のみ必要である。各Ｇｍブロ
ックは、バイアス回路８５５から共通モード電圧ＶＣＭ
を与えられる。さらに、ＥＲフィルタの極に用いられる
Ｇｍブロックは、温度／電圧補償回路８７０からωｃで
示されるＥＲフィルタのカットオフ周波数を設定するた
めのバイアス電圧Ｖｂｉａｓを与えられる。ゼロ用のＧ
ｍＣフィルタブロックはそれぞれ、ゼロの位置を制御す
るためのバイアス電圧を与えられる。Ｇｍブロックの１
態様の詳細を図９を参照して説明する。
細なブロック図である。ＥＲフィルタ自身は、ＧｍＣフ
ィルタ８１０、ＧｍＣフィルタ８２０、ＧｍＣフィルタ
８３０、ＧｍＣフィルタ８４０によって形成されてい
る。各ＧｍＣフィルタは、複数個の従来設計のＧｍブロ
ックと従来設計のキャパシタを有している。ＥＲフィル
タの極は、２つのＧｍブロックと１つのキャパシタを必
要とし、ＥＲフィルタのゼロは、１つのＧｍブロックと
１つのキャパシタを必要とする。しかしながら、いくつ
かの態様においては、ゼロと極とでキャパシタを共有す
ることができる。図８の態様においては、ＥＲフィルタ
は、７極２ゼロフィルタである。したがって、１６個の
ＧｍＣフィルタブロックが必要である。図８の態様は、
また、ゼロに対して共用キャパシタを用いている。した
がって、キャパシタは７個のみ必要である。各Ｇｍブロ
ックは、バイアス回路８５５から共通モード電圧ＶＣＭ
を与えられる。さらに、ＥＲフィルタの極に用いられる
Ｇｍブロックは、温度／電圧補償回路８７０からωｃで
示されるＥＲフィルタのカットオフ周波数を設定するた
めのバイアス電圧Ｖｂｉａｓを与えられる。ゼロ用のＧ
ｍＣフィルタブロックはそれぞれ、ゼロの位置を制御す
るためのバイアス電圧を与えられる。Ｇｍブロックの１
態様の詳細を図９を参照して説明する。
【００９０】ＥＲフィルタブロック４１０の入力端子４
０６（図５及び図８）は、プレアンプ８０５の入力端子
８０１に接続されている。プレアンプ８０５は、入力端
子４０６上に与えられたＶＧＡ出力信号をさらに増幅
し、プレアンプ８０５の出力端子８０６および８０７
に、差動出力電圧信号を与える。ＧｍＣフィルタ８１０
は、出力端子８０６に接続された入力端子８１１及び出
力端子８０７に接続された入力端子８１２を有してい
る。ＧｍＣフィルタ８１０は、５個のＧｍブロック及び
２個の従来設計のキャパシタを含んでいる。各Ｇｍブロ
ックは、バイアス回路８５５から共通モード電圧ＶＣＭ
を与えられる。さらに、ＧｍＣフィルタ８１０の最初の
４個のＧｍブロックは、温度／電圧補償回路８７０から
バイアス電圧を受信する。ＧｍＣフィルタ８１０の最初
の４個のＧｍブロックは、ＥＲフィルタの２個の極を制
御するために用いられる。ＥＲフィルタのゼロを制御す
るために用いられるＧｍＣフィルタ８１０の第５のＧｍ
ブロックは、デジタルアナログ変換器８９０によって制
御される。
０６（図５及び図８）は、プレアンプ８０５の入力端子
８０１に接続されている。プレアンプ８０５は、入力端
子４０６上に与えられたＶＧＡ出力信号をさらに増幅
し、プレアンプ８０５の出力端子８０６および８０７
に、差動出力電圧信号を与える。ＧｍＣフィルタ８１０
は、出力端子８０６に接続された入力端子８１１及び出
力端子８０７に接続された入力端子８１２を有してい
る。ＧｍＣフィルタ８１０は、５個のＧｍブロック及び
２個の従来設計のキャパシタを含んでいる。各Ｇｍブロ
ックは、バイアス回路８５５から共通モード電圧ＶＣＭ
を与えられる。さらに、ＧｍＣフィルタ８１０の最初の
４個のＧｍブロックは、温度／電圧補償回路８７０から
バイアス電圧を受信する。ＧｍＣフィルタ８１０の最初
の４個のＧｍブロックは、ＥＲフィルタの２個の極を制
御するために用いられる。ＥＲフィルタのゼロを制御す
るために用いられるＧｍＣフィルタ８１０の第５のＧｍ
ブロックは、デジタルアナログ変換器８９０によって制
御される。
【００９１】ＧｍＣフィルタ８２０もまた、５個のＧｍ
ブロックと従来設計の２個のキャパシタを含んでいる。
ＧｍＣフィルタ８２０の入力端子８２１は、ＧｍＣフィ
ルタ８１０の出力端子８１３に接続されている。ＧｍＣ
フィルタ８２０の入力端子８２２は、ＧｍＣフィルタ８
１０の出力端子８１４に接続されている。ＧｍＣフィル
タ８２０のＧｍブロックは、ＧｍＣフィルタ８２０の第
５のＧｍブロックがデジタルアナログ変換器８８０によ
って制御されることを除いて、ＧｍＣフィルタ８１０と
同様に構成されている。したがって、ＧｍＣフィルタ８
２０の各Ｇｍブロックは、バイアス回路８５５から共通
モード電圧ＶＣＭを与えられる。ＧｍＣフィルタ８２０
の最初の４個のＧｍブロックは、ＥＲフィルタの２個の
極を制御するために温度／電圧補償回路８７０からバイ
アス電圧Ｖｂｉａｓを与えられる。フィルタ８２０の第
５のＧｍブロックは、ＥＲフィルタの第２のゼロを制御
する。
ブロックと従来設計の２個のキャパシタを含んでいる。
ＧｍＣフィルタ８２０の入力端子８２１は、ＧｍＣフィ
ルタ８１０の出力端子８１３に接続されている。ＧｍＣ
フィルタ８２０の入力端子８２２は、ＧｍＣフィルタ８
１０の出力端子８１４に接続されている。ＧｍＣフィル
タ８２０のＧｍブロックは、ＧｍＣフィルタ８２０の第
５のＧｍブロックがデジタルアナログ変換器８８０によ
って制御されることを除いて、ＧｍＣフィルタ８１０と
同様に構成されている。したがって、ＧｍＣフィルタ８
２０の各Ｇｍブロックは、バイアス回路８５５から共通
モード電圧ＶＣＭを与えられる。ＧｍＣフィルタ８２０
の最初の４個のＧｍブロックは、ＥＲフィルタの２個の
極を制御するために温度／電圧補償回路８７０からバイ
アス電圧Ｖｂｉａｓを与えられる。フィルタ８２０の第
５のＧｍブロックは、ＥＲフィルタの第２のゼロを制御
する。
【００９２】ＥＲフィルタの２個の極を制御するために
用いられるＧｍＣフィルタ８３０は、４個のＧｍブロッ
クと２個の従来設計のキャパシタを含んでいる。ＧｍＣ
フィルタ８３０の入力端子８３１は、ＧｍＣフィルタ８
２０の出力端子８２３に接続されている。ＧｍＣフィル
タ８３０の入力端子８３２は、ＧｍＣフィルタ８２０の
出力端子８２４に接続されている。ＧｍＣフィルタ８３
０の各Ｇｍブロックは、バイアス回路８５５から共通モ
ード電圧ＶＣＭを与えられる。ＧｍＣフィルタ８３０の
Ｇｍブロックは、また、ＥＲフィルタの２個の極を制御
するために、温度／電圧補償回路８７０からバイアス電
圧を与えられる。
用いられるＧｍＣフィルタ８３０は、４個のＧｍブロッ
クと２個の従来設計のキャパシタを含んでいる。ＧｍＣ
フィルタ８３０の入力端子８３１は、ＧｍＣフィルタ８
２０の出力端子８２３に接続されている。ＧｍＣフィル
タ８３０の入力端子８３２は、ＧｍＣフィルタ８２０の
出力端子８２４に接続されている。ＧｍＣフィルタ８３
０の各Ｇｍブロックは、バイアス回路８５５から共通モ
ード電圧ＶＣＭを与えられる。ＧｍＣフィルタ８３０の
Ｇｍブロックは、また、ＥＲフィルタの２個の極を制御
するために、温度／電圧補償回路８７０からバイアス電
圧を与えられる。
【００９３】ＥＲフィルタの１個の極を制御するために
用いられるＧｍＣフィルタ８４０は、２個のＧｍブロッ
クと１個の従来設計のキャパシタを含んでいる。ＧｍＣ
フィルタ８４０の入力端子８４１は、ＧｍＣフィルタ８
３０の出力端子８３３に接続されている。ＧｍＣフィル
タ８４０の入力端子８４２は、ＧｍＣフィルタ８３０の
出力端子８３４に接続されている。ＧｍＣフィルタ８４
０の各Ｇｍブロックは、バイアス回路８５５から共通モ
ード電圧ＶＣＭを与えられる。ＧｍＣフィルタ８４０の
Ｇｍブロックは、また、ＥＲフィルタの１個の極を制御
するために、温度／電圧補償回路８７０からバイアス電
圧Ｖｂｉａｓを与えられる。
用いられるＧｍＣフィルタ８４０は、２個のＧｍブロッ
クと１個の従来設計のキャパシタを含んでいる。ＧｍＣ
フィルタ８４０の入力端子８４１は、ＧｍＣフィルタ８
３０の出力端子８３３に接続されている。ＧｍＣフィル
タ８４０の入力端子８４２は、ＧｍＣフィルタ８３０の
出力端子８３４に接続されている。ＧｍＣフィルタ８４
０の各Ｇｍブロックは、バイアス回路８５５から共通モ
ード電圧ＶＣＭを与えられる。ＧｍＣフィルタ８４０の
Ｇｍブロックは、また、ＥＲフィルタの１個の極を制御
するために、温度／電圧補償回路８７０からバイアス電
圧Ｖｂｉａｓを与えられる。
【００９４】従来設計の出力増幅器８５０は、ＧｍＣフ
ィルタ８４０の出力端子８４３に接続された入力端子８
５１とＧｍＣフィルタ８４０の出力端子８４４に接続さ
れている入力端子８５２とを含んでいる。出力増幅器８
５０の出力端子８５３は、ＥＲフィルタブロック４１０
の出力端子４１２に接続されている。等化信号は、出力
増幅器８５０によって、出力端子８５３上に与えられ
る。
ィルタ８４０の出力端子８４３に接続された入力端子８
５１とＧｍＣフィルタ８４０の出力端子８４４に接続さ
れている入力端子８５２とを含んでいる。出力増幅器８
５０の出力端子８５３は、ＥＲフィルタブロック４１０
の出力端子４１２に接続されている。等化信号は、出力
増幅器８５０によって、出力端子８５３上に与えられ
る。
【００９５】バイアス回路８５５は、出力端子８５６上
に共通モード電圧ＶＣＭを与える。共通モード電圧ＶＣ
Ｍは、各Ｇｍブロックに接続され、それにより、各Ｇｍ
ブロックが同一の参照電圧を有することになる。共通モ
ード電圧ＶＣＭは、また、温度／電圧補償回路８７０に
よって使用される。共通モード電圧は、通常、電源電圧
レベルに関連づけられている。したがって、共通モード
電圧ＶＣＭは、電源電圧とともに変化する。例えば、１
態様においては、共通モード電圧ＶＣＭは、正の電源電
圧から１ボルトマイナスした値に設定することがであ
る。バイアス回路８５５は、温度変化を補償しないた
め、共通モード電圧ＶＣＭも、温度によって変化する。
に共通モード電圧ＶＣＭを与える。共通モード電圧ＶＣ
Ｍは、各Ｇｍブロックに接続され、それにより、各Ｇｍ
ブロックが同一の参照電圧を有することになる。共通モ
ード電圧ＶＣＭは、また、温度／電圧補償回路８７０に
よって使用される。共通モード電圧は、通常、電源電圧
レベルに関連づけられている。したがって、共通モード
電圧ＶＣＭは、電源電圧とともに変化する。例えば、１
態様においては、共通モード電圧ＶＣＭは、正の電源電
圧から１ボルトマイナスした値に設定することがであ
る。バイアス回路８５５は、温度変化を補償しないた
め、共通モード電圧ＶＣＭも、温度によって変化する。
【００９６】上述したように、ＥＲフィルタは、３つの
パラメータωｃ、Ｚａ、Ｚｂを調節するだけで調整する
ことができる。極は、カットオフ周波数パラメータωｃ
によってのみ制御される。一方、パラメータＺａ及びパ
ラメータＺｂは、それぞれＥＲフィルタのゼロのうちの
１つを制御する。パラメータωｃは、デジタルアナログ
変換器８６０によって、入力端子８６１上で受信され
る。デジタルアナログ変換器８６０は、周知の従来技術
を用いて温度や電源電圧の変化に感応しないように設計
される。パラメータωｃは、デジタルアナログ変換器８
６０の出力端子８６２上のアナログチューニング電流Ｉ
ｔｕｎｅに変換される。本発明のいくつかの態様におい
ては、デジタルアナログ変換器を用いてパラメータωｃ
からいくつかのチューニング電流を発生させ、各チュー
ニング電流への負荷を軽減させている。温度／電圧補償
回路８７０は、温度／電圧補償回路８７０の入力端子８
７１上のチューニング電流Ｉｔｕｎｅ及び温度／電圧補
償回路８７０の入力端子８７２上の共通モード電圧ＶＣ
Ｍを用いて、温度／電圧補償回路８７０の出力端子８７
３上に、温度電源電圧補償バイアス電圧Ｖｂｉａｓを発
生する。バイアス電圧Ｖｂｉａｓは、Ｇｍブロック中の
パラメータωｃの値に基づいてＥＲフィルタの極を調節
するために用いられる。ＥＲフィルタのカットオフ周波
数に対するバイアス電圧Ｖｂｉａｓの影響を以下に述べ
る。バイアス電圧Ｖｂｉａｓもまた、デジタルアナログ
変換器８９０によって用いられるため、デジタルアナロ
グ変換器８９０の入力端子８９１は、温度／電圧補償回
路８７０の入力端子８７３に接続される。同様に、デジ
タルアナログ変換器８８０の入力端子８８１は、温度／
電圧補償回路８７０の出力端子８７３に接続され、デジ
タルアナログ変換器８８０にバイアス電圧Ｖｂｉａｓを
供給する。
パラメータωｃ、Ｚａ、Ｚｂを調節するだけで調整する
ことができる。極は、カットオフ周波数パラメータωｃ
によってのみ制御される。一方、パラメータＺａ及びパ
ラメータＺｂは、それぞれＥＲフィルタのゼロのうちの
１つを制御する。パラメータωｃは、デジタルアナログ
変換器８６０によって、入力端子８６１上で受信され
る。デジタルアナログ変換器８６０は、周知の従来技術
を用いて温度や電源電圧の変化に感応しないように設計
される。パラメータωｃは、デジタルアナログ変換器８
６０の出力端子８６２上のアナログチューニング電流Ｉ
ｔｕｎｅに変換される。本発明のいくつかの態様におい
ては、デジタルアナログ変換器を用いてパラメータωｃ
からいくつかのチューニング電流を発生させ、各チュー
ニング電流への負荷を軽減させている。温度／電圧補償
回路８７０は、温度／電圧補償回路８７０の入力端子８
７１上のチューニング電流Ｉｔｕｎｅ及び温度／電圧補
償回路８７０の入力端子８７２上の共通モード電圧ＶＣ
Ｍを用いて、温度／電圧補償回路８７０の出力端子８７
３上に、温度電源電圧補償バイアス電圧Ｖｂｉａｓを発
生する。バイアス電圧Ｖｂｉａｓは、Ｇｍブロック中の
パラメータωｃの値に基づいてＥＲフィルタの極を調節
するために用いられる。ＥＲフィルタのカットオフ周波
数に対するバイアス電圧Ｖｂｉａｓの影響を以下に述べ
る。バイアス電圧Ｖｂｉａｓもまた、デジタルアナログ
変換器８９０によって用いられるため、デジタルアナロ
グ変換器８９０の入力端子８９１は、温度／電圧補償回
路８７０の入力端子８７３に接続される。同様に、デジ
タルアナログ変換器８８０の入力端子８８１は、温度／
電圧補償回路８７０の出力端子８７３に接続され、デジ
タルアナログ変換器８８０にバイアス電圧Ｖｂｉａｓを
供給する。
【００９７】デジタルアナログ変換器８９０は、デジタ
ルアナログ変換器８９０の入力端子８９２上のゼロパラ
メータＺａを、デジタルアナログ変換器８９０の出力端
子８９３上の第１のフィルタゼロバイアス電圧に変換す
る。第１のフィルタゼロバイアス電圧は、ＥＲフィルタ
内のゼロのうちの１つを調整する。同様に、デジタルア
ナログ変換器８８０は、デジタルアナログ変換器８８０
の入力端子８８２上のゼロパラメータＺｂを、デジタル
アナログ変換器８８０の出力端子８８３上の第２のフィ
ルタゼロバイアス電圧に変換する。第２のフィルタゼロ
バイアス電圧は、ＥＲフィルタ内の他のゼロを調整す
る。デジタルアナログ変換器８６０と同様に、デジタル
アナログ変換器８８０及びデジタルアナログ変換器８９
０は、従来技術を用いて、温度及び電源電圧の変化に感
応しないように設計される。
ルアナログ変換器８９０の入力端子８９２上のゼロパラ
メータＺａを、デジタルアナログ変換器８９０の出力端
子８９３上の第１のフィルタゼロバイアス電圧に変換す
る。第１のフィルタゼロバイアス電圧は、ＥＲフィルタ
内のゼロのうちの１つを調整する。同様に、デジタルア
ナログ変換器８８０は、デジタルアナログ変換器８８０
の入力端子８８２上のゼロパラメータＺｂを、デジタル
アナログ変換器８８０の出力端子８８３上の第２のフィ
ルタゼロバイアス電圧に変換する。第２のフィルタゼロ
バイアス電圧は、ＥＲフィルタ内の他のゼロを調整す
る。デジタルアナログ変換器８６０と同様に、デジタル
アナログ変換器８８０及びデジタルアナログ変換器８９
０は、従来技術を用いて、温度及び電源電圧の変化に感
応しないように設計される。
【００９８】図９は、本発明の１態様によるＧｍＣフィ
ルタ８１０の一部を示している。すなわち、図９は、Ｇ
ｍＣフィルタ８１０の第１のＧｍブロック８１０−１
と、１極キャパシタ９１０と、ＧｍＣフィルタ８１０の
第２のＧｍブロック８１０−２とを示している。第１の
Ｇｍブロック８１０−１の機能性は、第２のＧｍブロッ
ク８１０−２と同一であるため、第１のＧｍブロック８
１０−１についてのみ詳細に述べる。各Ｇｍブロック
は、従来設計の差動相互コンダクタンス増幅器である。
ルタ８１０の一部を示している。すなわち、図９は、Ｇ
ｍＣフィルタ８１０の第１のＧｍブロック８１０−１
と、１極キャパシタ９１０と、ＧｍＣフィルタ８１０の
第２のＧｍブロック８１０−２とを示している。第１の
Ｇｍブロック８１０−１の機能性は、第２のＧｍブロッ
ク８１０−２と同一であるため、第１のＧｍブロック８
１０−１についてのみ詳細に述べる。各Ｇｍブロック
は、従来設計の差動相互コンダクタンス増幅器である。
【００９９】第１のＧｍブロック８１０−１は、ヘッド
部９２０とテール部９３０に分割されている。ヘッド部
は、正の電源電圧Ｖｃｃとトランジスタ９６０の第１の
電源端子９６１との間に接続された電流供給源９３０を
含んでいる。電流供給源９３０は、電圧バイアス回路９
５０によって制御される。トランジスタ９６０の制御端
子９６２は、第１の入力電圧端子９２１に接続されてい
る。トランジスタ９６０の第２の電源端子９６３は、ト
ランジスタ９７０の第２の電源端子９７３と、テール部
９３０内のテールトランジスタ９８０の第１の電源端子
９８１に接続されている。トランジスタ９７０の制御端
子９７２は、第２の電圧入力端子９２２に接続されてい
る。トランジスタ９７０の第１の電源端子９７１は、電
流供給源９４０を介して正の電源電圧Ｖｃｃに接続され
ている。電流供給源９４０は、電圧バイアス回路９５０
によって制御される。トランジスタ９６０の第１の電源
端子９６１の電圧レベルは、電流供給源９３０を流れる
電流を調節することにより、電圧バイアス回路９５０に
よって制御される。同様に、電圧バイアス回路９５０
は、電流供給源９４０を流れる電流を調節することによ
り、トランジスタ９７０の第１の電源端子９７１上の電
圧レベルも制御する。やはり従来設計の電圧バイアス回
路９５０は、電圧バイアス回路９５０の入力端子９５１
上の共通モード電圧ＶＣＭによって制御される。テール
トランジスタ９８０の制御端子９８２は温度／電圧補償
回路８７０のバイアス電圧Ｖｂｉａｓ出力端子８７３
（図８）に接続されている。テールトランジスタ９８０
の第２の電源端子９８３は、接地されている。Ｇｍブロ
ックの出力は、トランジスタ９６０の第１の電源端子９
６１に接続されている第１の電流出力端子９２３と、ト
ランジスタ９７０の第１の電源端子９７１に接続されて
いる第２の電流出力端子９２４に提供される。
部９２０とテール部９３０に分割されている。ヘッド部
は、正の電源電圧Ｖｃｃとトランジスタ９６０の第１の
電源端子９６１との間に接続された電流供給源９３０を
含んでいる。電流供給源９３０は、電圧バイアス回路９
５０によって制御される。トランジスタ９６０の制御端
子９６２は、第１の入力電圧端子９２１に接続されてい
る。トランジスタ９６０の第２の電源端子９６３は、ト
ランジスタ９７０の第２の電源端子９７３と、テール部
９３０内のテールトランジスタ９８０の第１の電源端子
９８１に接続されている。トランジスタ９７０の制御端
子９７２は、第２の電圧入力端子９２２に接続されてい
る。トランジスタ９７０の第１の電源端子９７１は、電
流供給源９４０を介して正の電源電圧Ｖｃｃに接続され
ている。電流供給源９４０は、電圧バイアス回路９５０
によって制御される。トランジスタ９６０の第１の電源
端子９６１の電圧レベルは、電流供給源９３０を流れる
電流を調節することにより、電圧バイアス回路９５０に
よって制御される。同様に、電圧バイアス回路９５０
は、電流供給源９４０を流れる電流を調節することによ
り、トランジスタ９７０の第１の電源端子９７１上の電
圧レベルも制御する。やはり従来設計の電圧バイアス回
路９５０は、電圧バイアス回路９５０の入力端子９５１
上の共通モード電圧ＶＣＭによって制御される。テール
トランジスタ９８０の制御端子９８２は温度／電圧補償
回路８７０のバイアス電圧Ｖｂｉａｓ出力端子８７３
（図８）に接続されている。テールトランジスタ９８０
の第２の電源端子９８３は、接地されている。Ｇｍブロ
ックの出力は、トランジスタ９６０の第１の電源端子９
６１に接続されている第１の電流出力端子９２３と、ト
ランジスタ９７０の第１の電源端子９７１に接続されて
いる第２の電流出力端子９２４に提供される。
【０１００】図９の態様においては、トランジスタ９６
０は、バイポーラトランジスタである。したがって、第
１の電源端子９６１は、コレクタ端子であり、第２の電
源端子９６３は、エミッタ端子であり、制御端子９６２
は、ベース端子である。同様に、第１の電源端子９７１
は、コレクタ端子であり、第２の電源端子９７３は、エ
ミッタ端子であり、制御端子９７２は、ベース端子であ
る。図９の態様においては、テールトランジスタ９８０
は、ＭＯＳＦＥＴであり、したがって、第１の電源端子
９８１は、ドレイン端子であり、第２の電源端子９８３
は、供給源端子であり、制御端子９８２は、ゲート端子
である。他の態様においては、トランジスタの種類を変
更し得る。さらに、増幅器の他の例も用いることができ
る。適当な従来フィルタにおいて用いられる技術とフィ
ルタの例は、Ｈ．Ｔａｎｉｍｏｔｏ、Ｍ．Ｋｏｙａｍ
ａ、Ｙ．Ｙｏｓｈｉｄａらによる「複数個のエミッタ接
続対を用いた線形化技術を用いる１Ｖ活性フィルタの実
現」（ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ、Ｖｏｌ．ＳＣ−２６，Ｎｏ．７，９３７〜
９４５頁、１９９１年７月）に論じられており、本明細
書中に参照として組み入れる。
０は、バイポーラトランジスタである。したがって、第
１の電源端子９６１は、コレクタ端子であり、第２の電
源端子９６３は、エミッタ端子であり、制御端子９６２
は、ベース端子である。同様に、第１の電源端子９７１
は、コレクタ端子であり、第２の電源端子９７３は、エ
ミッタ端子であり、制御端子９７２は、ベース端子であ
る。図９の態様においては、テールトランジスタ９８０
は、ＭＯＳＦＥＴであり、したがって、第１の電源端子
９８１は、ドレイン端子であり、第２の電源端子９８３
は、供給源端子であり、制御端子９８２は、ゲート端子
である。他の態様においては、トランジスタの種類を変
更し得る。さらに、増幅器の他の例も用いることができ
る。適当な従来フィルタにおいて用いられる技術とフィ
ルタの例は、Ｈ．Ｔａｎｉｍｏｔｏ、Ｍ．Ｋｏｙａｍ
ａ、Ｙ．Ｙｏｓｈｉｄａらによる「複数個のエミッタ接
続対を用いた線形化技術を用いる１Ｖ活性フィルタの実
現」（ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ、Ｖｏｌ．ＳＣ−２６，Ｎｏ．７，９３７〜
９４５頁、１９９１年７月）に論じられており、本明細
書中に参照として組み入れる。
【０１０１】図１０に、Ｇｍブロックをより詳細に示
す。図１０において、トランジスタ９６０（図９）は、
機能上、トランジスタブロック９６０ａに置きかえられ
る。即ち、トランジスタブロック９６０ａは、ブロック
９６０ａ内に、トランジスタ９６４と、トランジスタ９
６５と、トランジスタ９６６と、トランジスタ９６７と
を含んでいる。同様に、トランジスタ９７０（図９）
は、機能上、トランジスタブロック９７０ａに置きかえ
られる。即ち、トランジスタ９７０ａのブロックは、ブ
ロック９７０ａ内に、トランジスタ９７４と、トランジ
スタ９７５と、トランジスタ９７６と、トランジスタ９
７７とを含んでいる。テールトランジスタ９８０は、機
能上、トランジスタブロック９８０ａに置きかえられ
る。即ち、トランジスタブロック９８０ａは、トランジ
スタ９８４と、トランジスタ９８５とを含んでいる。第
１の電圧入力端子９２１に接続された制御端子を有する
トランジスタ９６８は、電圧入力のためのバッファとし
て機能する。同様に、第２の電圧入力端子９２２に接続
された制御端子を有するトランジスタ９７８も、バッフ
ァとして機能する。トランジスタ９６９は、トランジス
タ９６８に対する電流ドライブ及びバイアス印加を提供
する。同様に、トランジスタ９７９はトランジスタ９７
８に対する電流ドライブ及びバイアス印加を提供する。
す。図１０において、トランジスタ９６０（図９）は、
機能上、トランジスタブロック９６０ａに置きかえられ
る。即ち、トランジスタブロック９６０ａは、ブロック
９６０ａ内に、トランジスタ９６４と、トランジスタ９
６５と、トランジスタ９６６と、トランジスタ９６７と
を含んでいる。同様に、トランジスタ９７０（図９）
は、機能上、トランジスタブロック９７０ａに置きかえ
られる。即ち、トランジスタ９７０ａのブロックは、ブ
ロック９７０ａ内に、トランジスタ９７４と、トランジ
スタ９７５と、トランジスタ９７６と、トランジスタ９
７７とを含んでいる。テールトランジスタ９８０は、機
能上、トランジスタブロック９８０ａに置きかえられ
る。即ち、トランジスタブロック９８０ａは、トランジ
スタ９８４と、トランジスタ９８５とを含んでいる。第
１の電圧入力端子９２１に接続された制御端子を有する
トランジスタ９６８は、電圧入力のためのバッファとし
て機能する。同様に、第２の電圧入力端子９２２に接続
された制御端子を有するトランジスタ９７８も、バッフ
ァとして機能する。トランジスタ９６９は、トランジス
タ９６８に対する電流ドライブ及びバイアス印加を提供
する。同様に、トランジスタ９７９はトランジスタ９７
８に対する電流ドライブ及びバイアス印加を提供する。
【０１０２】ＥＲフィルタは、応答Ｈ（ｊω）を有し、
これは、カットオフ周波数ωｃとゼロ位置を、パラメー
タＺａ及びＺｂを介して変化させることにより、上述し
たように制御される。ＥＲフィルタのカットオフ周波数
は、トランジスタ９６０（或いは、トランジスタ９７
０）のコレクタ電流に正比例する。各種Ｇｍブロックの
テールトランジスタを通過する電流であるテールバイア
ス電流Ｉｂｉａｓは、トランジスタ９６０のエミッタ電
流に比例する。したがって、テールバイアス電流Ｉ
ｂｉａｓは、コレクタ電流にトランジスタ９６０のαパ
ラメータを乗じた値に比例する。不都合なことに、トラ
ンジスタのαパラメータは温度とともに変化するため、
バイアス電流Ｉｂｉａｓは温度とともに変化してしま
う。バイアス電流Ｉｂｉａｓの温度依存性がαパラメー
タへの依存性を取り除くことによって補償されない限
り、バイアス電流Ｉｂｉａｓの温度による変化は、ＥＲ
フィルタ上の温度依存性を引き起こす。
これは、カットオフ周波数ωｃとゼロ位置を、パラメー
タＺａ及びＺｂを介して変化させることにより、上述し
たように制御される。ＥＲフィルタのカットオフ周波数
は、トランジスタ９６０（或いは、トランジスタ９７
０）のコレクタ電流に正比例する。各種Ｇｍブロックの
テールトランジスタを通過する電流であるテールバイア
ス電流Ｉｂｉａｓは、トランジスタ９６０のエミッタ電
流に比例する。したがって、テールバイアス電流Ｉ
ｂｉａｓは、コレクタ電流にトランジスタ９６０のαパ
ラメータを乗じた値に比例する。不都合なことに、トラ
ンジスタのαパラメータは温度とともに変化するため、
バイアス電流Ｉｂｉａｓは温度とともに変化してしま
う。バイアス電流Ｉｂｉａｓの温度依存性がαパラメー
タへの依存性を取り除くことによって補償されない限
り、バイアス電流Ｉｂｉａｓの温度による変化は、ＥＲ
フィルタ上の温度依存性を引き起こす。
【０１０３】デジタルアナログ変換器８６０はデジタル
アナログ変換器８６０に与えられる特定のωｃに適した
テール電流であるチューニング電流Ｉｔｕｎｅを生成す
る。そして、温度／電圧補償回路８７０は、バイアス電
圧Ｖｂｉａｓを発生し、これは各テールトランジスタの
制御端子に接続され、テールバイアス電流Ｉｂｉａｓを
チューニング電流Ｉｔｕｎｅと等しくなるように調整す
る。しかしながら、αパラメータは、温度とともに変化
するため、温度／電圧補償回路８７０は、αを補償しな
ければならない。その結果、テールバイアス電流Ｉ
ｂｉａｓは、チューニング電流Ｉｔｕｎｅをαで除算し
た値にしなければならない。整合を達成するための回路
を図１３に示し、以下に詳細に説明する。
アナログ変換器８６０に与えられる特定のωｃに適した
テール電流であるチューニング電流Ｉｔｕｎｅを生成す
る。そして、温度／電圧補償回路８７０は、バイアス電
圧Ｖｂｉａｓを発生し、これは各テールトランジスタの
制御端子に接続され、テールバイアス電流Ｉｂｉａｓを
チューニング電流Ｉｔｕｎｅと等しくなるように調整す
る。しかしながら、αパラメータは、温度とともに変化
するため、温度／電圧補償回路８７０は、αを補償しな
ければならない。その結果、テールバイアス電流Ｉ
ｂｉａｓは、チューニング電流Ｉｔｕｎｅをαで除算し
た値にしなければならない。整合を達成するための回路
を図１３に示し、以下に詳細に説明する。
【０１０４】従来技術は、デジタルアナログ変換器のよ
うな、温度・電源不変回路を形成するために用いること
ができる。しかしながら、これらの技術では、複雑性と
チップ面積の面で非常にコストの高い回路ができてしま
う。したがって、デジタルアナログ変換器に用いられる
従来技術は、ＥＲフィルタに用いられる多数のテールバ
イアス電流を制御するには適していない。温度／電圧補
償回路８７０は、ＥＲフィルタのテールバイアス電流
を、温度及び電源電圧の変化に感応しないチューニング
電流Ｉｔｕｎｅと整合させる。温度／電圧補償回路８７
０のほとんどの態様において、チューニング電流Ｉ
ｔｕｎｅは、テールトランジスタ９８０と同一のトラン
ジスタ特性を持つ整合トランジスタを通過させられる。
さらに、整合トランジスタのドレインソース電圧は、テ
ールトランジスタ９８０のドレインソース電圧に可能な
限り近付くように整合される。その結果として得られる
整合トランジスタのゲートソース電圧は、テールトラン
ジスタ９８０のゲート端子におけるバイアス電圧Ｖ
ｂｉａｓとして用いられ、テールバイアス電流Ｉ
ｂｉａｓを、チューニング電流Ｉｔｕｎｅに等しくさせ
る。
うな、温度・電源不変回路を形成するために用いること
ができる。しかしながら、これらの技術では、複雑性と
チップ面積の面で非常にコストの高い回路ができてしま
う。したがって、デジタルアナログ変換器に用いられる
従来技術は、ＥＲフィルタに用いられる多数のテールバ
イアス電流を制御するには適していない。温度／電圧補
償回路８７０は、ＥＲフィルタのテールバイアス電流
を、温度及び電源電圧の変化に感応しないチューニング
電流Ｉｔｕｎｅと整合させる。温度／電圧補償回路８７
０のほとんどの態様において、チューニング電流Ｉ
ｔｕｎｅは、テールトランジスタ９８０と同一のトラン
ジスタ特性を持つ整合トランジスタを通過させられる。
さらに、整合トランジスタのドレインソース電圧は、テ
ールトランジスタ９８０のドレインソース電圧に可能な
限り近付くように整合される。その結果として得られる
整合トランジスタのゲートソース電圧は、テールトラン
ジスタ９８０のゲート端子におけるバイアス電圧Ｖ
ｂｉａｓとして用いられ、テールバイアス電流Ｉ
ｂｉａｓを、チューニング電流Ｉｔｕｎｅに等しくさせ
る。
【０１０５】図１１は、第１のＧｍブロック８１１−１
に接続される温度／電圧補償回路８７０の従来設計を示
している。整合トランジスタ１０１０のドレイン端子１
０１１とゲート端子１０１２が共に入力端子８７１に接
続されているため、入力端子８７１上のチューニング電
流Ｉｔｕｎｅは、整合トランジスタ１０１０を通過する
ことになる。トランジスタ１０１０のドレイン端子１０
１１上の電圧は、入力端子８７２上のバイアス電圧Ｖ
ｂｉａｓに保たれる。整合トランジスタ１０１０は、テ
ールトランジスタ９８０と同様のトランジスタ特性を持
つものとして形成される。ゲート端子１０１２はテール
トランジスタ９８０のゲート端子に接続され、整合トラ
ンジスタ１０１０のソース端子１０１３は、テールトラ
ンジスタ９８０のソース端子に接続されているため、整
合トランジスタ１０１０とテールトランジスタ９８０の
ゲートソース電圧ＶＧＳは等しい。したがって、２つの
トランジスタのドレインソース電圧ＶＤＳが等しい場
合、テールトランジスタ９８０を通過するテールバイア
ス電流Ｉｂｉａｓは、整合トランジスタ１０１０を通過
して流れるチューニング電流Ｉｔｕｎｅと等しくなけれ
ばならない。
に接続される温度／電圧補償回路８７０の従来設計を示
している。整合トランジスタ１０１０のドレイン端子１
０１１とゲート端子１０１２が共に入力端子８７１に接
続されているため、入力端子８７１上のチューニング電
流Ｉｔｕｎｅは、整合トランジスタ１０１０を通過する
ことになる。トランジスタ１０１０のドレイン端子１０
１１上の電圧は、入力端子８７２上のバイアス電圧Ｖ
ｂｉａｓに保たれる。整合トランジスタ１０１０は、テ
ールトランジスタ９８０と同様のトランジスタ特性を持
つものとして形成される。ゲート端子１０１２はテール
トランジスタ９８０のゲート端子に接続され、整合トラ
ンジスタ１０１０のソース端子１０１３は、テールトラ
ンジスタ９８０のソース端子に接続されているため、整
合トランジスタ１０１０とテールトランジスタ９８０の
ゲートソース電圧ＶＧＳは等しい。したがって、２つの
トランジスタのドレインソース電圧ＶＤＳが等しい場
合、テールトランジスタ９８０を通過するテールバイア
ス電流Ｉｂｉａｓは、整合トランジスタ１０１０を通過
して流れるチューニング電流Ｉｔｕｎｅと等しくなけれ
ばならない。
【０１０６】しかしながら、テールトランジスタ９８０
のドレインソース電圧は、共通モード電圧ＶＣＭからヘ
ッド部９２０のトランジスタ９６０やトランジスタ９７
０（図９）の両側の電圧降下を減じたものである。トラ
ンジスタ９６０とトランジスタ９７０がバイポーラトラ
ンジスタである場合、テールトランジスタ９８０のドレ
イン端子における電圧は、共通モード電圧ＶＣＭから温
度依存性のベースエミッタ電圧ＶＢＥを減じたものであ
る。さらに、図１１の態様は、トランジスタ９６０のα
係数を補償しない。したがって、図１１の従来システム
は、温度補償が重要でない場合にのみ用いることができ
る。
のドレインソース電圧は、共通モード電圧ＶＣＭからヘ
ッド部９２０のトランジスタ９６０やトランジスタ９７
０（図９）の両側の電圧降下を減じたものである。トラ
ンジスタ９６０とトランジスタ９７０がバイポーラトラ
ンジスタである場合、テールトランジスタ９８０のドレ
イン端子における電圧は、共通モード電圧ＶＣＭから温
度依存性のベースエミッタ電圧ＶＢＥを減じたものであ
る。さらに、図１１の態様は、トランジスタ９６０のα
係数を補償しない。したがって、図１１の従来システム
は、温度補償が重要でない場合にのみ用いることができ
る。
【０１０７】図１２は、温度／電圧補償回路８７０の別
の従来例を示し、図１１の態様よりもチューニング電流
Ｉｔｕｎｅとテールバイアス電流Ｉｂｉａｓと整合が良
好である。入力端子８７２は、トランジスタ１１１０の
ベース端子１１１１に接続されているため、共通モード
電圧ＶＣＭは、トランジスタ１１１０のベース端子１１
１１上に加えられる。トランジスタ１１１０のエミッタ
端子１１１３の電圧は、共通モード電圧ＶＣＭからトラ
ンジスタ１１１０のベースエミッタ電圧ＶＢＥを減じた
電圧に保たれる。トランジスタ１１１０がトランジスタ
９６０及びトランジスタ９７０（図９）に整合している
場合には、エミッタ端子１１１３の電圧は、テールトラ
ンジスタ９８０のドレイン端子の電圧に等しくなければ
ならない。
の従来例を示し、図１１の態様よりもチューニング電流
Ｉｔｕｎｅとテールバイアス電流Ｉｂｉａｓと整合が良
好である。入力端子８７２は、トランジスタ１１１０の
ベース端子１１１１に接続されているため、共通モード
電圧ＶＣＭは、トランジスタ１１１０のベース端子１１
１１上に加えられる。トランジスタ１１１０のエミッタ
端子１１１３の電圧は、共通モード電圧ＶＣＭからトラ
ンジスタ１１１０のベースエミッタ電圧ＶＢＥを減じた
電圧に保たれる。トランジスタ１１１０がトランジスタ
９６０及びトランジスタ９７０（図９）に整合している
場合には、エミッタ端子１１１３の電圧は、テールトラ
ンジスタ９８０のドレイン端子の電圧に等しくなければ
ならない。
【０１０８】トランジスタ１１１０のエミッタ端子１１
１３は、演算増幅器１１２０の正の入力端子１１２２に
接続されている。演算増幅器１１２０の出力端子１１２
３は整合トランジスタ１１３０のゲート端子１１３２に
接続されている。演算増幅器１１２０の負の端子１１２
１は、整合トランジスタ１１３０のドレイン端子１１３
１に接続されている。ドレイン端子１１３１は、入力端
子８７１に接続され、整合トランジスタ１１３０のソー
ス端子１１３３は、接地されているため、入力端子８７
１上のチューニング電流Ｉｔｕｎｅは、整合トランジス
タ１１３０を通過させられる。演算増幅器１１２０の出
力端子１１２３から、整合トランジスタ１１３０のゲー
ト端子１１３２、整合トランジスタ１１３０のドレイン
端子１１３１を経て、演算増幅器１１２０の負の入力端
子１１２１に至るフィードバック経路が形成される。こ
のフィードバック経路により、演算増幅器１１２０は、
演算増幅器１１２０の負の入力端子１１２１における電
圧を、トランジスタ１１１０のエミッタ端子１１１３に
おける電圧に等しい演算増幅器１１２０の正の入力端子
１１２２の電圧に等しくさせる。上述したように、エミ
ッタ端子１１１３における電圧はテールトランジスタ９
８０のドレイン端子における電圧に等しい。したがっ
て、整合トランジスタ１１３０とテールトランジスタ９
８０のドレインソース電圧ＶＤＳは、等しい。チューニ
ング電流Ｉｔｕｎｅは整合トランジスタ１１３０を通過
させられるため、整合トランジスタ１１３０のゲート端
子１１３２における電圧はチューニング電流Ｉｔｕｎｅ
が整合トランジスタ１１３０を通過して流れることを可
能とする適正なＶＧＳである。ゲート端子１１３２は、
テールトランジスタ９８０のゲート端子に接続されてい
るので、テールバイアス電流Ｉｔｕｎｅは、チューニン
グ電流Ｉｔｕｎｅに等しい。しかしながら、上述したよ
うに、トランジスタ９６０のα係数は、テールバイアス
電流Ｉｔｕｎｅがチューニング電流Ｉｔｕｎｅをαで除
算した値に整合することを必要とする。さらに、図１２
の態様のフィードバックループは、出力端子８７３のキ
ャパシタンスが大きい場合には不安定となる。ＥＲフィ
ルタ内の多数のテールトランジスタにより、出力端子８
７３は、大きなキャパシタンスを有する。したがって、
図１２の態様は、ＥＲフィルタにはあまり適していな
い。
１３は、演算増幅器１１２０の正の入力端子１１２２に
接続されている。演算増幅器１１２０の出力端子１１２
３は整合トランジスタ１１３０のゲート端子１１３２に
接続されている。演算増幅器１１２０の負の端子１１２
１は、整合トランジスタ１１３０のドレイン端子１１３
１に接続されている。ドレイン端子１１３１は、入力端
子８７１に接続され、整合トランジスタ１１３０のソー
ス端子１１３３は、接地されているため、入力端子８７
１上のチューニング電流Ｉｔｕｎｅは、整合トランジス
タ１１３０を通過させられる。演算増幅器１１２０の出
力端子１１２３から、整合トランジスタ１１３０のゲー
ト端子１１３２、整合トランジスタ１１３０のドレイン
端子１１３１を経て、演算増幅器１１２０の負の入力端
子１１２１に至るフィードバック経路が形成される。こ
のフィードバック経路により、演算増幅器１１２０は、
演算増幅器１１２０の負の入力端子１１２１における電
圧を、トランジスタ１１１０のエミッタ端子１１１３に
おける電圧に等しい演算増幅器１１２０の正の入力端子
１１２２の電圧に等しくさせる。上述したように、エミ
ッタ端子１１１３における電圧はテールトランジスタ９
８０のドレイン端子における電圧に等しい。したがっ
て、整合トランジスタ１１３０とテールトランジスタ９
８０のドレインソース電圧ＶＤＳは、等しい。チューニ
ング電流Ｉｔｕｎｅは整合トランジスタ１１３０を通過
させられるため、整合トランジスタ１１３０のゲート端
子１１３２における電圧はチューニング電流Ｉｔｕｎｅ
が整合トランジスタ１１３０を通過して流れることを可
能とする適正なＶＧＳである。ゲート端子１１３２は、
テールトランジスタ９８０のゲート端子に接続されてい
るので、テールバイアス電流Ｉｔｕｎｅは、チューニン
グ電流Ｉｔｕｎｅに等しい。しかしながら、上述したよ
うに、トランジスタ９６０のα係数は、テールバイアス
電流Ｉｔｕｎｅがチューニング電流Ｉｔｕｎｅをαで除
算した値に整合することを必要とする。さらに、図１２
の態様のフィードバックループは、出力端子８７３のキ
ャパシタンスが大きい場合には不安定となる。ＥＲフィ
ルタ内の多数のテールトランジスタにより、出力端子８
７３は、大きなキャパシタンスを有する。したがって、
図１２の態様は、ＥＲフィルタにはあまり適していな
い。
【０１０９】図１３は、温度／電圧補償回路８７０の新
規な態様を示している。チューニング電流Ｉｔｕｎｅを
もつ入力端子８７１は、第１のカレントミラー１２３０
の第１の電流端子１２３２に接続されている。第１のカ
レントミラー１２３０は、接地された電源端子１２３３
を有している。第１のカレントミラー１２３０は、さら
に、第２のカレントミラー１２４０の第１の電流端子１
２４２に接続された第２の電流端子１２３１を有してい
る。第２のカレントミラー１２４０は、正の電源電圧Ｖ
ｃｃに接続された電源端子１２４３を有している。第２
のカレントミラー１２４０は、さらに、トランジスタ１
２１０のコレクタ端子１２１１に接続された第２の電流
端子１２４１を有している。
規な態様を示している。チューニング電流Ｉｔｕｎｅを
もつ入力端子８７１は、第１のカレントミラー１２３０
の第１の電流端子１２３２に接続されている。第１のカ
レントミラー１２３０は、接地された電源端子１２３３
を有している。第１のカレントミラー１２３０は、さら
に、第２のカレントミラー１２４０の第１の電流端子１
２４２に接続された第２の電流端子１２３１を有してい
る。第２のカレントミラー１２４０は、正の電源電圧Ｖ
ｃｃに接続された電源端子１２４３を有している。第２
のカレントミラー１２４０は、さらに、トランジスタ１
２１０のコレクタ端子１２１１に接続された第２の電流
端子１２４１を有している。
【０１１０】入力端子８７１は、さらに、出力端子８７
３及び整合トランジスタ１２２０のゲート端子１２２２
に接続されている。出力端子８７３は、テールトランジ
スタ９８０のゲート端子に接続されている。トランジス
タ１２２０のソース端子１２２３は接地されているた
め、テールトランジスタ９８０のソース端子は、接地さ
れ、ゲート端子１２２２はテールトランジスタ９８０の
ゲート端子に接続され、整合トランジスタ１２２０及び
テールトランジスタ９８０は、同一のゲートソース電圧
を有する。
３及び整合トランジスタ１２２０のゲート端子１２２２
に接続されている。出力端子８７３は、テールトランジ
スタ９８０のゲート端子に接続されている。トランジス
タ１２２０のソース端子１２２３は接地されているた
め、テールトランジスタ９８０のソース端子は、接地さ
れ、ゲート端子１２２２はテールトランジスタ９８０の
ゲート端子に接続され、整合トランジスタ１２２０及び
テールトランジスタ９８０は、同一のゲートソース電圧
を有する。
【０１１１】入力端子８７２は、トランジスタ１２１０
のベース端子１２１２に接続されているため、共通モー
ド電圧ＶＣＭは、ベース端子１２１２上に加えられる。
トランジスタ１２１０のエミッタ端子１２１３における
電圧は、共通モード電圧ＶＣＭからトランジスタ１２１
０のエミッタ電圧ＶＢＥを減じた電圧に保たれる。図１
２に関して上述したように、整合トランジスタ１２２０
のドレイン端子１２２１に接続されたエミッタ端子１２
１３上に得られる電圧は、整合トランジスタ１２２０の
ドレインソース電圧をテールトランジスタ９８０のドレ
インソース電圧に整合させる。
のベース端子１２１２に接続されているため、共通モー
ド電圧ＶＣＭは、ベース端子１２１２上に加えられる。
トランジスタ１２１０のエミッタ端子１２１３における
電圧は、共通モード電圧ＶＣＭからトランジスタ１２１
０のエミッタ電圧ＶＢＥを減じた電圧に保たれる。図１
２に関して上述したように、整合トランジスタ１２２０
のドレイン端子１２２１に接続されたエミッタ端子１２
１３上に得られる電圧は、整合トランジスタ１２２０の
ドレインソース電圧をテールトランジスタ９８０のドレ
インソース電圧に整合させる。
【０１１２】整合トランジスタ１２２０及びテールトラ
ンジスタ９８０は、同一のゲートソース電圧及びドレイ
ンソース電圧を有しているので、テールバイアス電流Ｉ
ｂｉａｓは、整合トランジスタ１２２０を通過して流れ
る電流に等しい。チューニング電流Ｉｔｕｎｅは、第１
のカレントミラー１２３０の第１の電流端子１２３２に
流れ込むため、チューニング電流Ｉｔｕｎｅは、第１の
カレントミラー１２３０の第２の電流端子１２３１上に
複写される(mirrored)。したがって、チューニング電流
Ｉｔｕｎｅは、第２のカレントミラー１２４０の第１の
電流端子１２４２に流れ込む。その結果、第２のカレン
トミラー１２４０は、第２のカレントミラー１２４０の
第２の電流端子１２４１上にチューニング電流Ｉ
ｔｕｎｅを複写する。したがって、トランジスタ１２１
０のコレクタ電流は、チューニング電流Ｉｔｕｎｅに等
しく、トランジスタ１２１０のエミッタ電流は、チュー
ニング電流Ｉｔｕｎｅをトランジスタ１２１０のαで除
算した値である。したがって、トランジスタ１２２０
（？）を通過して流れる電流は、チューニング電流Ｉ
ｔｕｎｅをトランジスタ１２２０のαで除算した値であ
る。テールバイアス電流Ｉｂｉａｓは、整合トランジス
タ１２２０を通過して流れる電流に等しくさせられるた
め、テールバイアス電流Ｉｂｉａｓは、チューニング電
流Ｉｔｕｎｅをトランジスタ１２２０のαで除算した値
に等しい。トランジスタ１２２０をトランジスタ９６０
に整合させることによって、ＥＲフィルタのカットオフ
周波数を正確に調整するようにα係数が相殺される。さ
らに、図１３の態様は、実際には、出力端子８７３のキ
ャパシタンスを増加させることにより、安定化される。
ンジスタ９８０は、同一のゲートソース電圧及びドレイ
ンソース電圧を有しているので、テールバイアス電流Ｉ
ｂｉａｓは、整合トランジスタ１２２０を通過して流れ
る電流に等しい。チューニング電流Ｉｔｕｎｅは、第１
のカレントミラー１２３０の第１の電流端子１２３２に
流れ込むため、チューニング電流Ｉｔｕｎｅは、第１の
カレントミラー１２３０の第２の電流端子１２３１上に
複写される(mirrored)。したがって、チューニング電流
Ｉｔｕｎｅは、第２のカレントミラー１２４０の第１の
電流端子１２４２に流れ込む。その結果、第２のカレン
トミラー１２４０は、第２のカレントミラー１２４０の
第２の電流端子１２４１上にチューニング電流Ｉ
ｔｕｎｅを複写する。したがって、トランジスタ１２１
０のコレクタ電流は、チューニング電流Ｉｔｕｎｅに等
しく、トランジスタ１２１０のエミッタ電流は、チュー
ニング電流Ｉｔｕｎｅをトランジスタ１２１０のαで除
算した値である。したがって、トランジスタ１２２０
（？）を通過して流れる電流は、チューニング電流Ｉ
ｔｕｎｅをトランジスタ１２２０のαで除算した値であ
る。テールバイアス電流Ｉｂｉａｓは、整合トランジス
タ１２２０を通過して流れる電流に等しくさせられるた
め、テールバイアス電流Ｉｂｉａｓは、チューニング電
流Ｉｔｕｎｅをトランジスタ１２２０のαで除算した値
に等しい。トランジスタ１２２０をトランジスタ９６０
に整合させることによって、ＥＲフィルタのカットオフ
周波数を正確に調整するようにα係数が相殺される。さ
らに、図１３の態様は、実際には、出力端子８７３のキ
ャパシタンスを増加させることにより、安定化される。
【０１１３】第１のカレントミラー１２３０及び第２の
カレントミラー１２４０の具体的な実現形態は、第１の
電流端子及び第２の電流端子上に整合電流が得られるも
のであれば、特に重要ではない。図１４は、カレントミ
ラーをトランジスタレベルで実現した温度／電圧補償回
路８７０の１態様を示している。特に第１のカレントミ
ラー１２３０は、ＮＭＯＳトランジスタ１３３０とＮＭ
ＯＳトランジスタ１３４０から構成される。ＮＭＯＳト
ランジスタ１３３０のゲート端子１３３２は、ＮＭＯＳ
トランジスタ１３４０のゲート端子１３４２に接続され
ている。ＮＭＯＳトランジスタ１３３０のドレイン端子
１３３１は、トランジスタ１３３０のゲート端子１３３
２と第２の電流入力端子１２３１に接続されている。Ｎ
ＭＯＳトランジスタ１３４０のドレイン端子１３４１
は、第１の電流端子１２３２に接続されている。ＮＭＯ
Ｓトランジスタ１３３０のソース端子１３３３及びＮＭ
ＯＳトランジスタ１３４０のソース端子１３４３は、接
地されている電源端子１２３３に接続されている。
カレントミラー１２４０の具体的な実現形態は、第１の
電流端子及び第２の電流端子上に整合電流が得られるも
のであれば、特に重要ではない。図１４は、カレントミ
ラーをトランジスタレベルで実現した温度／電圧補償回
路８７０の１態様を示している。特に第１のカレントミ
ラー１２３０は、ＮＭＯＳトランジスタ１３３０とＮＭ
ＯＳトランジスタ１３４０から構成される。ＮＭＯＳト
ランジスタ１３３０のゲート端子１３３２は、ＮＭＯＳ
トランジスタ１３４０のゲート端子１３４２に接続され
ている。ＮＭＯＳトランジスタ１３３０のドレイン端子
１３３１は、トランジスタ１３３０のゲート端子１３３
２と第２の電流入力端子１２３１に接続されている。Ｎ
ＭＯＳトランジスタ１３４０のドレイン端子１３４１
は、第１の電流端子１２３２に接続されている。ＮＭＯ
Ｓトランジスタ１３３０のソース端子１３３３及びＮＭ
ＯＳトランジスタ１３４０のソース端子１３４３は、接
地されている電源端子１２３３に接続されている。
【０１１４】第２のカレントミラー１２４０は、ＰＭＯ
Ｓトランジスタ１３１０とＰＭＯＳトランジスタ１３２
０から構成されている。ＰＭＯＳトランジスタ１３１０
のドレイン端子１３１１及びＰＭＯＳトランジスタ１３
２０のドレイン端子１３２１は、正の電源電圧Ｖｃｃに
接続された電源端子１２４３に接続されている。ＰＭＯ
Ｓトランジスタ１３２０のソース端子１３２３は、第１
の電流端子１２４２に接続されている。ソース端子１３
１３は、第２の電流端子１２４１と、ＰＭＯＳトランジ
スタ１３１０のゲート端子１３１２と、ＰＭＯＳトラン
ジスタ１３２０のゲート端子１３２２に接続されてい
る。
Ｓトランジスタ１３１０とＰＭＯＳトランジスタ１３２
０から構成されている。ＰＭＯＳトランジスタ１３１０
のドレイン端子１３１１及びＰＭＯＳトランジスタ１３
２０のドレイン端子１３２１は、正の電源電圧Ｖｃｃに
接続された電源端子１２４３に接続されている。ＰＭＯ
Ｓトランジスタ１３２０のソース端子１３２３は、第１
の電流端子１２４２に接続されている。ソース端子１３
１３は、第２の電流端子１２４１と、ＰＭＯＳトランジ
スタ１３１０のゲート端子１３１２と、ＰＭＯＳトラン
ジスタ１３２０のゲート端子１３２２に接続されてい
る。
【０１１５】図１５は、温度／電圧補償回路８７０の別
の態様を示し、ここでは、第２のカレントミラー１２４
０−１４はカスコードトランジスタを組み込んで、カレ
ントミラー１２４０−１４内のトランジスタの出力抵抗
を増加させている。カスコードトランジスタにより、第
２のカレントミラー１２４０−１４には、バイアス端子
１２４４及び第２の電源端子１２４５が必要となる。第
２のカレントミラー１２４０−１４の基本的な機能は、
第１の電流端子１２３２上の電流を、第２の電流端子１
２４１の電流に等しくすることである。
の態様を示し、ここでは、第２のカレントミラー１２４
０−１４はカスコードトランジスタを組み込んで、カレ
ントミラー１２４０−１４内のトランジスタの出力抵抗
を増加させている。カスコードトランジスタにより、第
２のカレントミラー１２４０−１４には、バイアス端子
１２４４及び第２の電源端子１２４５が必要となる。第
２のカレントミラー１２４０−１４の基本的な機能は、
第１の電流端子１２３２上の電流を、第２の電流端子１
２４１の電流に等しくすることである。
【０１１６】第２のカレントミラー１２４０−１４にお
いては、第１の電流端子１２４２はカスコードＰＭＯＳ
トランジスタ１４５０のソース端子１４５３に接続され
ている。カスコードＰＭＯＳトランジスタ１４５０のド
レイン端子１４５１は、ＰＭＯＳトランジスタ１４２０
の１４２３に接続されている。ＰＭＯＳトランジスタ１
４２０のドレイン端子１４２１は、正の電源電圧Ｖｃｃ
に接続されている第１の電源端子１２４３に接続されて
いる。第２の電流端子１２４１は、カスコードＰＭＯＳ
トランジスタ１４３０のソース端子１４３３と、ＰＭＯ
Ｓトランジスタ１４１０のゲート端子１４１２と、ＰＭ
ＯＳトランジスタ１４２０のゲート端子１４２２に接続
されている。カスコードＰＭＯＳトランジスタ１４３０
のソース端子１４３１は、ＰＭＯＳトランジスタ１４１
０のソース端子１４１３に接続されている。ＰＭＯＳト
ランジスタ１４１０のドレイン端子１４１１は、電源端
子１２４３に接続されている。バイアス端子１２４４
は、ＮＭＯＳトランジスタ１４６０のゲート端子１４６
２に接続されている。ＮＭＯＳトランジスタ１４６０の
ソース端子１４６３は、接地されている出力端子１２４
５に接続されている。ＮＭＯＳトランジスタ１４６０の
ドレイン端子１４６１は、ＰＭＯＳトランジスタ１４４
０のソース端子１４４３と、ＰＭＯＳトランジスタ１４
４０のゲート端子１４４２と、カスコードＰＭＯＳトラ
ンジスタ１４３０のゲート端子１４３２と、カスコード
ＰＭＯＳトランジスタ１４５０のゲート端子１４５２に
接続されている。ＰＭＯＳトランジスタ１４４０のドレ
イン端子１４４１は、電源端子１２４３に接続されてい
る。
いては、第１の電流端子１２４２はカスコードＰＭＯＳ
トランジスタ１４５０のソース端子１４５３に接続され
ている。カスコードＰＭＯＳトランジスタ１４５０のド
レイン端子１４５１は、ＰＭＯＳトランジスタ１４２０
の１４２３に接続されている。ＰＭＯＳトランジスタ１
４２０のドレイン端子１４２１は、正の電源電圧Ｖｃｃ
に接続されている第１の電源端子１２４３に接続されて
いる。第２の電流端子１２４１は、カスコードＰＭＯＳ
トランジスタ１４３０のソース端子１４３３と、ＰＭＯ
Ｓトランジスタ１４１０のゲート端子１４１２と、ＰＭ
ＯＳトランジスタ１４２０のゲート端子１４２２に接続
されている。カスコードＰＭＯＳトランジスタ１４３０
のソース端子１４３１は、ＰＭＯＳトランジスタ１４１
０のソース端子１４１３に接続されている。ＰＭＯＳト
ランジスタ１４１０のドレイン端子１４１１は、電源端
子１２４３に接続されている。バイアス端子１２４４
は、ＮＭＯＳトランジスタ１４６０のゲート端子１４６
２に接続されている。ＮＭＯＳトランジスタ１４６０の
ソース端子１４６３は、接地されている出力端子１２４
５に接続されている。ＮＭＯＳトランジスタ１４６０の
ドレイン端子１４６１は、ＰＭＯＳトランジスタ１４４
０のソース端子１４４３と、ＰＭＯＳトランジスタ１４
４０のゲート端子１４４２と、カスコードＰＭＯＳトラ
ンジスタ１４３０のゲート端子１４３２と、カスコード
ＰＭＯＳトランジスタ１４５０のゲート端子１４５２に
接続されている。ＰＭＯＳトランジスタ１４４０のドレ
イン端子１４４１は、電源端子１２４３に接続されてい
る。
【０１１７】図１３に関して上述したように、第１の電
流端子１２４２上の電流は、チューニング電流Ｉ
ｔｕｎｅと等しくなければならない。したがって、カス
コードＰＭＯＳトランジスタ１４５０とＰＭＯＳトラン
ジスタ１４２０の双方とも、チューニング電流Ｉ
ｔｕｎｅを駆動するようにバイアスしなければならな
い。さらに、第２の電流端子１２４１上の電流もまた、
チューニング電流Ｉｔｕｎｅに等しくなければならな
い。したがって、カスコードＰＭＯＳトランジスタ１４
３０とＰＭＯＳトランジスタ１４１０の双方とも、チュ
ーニング電流Ｉｔｕｎｅを駆動するようにバイアスしな
ければならない。必要なバイアス印加は、ＮＭＯＳトラ
ンジスタ１４６０及びＰＭＯＳトランジスタ１４４０に
よって達成される。即ち、ＮＭＯＳトランジスタ１４６
０は、整合トランジスタ１２２０に整合するトランジス
タ特性を有している。さらに、ＮＭＯＳトランジスタ１
４６０は、整合トランジスタ１２２０と同じゲートソー
ス電圧を有している。したがって、ＮＭＯＳトランジス
タ１４６０は、ＰＭＯＳトランジスタ１４４０と、カス
コードＰＯＭＳトランジスタ１４３０と、カスコードＰ
ＭＯＳトランジスタ１４５０を活性化するような電荷が
ゲート端子１４４２上にあれば、それを低下させ始め
る。最後に、各種トランジスタを通過する電流は、チュ
ーニング電流Ｉｔｕｎｅ或いはチューニング電流Ｉ
ｔｕｎｅをトランジスタ１２１０のαで除算した値と等
しくなるように、カレントミラーによって等化される。
流端子１２４２上の電流は、チューニング電流Ｉ
ｔｕｎｅと等しくなければならない。したがって、カス
コードＰＭＯＳトランジスタ１４５０とＰＭＯＳトラン
ジスタ１４２０の双方とも、チューニング電流Ｉ
ｔｕｎｅを駆動するようにバイアスしなければならな
い。さらに、第２の電流端子１２４１上の電流もまた、
チューニング電流Ｉｔｕｎｅに等しくなければならな
い。したがって、カスコードＰＭＯＳトランジスタ１４
３０とＰＭＯＳトランジスタ１４１０の双方とも、チュ
ーニング電流Ｉｔｕｎｅを駆動するようにバイアスしな
ければならない。必要なバイアス印加は、ＮＭＯＳトラ
ンジスタ１４６０及びＰＭＯＳトランジスタ１４４０に
よって達成される。即ち、ＮＭＯＳトランジスタ１４６
０は、整合トランジスタ１２２０に整合するトランジス
タ特性を有している。さらに、ＮＭＯＳトランジスタ１
４６０は、整合トランジスタ１２２０と同じゲートソー
ス電圧を有している。したがって、ＮＭＯＳトランジス
タ１４６０は、ＰＭＯＳトランジスタ１４４０と、カス
コードＰＯＭＳトランジスタ１４３０と、カスコードＰ
ＭＯＳトランジスタ１４５０を活性化するような電荷が
ゲート端子１４４２上にあれば、それを低下させ始め
る。最後に、各種トランジスタを通過する電流は、チュ
ーニング電流Ｉｔｕｎｅ或いはチューニング電流Ｉ
ｔｕｎｅをトランジスタ１２１０のαで除算した値と等
しくなるように、カレントミラーによって等化される。
【０１１８】以上本発明の構造及び方法の態様について
説明したが、これらは本発明の原理を示したものであっ
て、発明の範囲を上述した特定の態様に限定するもので
はない。当業者であれば、この開示をから他のフィル
タ、誤差値、部分応答信号、カレントミラー、Ｇｍ増幅
器、ＧｍＣフィルタ、記憶素子、勾配、ハードウェア実
現形態、ファームウェアなどを定義し、本発明の原理に
よる方法、回路、システムを形成するためにこれらの代
替要素を用いることができることはいうまでもない。
説明したが、これらは本発明の原理を示したものであっ
て、発明の範囲を上述した特定の態様に限定するもので
はない。当業者であれば、この開示をから他のフィル
タ、誤差値、部分応答信号、カレントミラー、Ｇｍ増幅
器、ＧｍＣフィルタ、記憶素子、勾配、ハードウェア実
現形態、ファームウェアなどを定義し、本発明の原理に
よる方法、回路、システムを形成するためにこれらの代
替要素を用いることができることはいうまでもない。
【０１１９】
【発明の効果】以上説明したように本発明によれば、記
憶装置の読出しシステムに含まれるＥＲフィルタを正確
で容易に最適化でき、かつ記憶装置の実際の動作中に、
自己適応化できるＥＲフィルタ最適化方法が得られる。
憶装置の読出しシステムに含まれるＥＲフィルタを正確
で容易に最適化でき、かつ記憶装置の実際の動作中に、
自己適応化できるＥＲフィルタ最適化方法が得られる。
【０１２０】更に本発明によれば、記憶装置の読出しシ
ステムに含まれるＥＲフィルタを正確で容易に最適化で
き、かつ記憶装置の実際の動作中に、自己適応化できる
ＥＲフィルタ最適化装置が得られる。
ステムに含まれるＥＲフィルタを正確で容易に最適化で
き、かつ記憶装置の実際の動作中に、自己適応化できる
ＥＲフィルタ最適化装置が得られる。
【０１２１】また本発明によれば、記憶装置の読出しシ
ステムの温度及び電圧供給レベルにおける変動を補償で
きる温度／電圧補償回路が得られる。
ステムの温度及び電圧供給レベルにおける変動を補償で
きる温度／電圧補償回路が得られる。
【図１】一般的な部分応答最尤法（ＰＲＭＬ）読出しシ
ステムのブロック図である。
ステムのブロック図である。
【図２】従来の等化器のブロック図である。
【図３】従来の等化器最適化システムのブロック図であ
る。
る。
【図４】本発明によるＰＲＭＬ読出しシステムの詳細な
ブロック図である。
ブロック図である。
【図５】本発明による初期化モードにおけるＥＲ等化器
最適化システムのブロック図である。
最適化システムのブロック図である。
【図６】Ｚａ及びωｃの関数としての平均二乗誤差値の
等高線図である。
等高線図である。
【図７】本発明によるトラッキングモードにおけるＥＲ
等化器最適化システムのブロック図である。
等化器最適化システムのブロック図である。
【図８】図４及び図５のＥＲフィルタブロック４１０の
詳細なブロック図である。
詳細なブロック図である。
【図９】ＧｍＣフィルタの一部を示す回路図である。
【図１０】Ｇｍブロックの一実施例を示す回路図であ
る。
る。
【図１１】従来の温度／電圧補償回路のトランジスタ回
路図である。
路図である。
【図１２】従来の温度／電圧補償回路のゲート回路図で
ある。
ある。
【図１３】本発明による温度／電圧補償回路の回路図で
ある。
ある。
【図１４】本発明による温度／電圧補償回路のトランジ
スタ回路図である。
スタ回路図である。
【図１５】本発明による温度／電圧補償回路のトランジ
スタ回路図である。
スタ回路図である。
４１０ ＥＲフィルタブロック ４３３ フィルタ最適化ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード エイ コントレラス アメリカ合衆国，カリフォルニア 94043, マウンテン ヴュー，フリン アヴェニュ ー 152
Claims (13)
- 【請求項１】 記憶装置の読出しシステムに含まれる、
極(pole)パラメータ及びゼロを有するＥＲ（等化受信：
equalization and receive）フィルタを最適化するため
の方法において、 前記記憶装置からサンプル値を読み出すステップと、 理想値を決定するステップと、 前記サンプル値と前記理想値との間の誤差値を計算する
ステップと、 前記極パラメータを前記誤差値が最小になるように変更
するステップとを含むことを特徴とするＥＲフィルタ最
適化方法。 - 【請求項２】 前記ＥＲフィルタの前記ゼロを前記誤差
値が最小になるように変更するステップをさらに含むこ
とを特徴とする請求項１に記載のＥＲフィルタ最適化方
法。 - 【請求項３】 前記サンプル値は、ユーザ専用(custome
r)データであることを特徴とする請求項１に記載のＥＲ
フィルタ最適化方法。 - 【請求項４】 前記極パラメータは、前記ＥＲフィルタ
のカットオフ周波数パラメータであることを特徴とする
請求項１に記載のＥＲフィルタ最適化方法。 - 【請求項５】 記憶装置の読出しシステムに含まれる、
極(pole)パラメータ及びゼロを有するＥＲ（等化受信：
equalization and receive）フィルタを最適化するため
の装置において、 前記記憶装置からサンプル値を読み出す手段と、 理想値を決定する手段と、 前記サンプル値と前記理想値との間の誤差値を計算する
手段と、 前記極パラメータを前記誤差値が最小になるように変更
する手段とを含むことを特徴とするＥＲフィルタ最適化
装置。 - 【請求項６】 前記ＥＲフィルタの前記ゼロを前記誤差
値が最小になるように変更する手段をさらに含むことを
特徴とする請求項５に記載のＥＲフィルタ最適化装置。 - 【請求項７】 前記サンプル値は、ユーザ専用(custome
r)データであることを特徴とする請求項５に記載のＥＲ
フィルタ最適化装置。 - 【請求項８】 前記極パラメータは、前記ＥＲフィルタ
のカットオフ周波数パラメータであることを特徴とする
請求項５に記載のＥＲフィルタ最適化装置。 - 【請求項９】 記憶装置の読出しシステムに含まれる、
カットオフ周波数及び複数個のゼロを有するＥＲ（等化
受信：equalization and receive）フィルタを最適化す
るための方法において、 前記カットオフ周波数に対するカットオフ値及び前記複
数個のゼロに対する複数個のフィルタゼロ値を決定する
ステップと、 前記記憶装置から複数個Ｍ個のサンプル値として読み出
すステップと、 前記Ｍ個のサンプル値の各々に関する理想値を決定し、
Ｍ個の理想値を出力するステップと、 前記サンプル値と前記理想値との間の平均二乗誤差値を
計算するステップと、前記カットオフ値と前記フィルタ
ゼロ値の各々とを変更し、前記平均二乗誤差値を最小化
するステップと、 前記カットオフ値をチューニング(tuning)電流に変換す
るステップと、 前記フィルタゼロ値の各々をフィルタゼロ電圧に変換す
るステップと、 前記チューニング電流をバイアス電圧に変換するステッ
プと、 前記バイアス電圧及び前記フィルタゼロ値の各々を前記
ＥＲフィルタに与え、前記ＥＲフィルタの前記カットオ
フ周波数及び前記複数個のゼロを調節するステップとを
含むことを特徴とするＥＲフィルタ最適化方法。 - 【請求項１０】 チューニング(tuning)電流入力端子
と、電圧入力端子と、電圧出力端子とを有する温度／電
圧補償回路において、 前記チューニング電流入力端子に接続される第１の電流
端子と、接地された第１の電源端子と、第２の電流端子
とを有する第１のカレントミラーと、 前記第１のカレントミラーの前記第２の電流端子に接続
された第３の電流端子と、正の供給電圧を印加される第
２の電源端子と、第４の電流端子とを有する第２のカレ
ントミラーと、 前記電圧入力端子と前記第２のカレントミラーの前記第
４の電流端子とに接続された第１の電源端子と、前記チ
ューニング電流入力端子と前記電圧出力端子とに接続さ
れた制御端子と、接地された第２の電源端子とを有する
整合(matching)トランジスタとを備えたことを特徴とす
る温度／電圧補償回路。 - 【請求項１１】 前記電圧入力端子に接続された第２の
制御端子と、前記第２のカレントミラーの前記第４の電
流端子に接続された第３の電源端子と、前記整合トラン
ジスタの前記第１の電源端子に接続された第４の電源端
子とを有する第２のトランジスタをさらに備え、 前記整合トランジスタの前記第１の電源端子は、前記電
圧入力端子と前記第２のカレントミラーの前記第４の電
流端子とに、前記第２のトランジスタを介して接続され
ていることを特徴とする請求項１０に記載の温度／電圧
補償回路。 - 【請求項１２】 前記整合トランジスタは、ＭＯＳＦＥ
Ｔであることを特徴とする請求項１０に記載の温度／電
圧補償回路。 - 【請求項１３】 前記第２のトランジスタは、バイポー
ラトランジスタであることを特徴とする請求項１１に記
載の温度／電圧補償回路。
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1999
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