JP2002314416A - アシンメトリ補正回路およびそれを用いた情報再生装置 - Google Patents
アシンメトリ補正回路およびそれを用いた情報再生装置Info
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Abstract
(57)【要約】
【課題】ＡＤＣの量子化と同時にアシンメトリをキャン
セルでき、かつＡＤＣのダイナミックレンジを有効活用
することが可能なアシンメトリ補正回路およびそれを用
いた情報再生装置を提供する。 【解決手段】入力信号波形の正側ピークの包絡線を検出
する第１の包絡線検出回路６１と、入力信号波形の負側
ピークの包絡線を検出する第２の包絡線検出回路６２
と、正側ピーク電圧と負側ピーク電圧との和電圧を得る
加算回路６３と、和電圧を平滑化する平滑化回路６４
と、平滑化された和電圧に所定のオフセット調整用係数
を乗算する乗算回路６５と、乗算回路６５の出力信号を
受けて、入力信号のアシンメトリによって発生するオフ
セットに応じて、ＡＤＣ７の量子化基準電圧の中央値を
直流的にシフトし、量子化基準電圧の上限値および下限
値をオフセット量に応じた値に制御する量子化基準電圧
制御回路６６とを設ける。
セルでき、かつＡＤＣのダイナミックレンジを有効活用
することが可能なアシンメトリ補正回路およびそれを用
いた情報再生装置を提供する。 【解決手段】入力信号波形の正側ピークの包絡線を検出
する第１の包絡線検出回路６１と、入力信号波形の負側
ピークの包絡線を検出する第２の包絡線検出回路６２
と、正側ピーク電圧と負側ピーク電圧との和電圧を得る
加算回路６３と、和電圧を平滑化する平滑化回路６４
と、平滑化された和電圧に所定のオフセット調整用係数
を乗算する乗算回路６５と、乗算回路６５の出力信号を
受けて、入力信号のアシンメトリによって発生するオフ
セットに応じて、ＡＤＣ７の量子化基準電圧の中央値を
直流的にシフトし、量子化基準電圧の上限値および下限
値をオフセット量に応じた値に制御する量子化基準電圧
制御回路６６とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば光ディス
ク装置等のディジタル記録再生装置において読み出し時
に発生する読み出し波形の上下非対称歪み（アシンメト
リ）を補償するアシンメトリ補正回路およびそれを用い
た記録再生装置に関するものである。
ク装置等のディジタル記録再生装置において読み出し時
に発生する読み出し波形の上下非対称歪み（アシンメト
リ）を補償するアシンメトリ補正回路およびそれを用い
た記録再生装置に関するものである。
【０００２】
【従来の技術】従来、ハードディスク装置（ＨＤＤ）等
においては、磁気抵抗（ＭＲ）型ヘッドに接続されたリ
ードアンプの非線形歪みを補正するため、数々の方法が
検討されているが、大別すると以下の第１〜第３のよう
なものである。
においては、磁気抵抗（ＭＲ）型ヘッドに接続されたリ
ードアンプの非線形歪みを補正するため、数々の方法が
検討されているが、大別すると以下の第１〜第３のよう
なものである。
【０００３】第１は、アナログまたはサンプリングデー
タからアシンメトリ量を検出し、ＭＲ素子のバイアス電
流に帰還することにより読み出し信号の歪みをキャンセ
ルする方法である。
タからアシンメトリ量を検出し、ＭＲ素子のバイアス電
流に帰還することにより読み出し信号の歪みをキャンセ
ルする方法である。
【０００４】第２は、アナログ信号の２次成分を差し引
くことにより補正する方法である。補正量は歪み量を検
出し、負帰還ループを構成することにより調整する。
くことにより補正する方法である。補正量は歪み量を検
出し、負帰還ループを構成することにより調整する。
【０００５】第３は、サンプリングデータの歪みを検出
し、ディジタル演算によリキャンセルする方法である。
この場合、補正量検出回路と負帰還ループが必要であ
る。
し、ディジタル演算によリキャンセルする方法である。
この場合、補正量検出回路と負帰還ループが必要であ
る。
【０００６】また、光ディスク装置におけるアシンメト
リの発生は、たとえば記録時のレーザビームスプリッタ
の光パワーのバラツキによって、光ディスクの表面に記
録される光ピットの長さと幅が基準値よりずれてしまう
ことに起因する。また、１枚の光ディスクに異なる複数
の記録装置によって信号が記録された場合、各々の記録
装置の性能にバラツキに基づいて同じデータに対して光
ディスクに記録されたピットの寸法が変化するので、こ
れを連続して再生する場合、再生信号の振幅が変動し、
再生信号のアシンメトリが発生する。
リの発生は、たとえば記録時のレーザビームスプリッタ
の光パワーのバラツキによって、光ディスクの表面に記
録される光ピットの長さと幅が基準値よりずれてしまう
ことに起因する。また、１枚の光ディスクに異なる複数
の記録装置によって信号が記録された場合、各々の記録
装置の性能にバラツキに基づいて同じデータに対して光
ディスクに記録されたピットの寸法が変化するので、こ
れを連続して再生する場合、再生信号の振幅が変動し、
再生信号のアシンメトリが発生する。
【０００７】このように、光ディスクの場合には、非線
形歪みは書き込みパワーの変動により発生することや、
メディアが取り替え可能なため、同一ディスク上でも歪
み量がセクター（セグメント）によって変動し、これら
をＶＦＯ（トレーニングパターン）の期間内で短時間に
吸収することが必要となる。
形歪みは書き込みパワーの変動により発生することや、
メディアが取り替え可能なため、同一ディスク上でも歪
み量がセクター（セグメント）によって変動し、これら
をＶＦＯ（トレーニングパターン）の期間内で短時間に
吸収することが必要となる。
【０００８】
【発明が解決しようとする課題】ところで、光ディスク
装置におけるアシンメトリを補正するために、上述した
第１〜第３の方法を採用することは、以下の理由により
好ましくない。
装置におけるアシンメトリを補正するために、上述した
第１〜第３の方法を採用することは、以下の理由により
好ましくない。
【０００９】すなわち、第１の方法は、ＭＲリードアン
プに固有のものであり、光ディスクのように歪みの発生
要因が異なる場合には使用することができない。
プに固有のものであり、光ディスクのように歪みの発生
要因が異なる場合には使用することができない。
【００１０】第２の方法では、信号補正のための回路を
通す必要があり、この補正回路により歪み、ノイズが付
加されてしまう可能性がある。２次歪み補正のための方
法としては、たとえば特開平９−１３４５０１号公報
に、信号の２乗成分をもとの信号から差し引く方法が開
示されている。しかしながら、この方法では、３次歪み
が悪化することが知られている。また、回路の動作によ
り出力信号のＤＣ（直流）オフセットが変動してしまう
ため、高速動作をさせたい場合には後段のＡＣ（交流）
結合部でのオフセットの吸収時間が問題となる。
通す必要があり、この補正回路により歪み、ノイズが付
加されてしまう可能性がある。２次歪み補正のための方
法としては、たとえば特開平９−１３４５０１号公報
に、信号の２乗成分をもとの信号から差し引く方法が開
示されている。しかしながら、この方法では、３次歪み
が悪化することが知られている。また、回路の動作によ
り出力信号のＤＣ（直流）オフセットが変動してしまう
ため、高速動作をさせたい場合には後段のＡＣ（交流）
結合部でのオフセットの吸収時間が問題となる。
【００１１】また、第３の方法のように、量子化後のデ
ィジタル演算により補償量を帰還するには、長いループ
ディレイが発生するためゲインが制限され、短時間で補
償量を制定することができない。また、ディジタル演算
を含む補償方法では、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）が入力信号にロックすることが前提であ
る。したがって、入力信号に大きなアシンメトリあるい
はオフセットが存在する場合には、ＰＬＬがロックでき
ず、ループが破綻してしまう可能性がある。
ィジタル演算により補償量を帰還するには、長いループ
ディレイが発生するためゲインが制限され、短時間で補
償量を制定することができない。また、ディジタル演算
を含む補償方法では、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）が入力信号にロックすることが前提であ
る。したがって、入力信号に大きなアシンメトリあるい
はオフセットが存在する場合には、ＰＬＬがロックでき
ず、ループが破綻してしまう可能性がある。
【００１２】その他の方法として、特開平８−８３４０
３号公報に、アナログ−ディジタル変換器（以下、ＡＤ
Ｃという）の量子化基準電圧の中央値ＶＲＣを入力信号
のアシンメトリに合わせて、量子化基準電圧の上限値Ｖ
ＲＴおよび下限値ＶＲＢに対して変化させることによ
り、上側および下側の量子化分解能を変化させ、入力信
号の上下非対称をキャンセルする方法が提案されてい
る。
３号公報に、アナログ−ディジタル変換器（以下、ＡＤ
Ｃという）の量子化基準電圧の中央値ＶＲＣを入力信号
のアシンメトリに合わせて、量子化基準電圧の上限値Ｖ
ＲＴおよび下限値ＶＲＢに対して変化させることによ
り、上側および下側の量子化分解能を変化させ、入力信
号の上下非対称をキャンセルする方法が提案されてい
る。
【００１３】ところが、ＤＶＲシステムにおいては、上
下それぞれ２値（±１および±２の４値）のデータをも
っており、かつ±１のレベルはアシンメトリによってほ
とんど変化せず、±２のレベルのみ大きく影響されると
いう特徴がある。したがって、上記方法では、量子化基
準電圧の中央値ＶＲＣのみを変化させても効果的にアシ
ンメトリを取り除くことができない。また、アシンメト
リにより信号の最大振幅が大きくなるため、ＡＤＣのダ
イナミックレンジからはみ出してしまうおそれがある。
下それぞれ２値（±１および±２の４値）のデータをも
っており、かつ±１のレベルはアシンメトリによってほ
とんど変化せず、±２のレベルのみ大きく影響されると
いう特徴がある。したがって、上記方法では、量子化基
準電圧の中央値ＶＲＣのみを変化させても効果的にアシ
ンメトリを取り除くことができない。また、アシンメト
リにより信号の最大振幅が大きくなるため、ＡＤＣのダ
イナミックレンジからはみ出してしまうおそれがある。
【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ディジタル記録再生装置の読み
出し時の信号処理において、入力信号をディジタル信号
に変換するためのＡＤＣの量子化基準レベルを入力波形
の上下非対称量（アシンメトリ）に応じて非対称に変化
させることができ、量子化と同時にアシンメトリをキャ
ンセルでき、かつＡＤＣのダイナミックレンジを有効活
用することが可能なアシンメトリ補正回路およびそれを
用いた情報再生装置を提供することにある。
のであり、その目的は、ディジタル記録再生装置の読み
出し時の信号処理において、入力信号をディジタル信号
に変換するためのＡＤＣの量子化基準レベルを入力波形
の上下非対称量（アシンメトリ）に応じて非対称に変化
させることができ、量子化と同時にアシンメトリをキャ
ンセルでき、かつＡＤＣのダイナミックレンジを有効活
用することが可能なアシンメトリ補正回路およびそれを
用いた情報再生装置を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、入力信号波形を量子化基準電圧に基づい
て量子化し、所定ビットのディジタル信号に変換するア
ナログ−ディジタル変換器における入力信号波形の上下
非対称歪みを補正するアシンメトリ補正回路であって、
上記入力信号波形の正側ピークの包絡線を検出する第１
の包絡線検出回路と、上記入力信号波形の負側ピークの
包絡線を検出する第２の包絡線検出回路と、上記第１の
包絡線検出回路による正側ピーク電圧と上記第２の包絡
線検出回路による負側ピーク電圧との和電圧を得る加算
回路と、上記加算回路による和電圧に所定のオフセット
調整用係数を乗算する乗算回路と、上記乗算回路の出力
信号を受けて、入力信号のアシンメトリによって発生す
るオフセットに応じて、上記アナログ−ディジタル変換
器の量子化基準電圧の中央値を直流的にシフトし、か
つ、量子化基準電圧の上限値および下限値をオフセット
量に応じた値に制御する量子化基準電圧制御回路とを有
する。
め、本発明は、入力信号波形を量子化基準電圧に基づい
て量子化し、所定ビットのディジタル信号に変換するア
ナログ−ディジタル変換器における入力信号波形の上下
非対称歪みを補正するアシンメトリ補正回路であって、
上記入力信号波形の正側ピークの包絡線を検出する第１
の包絡線検出回路と、上記入力信号波形の負側ピークの
包絡線を検出する第２の包絡線検出回路と、上記第１の
包絡線検出回路による正側ピーク電圧と上記第２の包絡
線検出回路による負側ピーク電圧との和電圧を得る加算
回路と、上記加算回路による和電圧に所定のオフセット
調整用係数を乗算する乗算回路と、上記乗算回路の出力
信号を受けて、入力信号のアシンメトリによって発生す
るオフセットに応じて、上記アナログ−ディジタル変換
器の量子化基準電圧の中央値を直流的にシフトし、か
つ、量子化基準電圧の上限値および下限値をオフセット
量に応じた値に制御する量子化基準電圧制御回路とを有
する。
【００１６】また、本発明は、入力信号波形を量子化基
準電圧に基づいて量子化し、所定ビットのディジタル信
号に変換するアナログ−ディジタル変換器における入力
信号波形の上下非対称歪みを補正するアシンメトリ補正
回路であって、上記入力信号波形の正側ピークの包絡線
を検出する第１の包絡線検出回路と、上記入力信号波形
の負側ピークの包絡線を検出する第２の包絡線検出回路
と、上記第１の包絡線検出回路による正側ピーク電圧と
上記第２の包絡線検出回路による負側ピーク電圧との和
電圧を得る加算回路と、上記加算回路による和電圧を平
滑化する平滑化回路と、上記平滑化回路により平滑化さ
れた和電圧に所定のオフセット調整用係数を乗算する乗
算回路と、上記乗算回路の出力信号を受けて、入力信号
のアシンメトリによって発生するオフセットに応じて、
上記アナログ−ディジタル変換器の量子化基準電圧の中
央値を直流的にシフトし、かつ、量子化基準電圧の上限
値および下限値をオフセット量に応じた値に制御する量
子化基準電圧制御回路とを有する。
準電圧に基づいて量子化し、所定ビットのディジタル信
号に変換するアナログ−ディジタル変換器における入力
信号波形の上下非対称歪みを補正するアシンメトリ補正
回路であって、上記入力信号波形の正側ピークの包絡線
を検出する第１の包絡線検出回路と、上記入力信号波形
の負側ピークの包絡線を検出する第２の包絡線検出回路
と、上記第１の包絡線検出回路による正側ピーク電圧と
上記第２の包絡線検出回路による負側ピーク電圧との和
電圧を得る加算回路と、上記加算回路による和電圧を平
滑化する平滑化回路と、上記平滑化回路により平滑化さ
れた和電圧に所定のオフセット調整用係数を乗算する乗
算回路と、上記乗算回路の出力信号を受けて、入力信号
のアシンメトリによって発生するオフセットに応じて、
上記アナログ−ディジタル変換器の量子化基準電圧の中
央値を直流的にシフトし、かつ、量子化基準電圧の上限
値および下限値をオフセット量に応じた値に制御する量
子化基準電圧制御回路とを有する。
【００１７】本発明のアシンメトリ補正回路では、上記
アナログ−ディジタル変換器には所定のバイアス電圧が
供給され、上記量子化基準電圧制御回路は、上記アナロ
グ−ディジタル変換器への入力バイアス電圧から上記乗
算回路の出力信号を減算して、上記アナログ−ディジタ
ル変換器の量子化基準電圧の中央値であるゼロ基準電圧
を入力信号のゼロクロス点に一致するように直流的にシ
フトさせる第１の調整回路と、上記乗算回路の出力信号
に、入力信号のオフセット量と非対称歪み量との相関に
従った係数を乗算した第１の調整量に基づいて上記量子
化基準電圧の上限値を調整する第２の調整回路と、上記
乗算回路の出力信号に、入力信号のオフセット量と非対
称歪み量との相関に従った係数を乗算した第２の調整量
に基づいて上記量子化基準電圧の下限値を調整する第３
の調整回路とを含む。
アナログ−ディジタル変換器には所定のバイアス電圧が
供給され、上記量子化基準電圧制御回路は、上記アナロ
グ−ディジタル変換器への入力バイアス電圧から上記乗
算回路の出力信号を減算して、上記アナログ−ディジタ
ル変換器の量子化基準電圧の中央値であるゼロ基準電圧
を入力信号のゼロクロス点に一致するように直流的にシ
フトさせる第１の調整回路と、上記乗算回路の出力信号
に、入力信号のオフセット量と非対称歪み量との相関に
従った係数を乗算した第１の調整量に基づいて上記量子
化基準電圧の上限値を調整する第２の調整回路と、上記
乗算回路の出力信号に、入力信号のオフセット量と非対
称歪み量との相関に従った係数を乗算した第２の調整量
に基づいて上記量子化基準電圧の下限値を調整する第３
の調整回路とを含む。
【００１８】好適には、上記第２の調整回路と第３の調
整回路には、それぞれ独立の係数が与えられる。
整回路には、それぞれ独立の係数が与えられる。
【００１９】また、本発明のアシンメトリ補正回路で
は、上記アナログ−ディジタル変換器によるディジタル
データに基づいて少なくとも所望の期待値に対するオフ
セット誤差を検出し、当該誤差分を相殺するための補正
信号を出力するディジタル処理回路と、上記ディジタル
処理回路による補正信号をアナログ信号として上記乗算
回路に負帰還する負帰還回路とをさらに有する。
は、上記アナログ−ディジタル変換器によるディジタル
データに基づいて少なくとも所望の期待値に対するオフ
セット誤差を検出し、当該誤差分を相殺するための補正
信号を出力するディジタル処理回路と、上記ディジタル
処理回路による補正信号をアナログ信号として上記乗算
回路に負帰還する負帰還回路とをさらに有する。
【００２０】また、本発明のアシンメトリ補正回路で
は、上記入力信号の直流成分を除去し、交流成分を通過
させて上記アナログ−ディジタル変換器、第１の包絡線
検出回路、および第２の包絡線検出回路に入力させる交
流接続手段をさらに有する。
は、上記入力信号の直流成分を除去し、交流成分を通過
させて上記アナログ−ディジタル変換器、第１の包絡線
検出回路、および第２の包絡線検出回路に入力させる交
流接続手段をさらに有する。
【００２１】また、本発明は、光学的に情報が記録され
た光記録媒体から情報をディジタルデータとして再生す
る情報再生装置であって、上記光記録媒体から光学的に
記録情報に応じた信号を読み出す光学的読取手段と、上
記光学的読取手段による読取信号波形を少なくとも上限
値および下限値が所望の値に設定可能な量子化基準電圧
に基づいて量子化し、所定ビットのディジタル信号に変
換するアナログ−ディジタル変換器と、上記読取信号波
形の正側ピークの包絡線を検出する第１の包絡線検出回
路と、上記読取信号波形の負側ピークの包絡線を検出す
る第２の包絡線検出回路と、上記第１の包絡線検出回路
による正側ピーク電圧と上記第２の包絡線検出回路によ
る負側ピーク電圧との和電圧を得る加算回路と、上記加
算回路による和電圧に所定のオフセット調整用係数を乗
算する乗算回路と、上記乗算回路の出力信号を受けて、
読取信号のアシンメトリによって発生するオフセットに
応じて、上記アナログ−ディジタル変換器の量子化基準
電圧の中央値を直流的にシフトし、かつ、量子化基準電
圧の上限値および下限値をオフセット量に応じた値に制
御する量子化基準電圧制御回路とを含み、上記アナログ
−ディジタル変換器における読取信号波形の上下非対称
歪みを補正するアシンメトリ補正回路とを有する。
た光記録媒体から情報をディジタルデータとして再生す
る情報再生装置であって、上記光記録媒体から光学的に
記録情報に応じた信号を読み出す光学的読取手段と、上
記光学的読取手段による読取信号波形を少なくとも上限
値および下限値が所望の値に設定可能な量子化基準電圧
に基づいて量子化し、所定ビットのディジタル信号に変
換するアナログ−ディジタル変換器と、上記読取信号波
形の正側ピークの包絡線を検出する第１の包絡線検出回
路と、上記読取信号波形の負側ピークの包絡線を検出す
る第２の包絡線検出回路と、上記第１の包絡線検出回路
による正側ピーク電圧と上記第２の包絡線検出回路によ
る負側ピーク電圧との和電圧を得る加算回路と、上記加
算回路による和電圧に所定のオフセット調整用係数を乗
算する乗算回路と、上記乗算回路の出力信号を受けて、
読取信号のアシンメトリによって発生するオフセットに
応じて、上記アナログ−ディジタル変換器の量子化基準
電圧の中央値を直流的にシフトし、かつ、量子化基準電
圧の上限値および下限値をオフセット量に応じた値に制
御する量子化基準電圧制御回路とを含み、上記アナログ
−ディジタル変換器における読取信号波形の上下非対称
歪みを補正するアシンメトリ補正回路とを有する。
【００２２】また、本発明は、光学的に情報が記録され
た光記録媒体から情報をディジタルデータとして再生す
る情報再生装置であって、上記光記録媒体から光学的に
記録情報に応じた信号を読み出す光学的読取手段と、上
記光学的読取手段による読取信号波形を少なくとも上限
値および下限値が所望の値に設定可能な量子化基準電圧
に基づいて量子化し、所定ビットのディジタル信号に変
換するアナログ−ディジタル変換器と、上記読取信号波
形の正側ピークの包絡線を検出する第１の包絡線検出回
路と、上記読取信号波形の負側ピークの包絡線を検出す
る第２の包絡線検出回路と、上記第１の包絡線検出回路
による正側ピーク電圧と上記第２の包絡線検出回路によ
る負側ピーク電圧との和電圧を得る加算回路と、上記加
算回路による和電圧を平滑化する平滑化回路と、上記平
滑化回路により平滑化された和電圧に所定のオフセット
調整用係数を乗算する乗算回路と、上記乗算回路の出力
信号を受けて、読取信号のアシンメトリによって発生す
るオフセットに応じて、上記アナログ−ディジタル変換
器の量子化基準電圧の中央値を直流的にシフトし、か
つ、量子化基準電圧の上限値および下限値をオフセット
量に応じた値に制御する量子化基準電圧制御回路とを含
み、上記アナログ−ディジタル変換器における読取信号
波形の上下非対称歪みを補正するアシンメトリ補正回路
とを有する。
た光記録媒体から情報をディジタルデータとして再生す
る情報再生装置であって、上記光記録媒体から光学的に
記録情報に応じた信号を読み出す光学的読取手段と、上
記光学的読取手段による読取信号波形を少なくとも上限
値および下限値が所望の値に設定可能な量子化基準電圧
に基づいて量子化し、所定ビットのディジタル信号に変
換するアナログ−ディジタル変換器と、上記読取信号波
形の正側ピークの包絡線を検出する第１の包絡線検出回
路と、上記読取信号波形の負側ピークの包絡線を検出す
る第２の包絡線検出回路と、上記第１の包絡線検出回路
による正側ピーク電圧と上記第２の包絡線検出回路によ
る負側ピーク電圧との和電圧を得る加算回路と、上記加
算回路による和電圧を平滑化する平滑化回路と、上記平
滑化回路により平滑化された和電圧に所定のオフセット
調整用係数を乗算する乗算回路と、上記乗算回路の出力
信号を受けて、読取信号のアシンメトリによって発生す
るオフセットに応じて、上記アナログ−ディジタル変換
器の量子化基準電圧の中央値を直流的にシフトし、か
つ、量子化基準電圧の上限値および下限値をオフセット
量に応じた値に制御する量子化基準電圧制御回路とを含
み、上記アナログ−ディジタル変換器における読取信号
波形の上下非対称歪みを補正するアシンメトリ補正回路
とを有する。
【００２３】また、本発明の情報再生装置では、上記ア
ナログ−ディジタル変換器には所定のバイアス電圧が供
給され、上記量子化基準電圧制御回路は、上記アナログ
−ディジタル変換器への入力バイアス電圧から上記乗算
回路の出力信号を減算して、上記アナログ−ディジタル
変換器の量子化基準電圧の中央値であるゼロ基準電圧を
読取信号のゼロクロス点に一致するように直流的にシフ
トさせる第１の調整回路と、上記乗算回路の出力信号
に、読取信号のオフセット量と非対称歪み量との相関に
従った係数を乗算した第１の調整量に基づいて上記量子
化基準電圧の上限値を調整する第２の調整回路と、上記
乗算回路の出力信号に、読取信号のオフセット量と非対
称歪み量との相関に従った係数を乗算した第２の調整量
に基づいて上記量子化基準電圧の下限値を調整する第３
の調整回路とを含む。
ナログ−ディジタル変換器には所定のバイアス電圧が供
給され、上記量子化基準電圧制御回路は、上記アナログ
−ディジタル変換器への入力バイアス電圧から上記乗算
回路の出力信号を減算して、上記アナログ−ディジタル
変換器の量子化基準電圧の中央値であるゼロ基準電圧を
読取信号のゼロクロス点に一致するように直流的にシフ
トさせる第１の調整回路と、上記乗算回路の出力信号
に、読取信号のオフセット量と非対称歪み量との相関に
従った係数を乗算した第１の調整量に基づいて上記量子
化基準電圧の上限値を調整する第２の調整回路と、上記
乗算回路の出力信号に、読取信号のオフセット量と非対
称歪み量との相関に従った係数を乗算した第２の調整量
に基づいて上記量子化基準電圧の下限値を調整する第３
の調整回路とを含む。
【００２４】好適には、上記第２の調整回路と第３の調
整回路には、それぞれ独立の係数が与えられる。
整回路には、それぞれ独立の係数が与えられる。
【００２５】また、本発明の情報再生装置では、上記ア
ナログ−ディジタル変換器によるディジタルデータに基
づいて少なくとも所望の期待値に対するオフセット誤差
を検出し、当該誤差分を相殺するための補正信号を出力
するディジタル処理回路と、上記ディジタル処理回路に
よる補正信号をアナログ信号として上記乗算回路に負帰
還する負帰還回路とをさらに有する。
ナログ−ディジタル変換器によるディジタルデータに基
づいて少なくとも所望の期待値に対するオフセット誤差
を検出し、当該誤差分を相殺するための補正信号を出力
するディジタル処理回路と、上記ディジタル処理回路に
よる補正信号をアナログ信号として上記乗算回路に負帰
還する負帰還回路とをさらに有する。
【００２６】また、本発明の情報再生装置では、上記読
取信号の直流成分を除去し、交流成分を通過させて上記
アナログ−ディジタル変換器、第１の包絡線検出回路、
および第２の包絡線検出回路に入力させる交流接続手段
をさらに有する。
取信号の直流成分を除去し、交流成分を通過させて上記
アナログ−ディジタル変換器、第１の包絡線検出回路、
および第２の包絡線検出回路に入力させる交流接続手段
をさらに有する。
【００２７】また、本発明の情報再生装置では、上記読
取信号に対して所定の等化処理を行う等化回路と、上記
等化回路から出力された読取信号の直流成分を除去し、
交流成分を通過させて上記アナログ−ディジタル変換
器、第１の包絡線検出回路、および第２の包絡線検出回
路に入力させる交流接続手段をさらに有する。
取信号に対して所定の等化処理を行う等化回路と、上記
等化回路から出力された読取信号の直流成分を除去し、
交流成分を通過させて上記アナログ−ディジタル変換
器、第１の包絡線検出回路、および第２の包絡線検出回
路に入力させる交流接続手段をさらに有する。
【００２８】本発明によれば、たとえば光学的読取手段
により読み出された読出信号がＡＣ接続手段によりＤＣ
成分が除去されて、アシンメトリ補正回路およびＡＤＣ
に供給される。アシンメトリ補正回路に供給された読取
信号は第１の包絡線検出回路および第２の包絡線検出回
路に入力される。第１の包絡線検出回路では、ＤＣ成分
が除去された読取信号波形の正側ピークの包絡線が検出
され、加算回路に出力される。第２の包絡線検出回路で
は、ＤＣ成分が除去された読取信号波形の負側ピークの
包絡線が検出され、加算回路に出力される。加算回路で
は、第１の包絡線検出回路による正側ピーク電圧と第２
の包絡線検出回路による負側ピーク電圧との和電圧が生
成され、平滑化回路に出力される。そして、平滑化回路
において、加算回路による和電圧が平滑化されとして乗
算回路に出力される。
により読み出された読出信号がＡＣ接続手段によりＤＣ
成分が除去されて、アシンメトリ補正回路およびＡＤＣ
に供給される。アシンメトリ補正回路に供給された読取
信号は第１の包絡線検出回路および第２の包絡線検出回
路に入力される。第１の包絡線検出回路では、ＤＣ成分
が除去された読取信号波形の正側ピークの包絡線が検出
され、加算回路に出力される。第２の包絡線検出回路で
は、ＤＣ成分が除去された読取信号波形の負側ピークの
包絡線が検出され、加算回路に出力される。加算回路で
は、第１の包絡線検出回路による正側ピーク電圧と第２
の包絡線検出回路による負側ピーク電圧との和電圧が生
成され、平滑化回路に出力される。そして、平滑化回路
において、加算回路による和電圧が平滑化されとして乗
算回路に出力される。
【００２９】ここで、信号の非対称歪みをキャンセル
し、かつたとえばＰＬＬ回路をロック可能にするため、
まず入力信号（読取信号）の本来のゼロクロス点とＡＤ
Ｃのゼロ基準電圧ＶＲＣとを一致させる処理が行われ
る。具体的は、平滑化回路の出力信号に対して乗算回路
により所望の係数が乗算され、量子化基準電圧制御回路
に供給される。係数が乗算された信号が供給された量子
化基準電圧制御回路では、ＡＤＣのバイアス電圧から乗
算回路の出力信号が減算され、ＡＤＣのゼロ基準電圧Ｖ
ＲＣが調整される。たとえばゼロ基準電圧ＶＲＣがＡＤ
Ｃのバイアス電圧Ｖと一致するように帰還が掛けられる
が、第１の調整回路によりオフセットが調整される。
し、かつたとえばＰＬＬ回路をロック可能にするため、
まず入力信号（読取信号）の本来のゼロクロス点とＡＤ
Ｃのゼロ基準電圧ＶＲＣとを一致させる処理が行われ
る。具体的は、平滑化回路の出力信号に対して乗算回路
により所望の係数が乗算され、量子化基準電圧制御回路
に供給される。係数が乗算された信号が供給された量子
化基準電圧制御回路では、ＡＤＣのバイアス電圧から乗
算回路の出力信号が減算され、ＡＤＣのゼロ基準電圧Ｖ
ＲＣが調整される。たとえばゼロ基準電圧ＶＲＣがＡＤ
Ｃのバイアス電圧Ｖと一致するように帰還が掛けられる
が、第１の調整回路によりオフセットが調整される。
【００３０】第２の調整回路では、乗算回路の出力信号
に、読取信号（入力信号）のオフセット量と非対称歪み
量との相関に従った係数ＡＳＹＭＧＴが乗算されて第１
の調整量が生成され、この第１の調整量に基づいて量子
化基準電圧の上限値ＶＲＴが調整されＡＤＣに供給され
る。また、第３の調整回路では、乗算回路の出力信号
に、読取信号（入力信号）のオフセット量と非対称歪み
量との相関に従った係数ＡＳＹＭＧＢが乗算されて第２
の調整量が生成され、この第２の調整量に基づいて量子
化基準電圧の下限値ＶＲＢが調整されＡＤＣに供給され
る。
に、読取信号（入力信号）のオフセット量と非対称歪み
量との相関に従った係数ＡＳＹＭＧＴが乗算されて第１
の調整量が生成され、この第１の調整量に基づいて量子
化基準電圧の上限値ＶＲＴが調整されＡＤＣに供給され
る。また、第３の調整回路では、乗算回路の出力信号
に、読取信号（入力信号）のオフセット量と非対称歪み
量との相関に従った係数ＡＳＹＭＧＢが乗算されて第２
の調整量が生成され、この第２の調整量に基づいて量子
化基準電圧の下限値ＶＲＢが調整されＡＤＣに供給され
る。
【００３１】ＡＤＣにおいては、バイアス電圧を受け、
かつアシンメトリ補正回路の量子化基準電圧生成回路に
より供給される量子化基準電圧に基づいて入力信号が量
子化されて、所定ビットのディジタルデータに変換さ
れ、データ処理回路に出力される。データ処理回路１１
では、ＡＤＣによるディジタルデータに対して、たとえ
ばイコライザにより所定の等化処理が行され、ビタビデ
コーダにより復号化処理が行われる。また、データ処理
回路においては、たとえばＰＬＬ回路が位相ロックした
後に、ディジタルデータに基づいて所望の期待値に対す
るオフセット誤差およびアシンメトリ誤差が検出され、
当該誤差分を相殺するための補正信号が帰還される。こ
れにより、入力信号のオフセットおよびアシンメトリが
高精度に補正される。
かつアシンメトリ補正回路の量子化基準電圧生成回路に
より供給される量子化基準電圧に基づいて入力信号が量
子化されて、所定ビットのディジタルデータに変換さ
れ、データ処理回路に出力される。データ処理回路１１
では、ＡＤＣによるディジタルデータに対して、たとえ
ばイコライザにより所定の等化処理が行され、ビタビデ
コーダにより復号化処理が行われる。また、データ処理
回路においては、たとえばＰＬＬ回路が位相ロックした
後に、ディジタルデータに基づいて所望の期待値に対す
るオフセット誤差およびアシンメトリ誤差が検出され、
当該誤差分を相殺するための補正信号が帰還される。こ
れにより、入力信号のオフセットおよびアシンメトリが
高精度に補正される。
【００３２】このように、再生装置の読み出し時の信号
処理において、入力信号をディジタル信号に変換するた
め、ＡＤＣを使用するが、このＡＤＣの量子化基準レベ
ルを入力波形の上下非対称量（以下、アシンメトリ）に
応じて非対称に変化させることにより、量子化と同時に
アシンメトリをキャンセルし、かつＡＤＣのダイナミッ
クレンジを有効活用することを可能にする。
処理において、入力信号をディジタル信号に変換するた
め、ＡＤＣを使用するが、このＡＤＣの量子化基準レベ
ルを入力波形の上下非対称量（以下、アシンメトリ）に
応じて非対称に変化させることにより、量子化と同時に
アシンメトリをキャンセルし、かつＡＤＣのダイナミッ
クレンジを有効活用することを可能にする。
【００３３】換言すれば、本発明のアシンメトリ補正回
路によれば、補正量をアナログ信号処理によりＡＤＣの
入力アナログ信号から抽出すること、抽出した制御量を
ＡＤＣの量子化基準値にフィードフォワードすることを
特徴とし、これにより補正回路の高速動作を可能にし、
またＰＬＬをロックさせることなくアシンメトリの補正
を可能にする。また、ＡＤＣの量子化基準電圧の上限値
ＶＲＴおよび下限値ＶＲＢをサンプリング後の±１のデ
ータ基準値（たとえばＤＶＲシステムにおいては６ビッ
トＡＤＣの±８ＬＳＢ）に対して各々独立に制御するこ
とにより、ＤＶＲシステムにおけるアシンメトリを効果
的に取り除くことができる。
路によれば、補正量をアナログ信号処理によりＡＤＣの
入力アナログ信号から抽出すること、抽出した制御量を
ＡＤＣの量子化基準値にフィードフォワードすることを
特徴とし、これにより補正回路の高速動作を可能にし、
またＰＬＬをロックさせることなくアシンメトリの補正
を可能にする。また、ＡＤＣの量子化基準電圧の上限値
ＶＲＴおよび下限値ＶＲＢをサンプリング後の±１のデ
ータ基準値（たとえばＤＶＲシステムにおいては６ビッ
トＡＤＣの±８ＬＳＢ）に対して各々独立に制御するこ
とにより、ＤＶＲシステムにおけるアシンメトリを効果
的に取り除くことができる。
【００３４】
【発明の実施の形態】図１は、本発明に係るアシンメト
リ補正回路を採用した記録再生装置としての光ディスク
装置の一実施形態を示すブロック図である。
リ補正回路を採用した記録再生装置としての光ディスク
装置の一実施形態を示すブロック図である。
【００３５】本光ディスク装置は、図１に示すように、
光学的読取手段としての光ピックアップ１、ＲＦアンプ
２、自動利得制御回路（ＡＧＣ）３、イコライザ４、Ａ
Ｃ（交流）接続手段としてのキャパシタ５、アシンメト
リ補正回路６、ＡＤＣ（アナログ−ディジタル変換器）
７、負帰還回路としてのディジタル−アナログ変換器
（以下、ＤＡＣという）８、レジスタ９、ＡＤＣのバイ
アス電圧源１０、データ処理回路１１、およびＰＬＬ回
路１２を主構成要素として有している。また、ＤＫは光
記録媒体である光ディスクを示している。なお、これら
の構成要素のうち、たとえばＡＧＣ３、イコライザ（等
化回路：）４、キャパシタ５、アシンメトリ補正回路
６、ＡＤＣ７、ＤＡＣ８、レジスタ９、およびバイアス
電圧源１０が一つのチップＩＣに集積化されている。
光学的読取手段としての光ピックアップ１、ＲＦアンプ
２、自動利得制御回路（ＡＧＣ）３、イコライザ４、Ａ
Ｃ（交流）接続手段としてのキャパシタ５、アシンメト
リ補正回路６、ＡＤＣ（アナログ−ディジタル変換器）
７、負帰還回路としてのディジタル−アナログ変換器
（以下、ＤＡＣという）８、レジスタ９、ＡＤＣのバイ
アス電圧源１０、データ処理回路１１、およびＰＬＬ回
路１２を主構成要素として有している。また、ＤＫは光
記録媒体である光ディスクを示している。なお、これら
の構成要素のうち、たとえばＡＧＣ３、イコライザ（等
化回路：）４、キャパシタ５、アシンメトリ補正回路
６、ＡＤＣ７、ＤＡＣ８、レジスタ９、およびバイアス
電圧源１０が一つのチップＩＣに集積化されている。
【００３６】光ピックアップ１は、レーザ光を光ディス
クＤＫの所望の位置に照射して記録情報を読み出して電
気信号に変換し、この読出信号Ｓ１をＲＦアンプ２に出
力する。
クＤＫの所望の位置に照射して記録情報を読み出して電
気信号に変換し、この読出信号Ｓ１をＲＦアンプ２に出
力する。
【００３７】ＲＦアンプ２は、光ピックアップ１による
読取信号Ｓ１に対して増幅等の処理を施して読取信号Ｓ
２としてＡＣ結合用のキャパシタＣ１を介してＡＧＣ３
に出力する。
読取信号Ｓ１に対して増幅等の処理を施して読取信号Ｓ
２としてＡＣ結合用のキャパシタＣ１を介してＡＧＣ３
に出力する。
【００３８】ＡＧＣ３は、キャパシタＣ１でＤＣ成分が
除去されＡＣ結合された読取信号Ｓ２を振幅を、たとえ
ばレジスタ９の格納情報に基づいて調整し、読取信号Ｓ
３としてイコライザ４に出力する。
除去されＡＣ結合された読取信号Ｓ２を振幅を、たとえ
ばレジスタ９の格納情報に基づいて調整し、読取信号Ｓ
３としてイコライザ４に出力する。
【００３９】イコライザ４は、読取信号Ｓ３に対して所
定の等化処理を行い、かつ、高域ノイズを除去し、読取
信号Ｓ４として出力する。
定の等化処理を行い、かつ、高域ノイズを除去し、読取
信号Ｓ４として出力する。
【００４０】キャパシタ５は、イコライザ４による読取
信号Ｓ４のＤＣ成分を除去し、ＡＣ成分を読取信号Ｓ５
としてアシンメトリ補正回路６およびＡＤＣ７に供給す
る。
信号Ｓ４のＤＣ成分を除去し、ＡＣ成分を読取信号Ｓ５
としてアシンメトリ補正回路６およびＡＤＣ７に供給す
る。
【００４１】アシンメトリ補正回路６は、読取信号Ｓ５
およびバイアス電圧源１０によるバイアス電圧Ｖ１０を
受けて、読取信号Ｓ５のアシンメトリによって発生する
オフセットに応じて、ＡＤＣ６の量子化基準電圧の中央
値ＶＲＣをＤＣ的にシフトすると共に、この量子化基準
電圧の上限値ＶＲＴおよび下限値ＶＲＣを検出したオフ
セット量に応じて制御することにより、入力信号のアシ
ンメトリを量子化時に補正（補償）する。換言すれば、
アシンメトリ補正回路６は、ＡＤＣ７における入力信号
波形の上下非対称歪みを量子化時に補正する。
およびバイアス電圧源１０によるバイアス電圧Ｖ１０を
受けて、読取信号Ｓ５のアシンメトリによって発生する
オフセットに応じて、ＡＤＣ６の量子化基準電圧の中央
値ＶＲＣをＤＣ的にシフトすると共に、この量子化基準
電圧の上限値ＶＲＴおよび下限値ＶＲＣを検出したオフ
セット量に応じて制御することにより、入力信号のアシ
ンメトリを量子化時に補正（補償）する。換言すれば、
アシンメトリ補正回路６は、ＡＤＣ７における入力信号
波形の上下非対称歪みを量子化時に補正する。
【００４２】図２は、本発明に係るアシンメトリ補正回
路６の具体的な構成例を示す回路図である。なお、この
回路では、読取信号は差動信号であるものとして説明す
る。また、ここでは、ＤＶＲシステムを想定している。
このＤＶＲシステムにおいては、ＡＤＣ７の量子化基準
電圧の中央値ＶＲＣに対して上下それぞれ２値（±１お
よび±２の４値）のデータをもっており、かつ±１のレ
ベルはアシンメトリによってほとんど変化せず、±２の
レベルのみ大きく影響される。
路６の具体的な構成例を示す回路図である。なお、この
回路では、読取信号は差動信号であるものとして説明す
る。また、ここでは、ＤＶＲシステムを想定している。
このＤＶＲシステムにおいては、ＡＤＣ７の量子化基準
電圧の中央値ＶＲＣに対して上下それぞれ２値（±１お
よび±２の４値）のデータをもっており、かつ±１のレ
ベルはアシンメトリによってほとんど変化せず、±２の
レベルのみ大きく影響される。
【００４３】図２に示すように、アシンメトリ補正回路
６は、第１の包絡線検出回路６１、第２の包絡線検出回
路６２、加算回路６３、平滑化回路６４、乗算回路６
５、および量子化基準電圧制御回路６６により構成され
ている。
６は、第１の包絡線検出回路６１、第２の包絡線検出回
路６２、加算回路６３、平滑化回路６４、乗算回路６
５、および量子化基準電圧制御回路６６により構成され
ている。
【００４４】第１の包絡線検出回路６１は、バイアス電
圧源１０によるバイアス電圧を抵抗素子Ｒ１０を介して
受けて、キャパシタ５ａによりＤＣ成分が除去された読
取信号波形（入力信号波形）の正側ピークの包絡線を検
出し、信号Ｓ６１として加算回路６３に出力する。
圧源１０によるバイアス電圧を抵抗素子Ｒ１０を介して
受けて、キャパシタ５ａによりＤＣ成分が除去された読
取信号波形（入力信号波形）の正側ピークの包絡線を検
出し、信号Ｓ６１として加算回路６３に出力する。
【００４５】第２の包絡線検出回路６２は、バイアス電
圧源１０によるバイアス電圧を抵抗素子Ｒ１１を介して
受けて、キャパシタ５ｂによりＤＣ成分が除去された読
取信号波形（入力信号波形）の負側ピークの包絡線を検
出し、信号Ｓ６２として加算回路６３に出力する。
圧源１０によるバイアス電圧を抵抗素子Ｒ１１を介して
受けて、キャパシタ５ｂによりＤＣ成分が除去された読
取信号波形（入力信号波形）の負側ピークの包絡線を検
出し、信号Ｓ６２として加算回路６３に出力する。
【００４６】加算回路６３は、第１の包絡線検出回路６
１による正側ピーク電圧と第２の包絡線検出回路６２に
よる負側ピーク電圧との和電圧（実際には、図２に示す
ように、検出されたピーク電圧の差）を得、信号Ｓ６３
として平滑化回路６４に出力する。
１による正側ピーク電圧と第２の包絡線検出回路６２に
よる負側ピーク電圧との和電圧（実際には、図２に示す
ように、検出されたピーク電圧の差）を得、信号Ｓ６３
として平滑化回路６４に出力する。
【００４７】平滑化回路６４は、加算回路６３による和
電圧Ｓ６３を平滑化し、平滑化した和電圧を信号Ｓ６４
として乗算回路６５に出力する。平滑化回路６４は、た
とえば図２に示すように、抵抗素子Ｒ６４とキャパシタ
Ｃ６４によるローパスフィルタＬＰＦにより構成され、
和電圧に重畳されている高周波成分を除去することによ
り和電圧を平滑化する。なお、ＬＰＦの定数は、アシン
メトリ補正回路を所望のスピードで動作させ得る値に設
定される。
電圧Ｓ６３を平滑化し、平滑化した和電圧を信号Ｓ６４
として乗算回路６５に出力する。平滑化回路６４は、た
とえば図２に示すように、抵抗素子Ｒ６４とキャパシタ
Ｃ６４によるローパスフィルタＬＰＦにより構成され、
和電圧に重畳されている高周波成分を除去することによ
り和電圧を平滑化する。なお、ＬＰＦの定数は、アシン
メトリ補正回路を所望のスピードで動作させ得る値に設
定される。
【００４８】乗算回路６５は、平滑化回路６４により平
滑化された和電圧に所定のオフセット調整用係数ＯＦＳ
ＴＧＡＩＮを乗算し、差動信号Ｓ６５ａおよびＳ６５ｂ
として量子化基準電圧制御回路６６に出力する。乗算回
路６５は、たとえば図２に示すように、ｇｍアンプ６５
１と、ｇｍアンプ６５１の第１出力と電源電圧ＶDDの供
給ラインとの間に接続された抵抗素子Ｒ６５１と、ｇｍ
アンプ６５１の第２出力と電源電圧ＶDDの供給ラインと
の間に接続された抵抗素子Ｒ６５２とにより構成され
る。ｇｍアンプ６５１は、たとえばレジスタ９により供
給されるオフセット調整用係数ＯＦＳＴＧＡＩＮを受け
てその相互コンダクタンスｇｍが調整され、調整値に応
じた相互コンダクタンスｇｍに基づく差動信号Ｓ６５
ａ，Ｓ６５ｂを出力する。オフセット調整用係数ＯＦＳ
ＴＧＡＩＮは、正負のピーク値の差電圧とオフセット量
の関係から最適な値に設定されるが、本実施形態の場
合、たとえば通常０．２〜０．３程度に設定される。こ
の係数ＯＦＳＴＧＡＩＮは、シリアルコントロールレジ
スタあるいは外部端子電圧等により制御可能であり、任
意の値に設定できる。
滑化された和電圧に所定のオフセット調整用係数ＯＦＳ
ＴＧＡＩＮを乗算し、差動信号Ｓ６５ａおよびＳ６５ｂ
として量子化基準電圧制御回路６６に出力する。乗算回
路６５は、たとえば図２に示すように、ｇｍアンプ６５
１と、ｇｍアンプ６５１の第１出力と電源電圧ＶDDの供
給ラインとの間に接続された抵抗素子Ｒ６５１と、ｇｍ
アンプ６５１の第２出力と電源電圧ＶDDの供給ラインと
の間に接続された抵抗素子Ｒ６５２とにより構成され
る。ｇｍアンプ６５１は、たとえばレジスタ９により供
給されるオフセット調整用係数ＯＦＳＴＧＡＩＮを受け
てその相互コンダクタンスｇｍが調整され、調整値に応
じた相互コンダクタンスｇｍに基づく差動信号Ｓ６５
ａ，Ｓ６５ｂを出力する。オフセット調整用係数ＯＦＳ
ＴＧＡＩＮは、正負のピーク値の差電圧とオフセット量
の関係から最適な値に設定されるが、本実施形態の場
合、たとえば通常０．２〜０．３程度に設定される。こ
の係数ＯＦＳＴＧＡＩＮは、シリアルコントロールレジ
スタあるいは外部端子電圧等により制御可能であり、任
意の値に設定できる。
【００４９】また、乗算回路６５の出力差動信号Ｓ６５
ａ，Ｓ６５ｂは、後述するように、負帰還（フィードバ
ック）ｇｍＤＡＣ８により帰還されるアナログ補正信号
により、所望の期待値に対する誤差分を相殺するように
補正される。
ａ，Ｓ６５ｂは、後述するように、負帰還（フィードバ
ック）ｇｍＤＡＣ８により帰還されるアナログ補正信号
により、所望の期待値に対する誤差分を相殺するように
補正される。
【００５０】量子化基準電圧制御回路６６は、バイアス
電圧源１０によるバイアス電圧Ｖ１０、および乗算回路
６５の出力差動信号Ｓ６５ａ，Ｓ６５ｂを受けて、読取
信号（入力信号）のアシンメトリによって発生するオフ
セットに応じて、ＡＤＣ７の量子化基準電圧の中央値Ｖ
ＲＣを直流的にシフトし、かつ、量子化基準電圧の上限
値ＶＲＴおよび下限値ＶＲＢをオフセット量に応じた値
に制御する。
電圧源１０によるバイアス電圧Ｖ１０、および乗算回路
６５の出力差動信号Ｓ６５ａ，Ｓ６５ｂを受けて、読取
信号（入力信号）のアシンメトリによって発生するオフ
セットに応じて、ＡＤＣ７の量子化基準電圧の中央値Ｖ
ＲＣを直流的にシフトし、かつ、量子化基準電圧の上限
値ＶＲＴおよび下限値ＶＲＢをオフセット量に応じた値
に制御する。
【００５１】量子化基準電圧制御回路６６は、たとえば
図２に示すように、第１の調整回路６６１と、第２の調
整回路６６２と、第３の調整回路６６３と、量子化基準
電圧生成回路６６４と、ボルテージフォロワ６６５、６
６６、および６６７により構成されている。
図２に示すように、第１の調整回路６６１と、第２の調
整回路６６２と、第３の調整回路６６３と、量子化基準
電圧生成回路６６４と、ボルテージフォロワ６６５、６
６６、および６６７により構成されている。
【００５２】第１の調整回路６６１は、ＡＤＣ７への入
力バイアス電圧Ｖ１０から乗算回路６５の出力差動信号
Ｓ６５ａ，Ｓ６５ｂを減算して、ＡＤＣ７の量子化基準
電圧の中央値ＶＲＣであるゼロ基準電圧を読取信号（入
力信号）のゼロクロス点に一致するように直流的にシフ
トさせ、かつ、その結果に基づいた量子化基準電圧の上
限値電圧を生成する。
力バイアス電圧Ｖ１０から乗算回路６５の出力差動信号
Ｓ６５ａ，Ｓ６５ｂを減算して、ＡＤＣ７の量子化基準
電圧の中央値ＶＲＣであるゼロ基準電圧を読取信号（入
力信号）のゼロクロス点に一致するように直流的にシフ
トさせ、かつ、その結果に基づいた量子化基準電圧の上
限値電圧を生成する。
【００５３】具体的には、第１の調整回路６６１は、た
とえば図２に示すように、差動入力に乗算回路６５の出
力差動信号Ｓ６５ａ，Ｓ６５ｂが供給され、所定の相互
コンダクタンスｇｍに基づき増幅するｇｍアンプ６６１
１と、非反転入力端子（＋）のｇｍアンプ６６１１の第
１出力が供給されるとともに、抵抗素子Ｒ６６１１を介
してバイアス電圧源１０によるバイアス電圧Ｖ１０が供
給され、反転入力端子（−）にｇｍアンプ６６１１の第
１出力が供給され、かつ、出力が抵抗素子Ｒ６６１２を
介して帰還された演算増幅器６６１２と、非反転入力端
子（＋）に演算増幅器６６１２の出力信号が供給され、
反転入力端子（−）に量子化基準電圧生成回路６６４で
生成される量子化基準電圧の中央値が帰還されて量子化
基準電圧の上限値電圧を生成する演算増幅器６６１３に
より構成されている。
とえば図２に示すように、差動入力に乗算回路６５の出
力差動信号Ｓ６５ａ，Ｓ６５ｂが供給され、所定の相互
コンダクタンスｇｍに基づき増幅するｇｍアンプ６６１
１と、非反転入力端子（＋）のｇｍアンプ６６１１の第
１出力が供給されるとともに、抵抗素子Ｒ６６１１を介
してバイアス電圧源１０によるバイアス電圧Ｖ１０が供
給され、反転入力端子（−）にｇｍアンプ６６１１の第
１出力が供給され、かつ、出力が抵抗素子Ｒ６６１２を
介して帰還された演算増幅器６６１２と、非反転入力端
子（＋）に演算増幅器６６１２の出力信号が供給され、
反転入力端子（−）に量子化基準電圧生成回路６６４で
生成される量子化基準電圧の中央値が帰還されて量子化
基準電圧の上限値電圧を生成する演算増幅器６６１３に
より構成されている。
【００５４】第２の調整回路６６２は、乗算回路６５の
出力差動信号Ｓ６５ａ，Ｓ６５ｂに、読取信号（入力信
号）のオフセット量と非対称歪み量との相関に従った係
数ＡＳＹＭＧＴを乗算した第１の調整量に基づいて量子
化基準電圧の上限値ＶＲＴを調整し、ＡＤＣ７に供給す
る。
出力差動信号Ｓ６５ａ，Ｓ６５ｂに、読取信号（入力信
号）のオフセット量と非対称歪み量との相関に従った係
数ＡＳＹＭＧＴを乗算した第１の調整量に基づいて量子
化基準電圧の上限値ＶＲＴを調整し、ＡＤＣ７に供給す
る。
【００５５】具体的には、第２の調整回路６６２は、た
とえば図２に示すように、差動入力に乗算回路６５の出
力差動信号Ｓ６５ａ，Ｓ６５ｂが供給され、所定の相互
コンダクタンスｇｍが供給される係数ＡＳＹＭＧＴによ
り調整され、調整後の相互コンダクタンスｇｍに基づき
増幅し、差動の第１の調整量信号を出力するｇｍアンプ
６６２１と、非反転入力端子（＋）のｇｍアンプ６６２
１の第１出力が供給されるとともに、抵抗素子Ｒ６６２
１を介して演算増幅器６６１３の出力である量子化基準
電圧の上限値電圧が供給され、反転入力端子（−）に出
力が抵抗素子Ｒ６６１２を介して帰還され、演算増幅器
６６１３の出力である量子化基準電圧の上限値電圧に第
１の調整量信号を加算し、オフセット量に応じて調整し
た量子化基準電圧の上限値ＶＲＴをＡＤＣ７に供給する
演算増幅器６６２２とにより構成されている。
とえば図２に示すように、差動入力に乗算回路６５の出
力差動信号Ｓ６５ａ，Ｓ６５ｂが供給され、所定の相互
コンダクタンスｇｍが供給される係数ＡＳＹＭＧＴによ
り調整され、調整後の相互コンダクタンスｇｍに基づき
増幅し、差動の第１の調整量信号を出力するｇｍアンプ
６６２１と、非反転入力端子（＋）のｇｍアンプ６６２
１の第１出力が供給されるとともに、抵抗素子Ｒ６６２
１を介して演算増幅器６６１３の出力である量子化基準
電圧の上限値電圧が供給され、反転入力端子（−）に出
力が抵抗素子Ｒ６６１２を介して帰還され、演算増幅器
６６１３の出力である量子化基準電圧の上限値電圧に第
１の調整量信号を加算し、オフセット量に応じて調整し
た量子化基準電圧の上限値ＶＲＴをＡＤＣ７に供給する
演算増幅器６６２２とにより構成されている。
【００５６】第３の調整回路６６３は、乗算回路６５の
出力差動信号Ｓ６５ａ，Ｓ６５ｂに、読取信号（入力信
号）のオフセット量と非対称歪み量との相関に従った係
数ＡＳＹＭＧＢを乗算した第２の調整量に基づいて量子
化基準電圧の下限値ＶＲＢを調整し、ＡＤＣ７に供給す
る。
出力差動信号Ｓ６５ａ，Ｓ６５ｂに、読取信号（入力信
号）のオフセット量と非対称歪み量との相関に従った係
数ＡＳＹＭＧＢを乗算した第２の調整量に基づいて量子
化基準電圧の下限値ＶＲＢを調整し、ＡＤＣ７に供給す
る。
【００５７】具体的には、第３の調整回路６６３は、た
とえば図２に示すように、差動入力に乗算回路６５の出
力差動信号Ｓ６５ａ，Ｓ６５ｂが供給され、所定の相互
コンダクタンスｇｍが供給される係数ＡＳＹＭＧＢによ
り調整され、調整後の相互コンダクタンスｇｍに基づき
増幅し、差動の第２の調整量信号を出力するｇｍアンプ
６６３１と、非反転入力端子（＋）にｇｍアンプ６６３
１の第１出力が供給されるとともに、ボルテージフォロ
ワ６６５、抵抗素子Ｒ６６３１を介して量子化基準電圧
生成回路６６４により生成される量子化基準電圧の下限
値電圧が供給され、反転入力端子（−）に出力が抵抗素
子Ｒ６６３２を介して帰還され、量子化基準電圧の下限
値電圧に第２の調整量信号を加算し、オフセット量に応
じて調整した量子化基準電圧の下限値ＶＲＢをＡＤＣ７
に供給する演算増幅器６６３２とにより構成されてい
る。
とえば図２に示すように、差動入力に乗算回路６５の出
力差動信号Ｓ６５ａ，Ｓ６５ｂが供給され、所定の相互
コンダクタンスｇｍが供給される係数ＡＳＹＭＧＢによ
り調整され、調整後の相互コンダクタンスｇｍに基づき
増幅し、差動の第２の調整量信号を出力するｇｍアンプ
６６３１と、非反転入力端子（＋）にｇｍアンプ６６３
１の第１出力が供給されるとともに、ボルテージフォロ
ワ６６５、抵抗素子Ｒ６６３１を介して量子化基準電圧
生成回路６６４により生成される量子化基準電圧の下限
値電圧が供給され、反転入力端子（−）に出力が抵抗素
子Ｒ６６３２を介して帰還され、量子化基準電圧の下限
値電圧に第２の調整量信号を加算し、オフセット量に応
じて調整した量子化基準電圧の下限値ＶＲＢをＡＤＣ７
に供給する演算増幅器６６３２とにより構成されてい
る。
【００５８】上述したように、本実施形態においては、
第２の調整回路６６２と第３の調整回路６６３には、そ
れぞれ独立の係数ＡＳＹＭＧＴとＡＳＹＭＭＧが与えら
れるが、これらの係数ＡＳＹＭＧＴとＡＳＹＭＭＧは、
シリアルコントロールレジスタあるいは外部端子電圧等
により制御可能であり、任意の値に設定できる。
第２の調整回路６６２と第３の調整回路６６３には、そ
れぞれ独立の係数ＡＳＹＭＧＴとＡＳＹＭＭＧが与えら
れるが、これらの係数ＡＳＹＭＧＴとＡＳＹＭＭＧは、
シリアルコントロールレジスタあるいは外部端子電圧等
により制御可能であり、任意の値に設定できる。
【００５９】量子化基準電圧生成回路６６４は、第１の
調整回路６６１の演算増幅器６６１３の出力ラインと基
準電位（接地電位）ＧＮＤとの間に直列に接続された抵
抗素子Ｒ６６４１，Ｒ６６４２，Ｒ６６４３，Ｒ６６４
４、および電流源Ｉ６６４により構成されている。抵抗
素子Ｒ６６４１とＲ６６４４の抵抗値は、抵抗素子Ｒ６
６４２，Ｒ６６４３の抵抗値の３倍の値に設定されてい
る。そして、量子化基準電圧生成回路６６４は、抵抗素
子Ｒ６６４１と抵抗素子Ｒ６６４２との接続点にゼロ基
準電圧に対して＋１相当の基準レベルである中間電圧を
発生し、ボルテージフォロワ６６６に供給する。ボルテ
ージフォロワ６６６は、中間電圧が＋１相当の基準電圧
ＶＲＴＭとしてＡＤＣ７に供給する。また、量子化基準
電圧生成回路６６４は、抵抗素子Ｒ６６４３と抵抗素子
Ｒ６６４４との接続点にゼロ基準電圧に対して−１相当
の基準レベルである中間電圧を発生し、ボルテージフォ
ロワ６６７に供給する。ボルテージフォロワ６６７は、
この中間電圧を−１相当の基準電圧ＶＲＢＭとしてＡＤ
Ｃ７に供給する。また、量子化基準電圧生成回路６６４
は、抵抗素子Ｒ６６４４と電流源Ｉ６６４との接続点に
量子化基準電圧の下限値電圧を発生し、ボルテージフォ
ロワ６６５に供給する。また、量子化基準電圧生成回路
６６４は、抵抗素子Ｒ６６４２と抵抗素子Ｒ６６４３と
の接続点に量子化基準電圧の中央値電圧を発生し、第１
の調整回路６６１の演算増幅器６６１３に供給する。
調整回路６６１の演算増幅器６６１３の出力ラインと基
準電位（接地電位）ＧＮＤとの間に直列に接続された抵
抗素子Ｒ６６４１，Ｒ６６４２，Ｒ６６４３，Ｒ６６４
４、および電流源Ｉ６６４により構成されている。抵抗
素子Ｒ６６４１とＲ６６４４の抵抗値は、抵抗素子Ｒ６
６４２，Ｒ６６４３の抵抗値の３倍の値に設定されてい
る。そして、量子化基準電圧生成回路６６４は、抵抗素
子Ｒ６６４１と抵抗素子Ｒ６６４２との接続点にゼロ基
準電圧に対して＋１相当の基準レベルである中間電圧を
発生し、ボルテージフォロワ６６６に供給する。ボルテ
ージフォロワ６６６は、中間電圧が＋１相当の基準電圧
ＶＲＴＭとしてＡＤＣ７に供給する。また、量子化基準
電圧生成回路６６４は、抵抗素子Ｒ６６４３と抵抗素子
Ｒ６６４４との接続点にゼロ基準電圧に対して−１相当
の基準レベルである中間電圧を発生し、ボルテージフォ
ロワ６６７に供給する。ボルテージフォロワ６６７は、
この中間電圧を−１相当の基準電圧ＶＲＢＭとしてＡＤ
Ｃ７に供給する。また、量子化基準電圧生成回路６６４
は、抵抗素子Ｒ６６４４と電流源Ｉ６６４との接続点に
量子化基準電圧の下限値電圧を発生し、ボルテージフォ
ロワ６６５に供給する。また、量子化基準電圧生成回路
６６４は、抵抗素子Ｒ６６４２と抵抗素子Ｒ６６４３と
の接続点に量子化基準電圧の中央値電圧を発生し、第１
の調整回路６６１の演算増幅器６６１３に供給する。
【００６０】ＡＤＣ７は、バイアス電圧Ｖ１０を抵抗素
子Ｒ１０を介して受け、かつアシンメトリ補正回路の量
子化基準電圧生成回路６６により供給される量子化基準
電圧に基づいて入力信号を量子化し、所定ビット（たと
えば６ビット）のディジタルデータに変換し、データ処
理回路１１に出力する。
子Ｒ１０を介して受け、かつアシンメトリ補正回路の量
子化基準電圧生成回路６６により供給される量子化基準
電圧に基づいて入力信号を量子化し、所定ビット（たと
えば６ビット）のディジタルデータに変換し、データ処
理回路１１に出力する。
【００６１】データ処理回路１１は、ＡＤＣ７によるデ
ィジタルデータに対して、たとえばイコライザにより所
定の等化処理を行って、ビタビデコーダにより復号化処
理を行う。また、データ処理回路１１は、ＰＬＬ回路１
２が位相ロックした後に、ディジタルデータに基づいて
少なくとも所望の期待値に対するオフセット誤差を検出
し、当該誤差分を相殺するための補正信号をＤＡＣ８に
出力する。
ィジタルデータに対して、たとえばイコライザにより所
定の等化処理を行って、ビタビデコーダにより復号化処
理を行う。また、データ処理回路１１は、ＰＬＬ回路１
２が位相ロックした後に、ディジタルデータに基づいて
少なくとも所望の期待値に対するオフセット誤差を検出
し、当該誤差分を相殺するための補正信号をＤＡＣ８に
出力する。
【００６２】ＰＬＬ回路１２は、データ処理回路１１の
イコライザの出力データに同期したクロックＣＬＫを位
相同期ループにより生成し、ＡＤＣ７のサンプリングク
ロックやデータ処理回路１１のイコライザのタイミング
クロックとして供給する。
イコライザの出力データに同期したクロックＣＬＫを位
相同期ループにより生成し、ＡＤＣ７のサンプリングク
ロックやデータ処理回路１１のイコライザのタイミング
クロックとして供給する。
【００６３】次に、上記構成による動作を説明する。
【００６４】まず、光ピックアップ１によりレーザ光が
光ディスクＤＫの所望の位置に照射されて記録情報が読
み出される。この読み出された光信号が電気信号に変換
され、読出信号Ｓ１としてＲＦアンプ２に出力される。
ＲＦアンプ２では、光ピックアップ１による読取信号Ｓ
１に対して増幅等の処理が施され、増幅作用を受けた読
取信号Ｓ２がＡＣ結合用のキャパシタＣ１を介してＡＧ
Ｃ３に入力される。
光ディスクＤＫの所望の位置に照射されて記録情報が読
み出される。この読み出された光信号が電気信号に変換
され、読出信号Ｓ１としてＲＦアンプ２に出力される。
ＲＦアンプ２では、光ピックアップ１による読取信号Ｓ
１に対して増幅等の処理が施され、増幅作用を受けた読
取信号Ｓ２がＡＣ結合用のキャパシタＣ１を介してＡＧ
Ｃ３に入力される。
【００６５】ＡＧＣ３では、キャパシタＣ１でＤＣ成分
が除去されＡＣ結合された読取信号Ｓ２の振幅が調整さ
れ、調整後の信号が読取信号Ｓ３としてイコライザ４に
出力される。イコライザ４においては、読取信号Ｓ３に
対して所定の等化処理が行われ、かつ、高域ノイズが除
去されて、読取信号Ｓ４として出力される。イコライザ
４から出力された読取信号Ｓ４は、キャパシタ５ａ，５
ｂによりＤＣ成分が除去され、ＡＣ成分が読取信号Ｓ５
ａ，５ｂとしてアシンメトリ補正回路６およびＡＤＣ７
に供給される。
が除去されＡＣ結合された読取信号Ｓ２の振幅が調整さ
れ、調整後の信号が読取信号Ｓ３としてイコライザ４に
出力される。イコライザ４においては、読取信号Ｓ３に
対して所定の等化処理が行われ、かつ、高域ノイズが除
去されて、読取信号Ｓ４として出力される。イコライザ
４から出力された読取信号Ｓ４は、キャパシタ５ａ，５
ｂによりＤＣ成分が除去され、ＡＣ成分が読取信号Ｓ５
ａ，５ｂとしてアシンメトリ補正回路６およびＡＤＣ７
に供給される。
【００６６】アシンメトリ補正回路に供給された読取信
号Ｓ５ａは第１の包絡線検出回路６１に入力され、読取
信号Ｓ５ｂは第２の包絡線検出回路６２に入力される。
第１の包絡線検出回路６１では、バイアス電圧源１０に
よるバイアス電圧が抵抗素子Ｒ１０を介して供給され、
キャパシタ５ａによりＤＣ成分が除去された読取信号波
形の正側ピークの包絡線が検出され、信号Ｓ６１として
加算回路６３に出力される。第２の包絡線検出回路６２
では、バイアス電圧源１０によるバイアス電圧を抵抗素
子Ｒ１１を介して供給され、キャパシタ５ｂによりＤＣ
成分が除去された読取信号波形の負側ピークの包絡線が
検出され、信号Ｓ６２として加算回路６３に出力され
る。
号Ｓ５ａは第１の包絡線検出回路６１に入力され、読取
信号Ｓ５ｂは第２の包絡線検出回路６２に入力される。
第１の包絡線検出回路６１では、バイアス電圧源１０に
よるバイアス電圧が抵抗素子Ｒ１０を介して供給され、
キャパシタ５ａによりＤＣ成分が除去された読取信号波
形の正側ピークの包絡線が検出され、信号Ｓ６１として
加算回路６３に出力される。第２の包絡線検出回路６２
では、バイアス電圧源１０によるバイアス電圧を抵抗素
子Ｒ１１を介して供給され、キャパシタ５ｂによりＤＣ
成分が除去された読取信号波形の負側ピークの包絡線が
検出され、信号Ｓ６２として加算回路６３に出力され
る。
【００６７】加算回路６３では、第１の包絡線検出回路
６１による正側ピーク電圧と第２の包絡線検出回路６２
による負側ピーク電圧との和電圧が生成され、信号Ｓ６
３として平滑化回路６４に出力される。そして、平滑化
回路６４において、加算回路６３による和電圧が平滑化
され、信号Ｓ６４として乗算回路６５に出力される。
６１による正側ピーク電圧と第２の包絡線検出回路６２
による負側ピーク電圧との和電圧が生成され、信号Ｓ６
３として平滑化回路６４に出力される。そして、平滑化
回路６４において、加算回路６３による和電圧が平滑化
され、信号Ｓ６４として乗算回路６５に出力される。
【００６８】ここで、信号の非対称歪みをキャンセル
し、かつＰＬＬ回路１２をロック可能にするため、まず
入力信号（読取信号）の本来のゼロクロス点とＡＤＣ７
のゼロ基準電圧ＶＲＣとを一致させる処理が行われる。
具体的は、平滑化回路６５の出力信号Ｓ５４に対して乗
算回路６５により所望の係数ＯＦＳＴＧＡＩＮが乗算さ
れ、その差動信号Ｓ６５ａ、Ｓ６５ｂが量子化基準電圧
制御回路６６に供給される。
し、かつＰＬＬ回路１２をロック可能にするため、まず
入力信号（読取信号）の本来のゼロクロス点とＡＤＣ７
のゼロ基準電圧ＶＲＣとを一致させる処理が行われる。
具体的は、平滑化回路６５の出力信号Ｓ５４に対して乗
算回路６５により所望の係数ＯＦＳＴＧＡＩＮが乗算さ
れ、その差動信号Ｓ６５ａ、Ｓ６５ｂが量子化基準電圧
制御回路６６に供給される。
【００６９】係数ＯＦＳＴＧＡＩＮが乗算された差動信
号Ｓ６５ａ、Ｓ６５ｂが供給された量子化基準電圧制御
回路６６では、ＡＤＣ７のバイアス電圧Ｖ１０から乗算
回路６５の出力信号が減算され、ＡＤＣ７のゼロ基準電
圧ＶＲＣが調整される。図２の構成では、ゼロ基準電圧
ＶＲＣがばＡＤＣ７のバイアス電圧Ｖ１０と一致するよ
うに第１の調整回路６６１の演算増幅器６６１３で帰還
が掛けられているが、ｇｍアンプ６６１１および演算増
幅器６６１２による加算回路によりオフセットが調整さ
れる。第１の調整回路６６１では、演算増幅器６６１３
により量子化基準電圧の上限値電圧が生成され、第２の
調整回路６６２および量子化基準電圧生成回路６６４に
供給される。
号Ｓ６５ａ、Ｓ６５ｂが供給された量子化基準電圧制御
回路６６では、ＡＤＣ７のバイアス電圧Ｖ１０から乗算
回路６５の出力信号が減算され、ＡＤＣ７のゼロ基準電
圧ＶＲＣが調整される。図２の構成では、ゼロ基準電圧
ＶＲＣがばＡＤＣ７のバイアス電圧Ｖ１０と一致するよ
うに第１の調整回路６６１の演算増幅器６６１３で帰還
が掛けられているが、ｇｍアンプ６６１１および演算増
幅器６６１２による加算回路によりオフセットが調整さ
れる。第１の調整回路６６１では、演算増幅器６６１３
により量子化基準電圧の上限値電圧が生成され、第２の
調整回路６６２および量子化基準電圧生成回路６６４に
供給される。
【００７０】量子化基準電圧生成回路６６４では、抵抗
素子Ｒ６６４１と抵抗素子Ｒ６６４２との接続点にゼロ
基準電圧に対して＋１相当の基準レベルである中間電圧
が発生され、この電圧がボルテージフォロワ６６６を介
してＶＲＣシステムの＋１相当の基準電圧ＶＲＴＭとし
てＡＤＣ７に供給される。また、量子化基準電圧生成回
路６６４では、抵抗素子Ｒ６６４３と抵抗素子Ｒ６６４
４との接続点にゼロ基準電圧に対して−１相当の基準レ
ベルである中間電圧が発生され、ボルテージフォロワ６
６７を介して−１相当の基準電圧ＶＲＢＭとしてＡＤＣ
７に供給される。ＤＶＲシステムでは、読出信号の等化
およびサンプリング後に±１、±２の４ちの信号レベル
を持つが、オフセット補正後の信号は、±１のレベルで
はほとんどアシンメトリの影響はない。したがって、基
準電圧ＶＲＴＭとＶＲＴＢは、ゼロ基準電圧に対して固
定である。
素子Ｒ６６４１と抵抗素子Ｒ６６４２との接続点にゼロ
基準電圧に対して＋１相当の基準レベルである中間電圧
が発生され、この電圧がボルテージフォロワ６６６を介
してＶＲＣシステムの＋１相当の基準電圧ＶＲＴＭとし
てＡＤＣ７に供給される。また、量子化基準電圧生成回
路６６４では、抵抗素子Ｒ６６４３と抵抗素子Ｒ６６４
４との接続点にゼロ基準電圧に対して−１相当の基準レ
ベルである中間電圧が発生され、ボルテージフォロワ６
６７を介して−１相当の基準電圧ＶＲＢＭとしてＡＤＣ
７に供給される。ＤＶＲシステムでは、読出信号の等化
およびサンプリング後に±１、±２の４ちの信号レベル
を持つが、オフセット補正後の信号は、±１のレベルで
はほとんどアシンメトリの影響はない。したがって、基
準電圧ＶＲＴＭとＶＲＴＢは、ゼロ基準電圧に対して固
定である。
【００７１】また、量子化基準電圧生成回路６６４は、
抵抗素子Ｒ６６４４と電流源Ｉ６６４との接続点に量子
化基準電圧の下限値電圧が発生され、ボルテージフォロ
ワ６６５を介して第３の調整回路６６３に供給される。
さらに、量子化基準電圧生成回路６６４は、抵抗素子Ｒ
６６４２と抵抗素子Ｒ６６４３との接続点に量子化基準
電圧の中央値電圧が発生され、第１の調整回路６６１の
演算増幅器６６１３に供給される。
抵抗素子Ｒ６６４４と電流源Ｉ６６４との接続点に量子
化基準電圧の下限値電圧が発生され、ボルテージフォロ
ワ６６５を介して第３の調整回路６６３に供給される。
さらに、量子化基準電圧生成回路６６４は、抵抗素子Ｒ
６６４２と抵抗素子Ｒ６６４３との接続点に量子化基準
電圧の中央値電圧が発生され、第１の調整回路６６１の
演算増幅器６６１３に供給される。
【００７２】第２の調整回路６６２では、乗算回路６５
の出力差動信号Ｓ６５ａ，Ｓ６５ｂに、読取信号（入力
信号）のオフセット量と非対称歪み量との相関に従った
係数ＡＳＹＭＧＴが乗算されて第１の調整量が生成さ
れ、この第１の調整量に基づいて量子化基準電圧の上限
値ＶＲＴが調整されＡＤＣ７に供給される。また、第３
の調整回路６６３は、乗算回路６５の出力差動信号Ｓ６
５ａ，Ｓ６５ｂに、読取信号（入力信号）のオフセット
量と非対称歪み量との相関に従った係数ＡＳＹＭＧＢが
乗算されて第２の調整量が生成され、この第２の調整量
に基づいて量子化基準電圧の下限値ＶＲＢが調整されＡ
ＤＣ７に供給される。
の出力差動信号Ｓ６５ａ，Ｓ６５ｂに、読取信号（入力
信号）のオフセット量と非対称歪み量との相関に従った
係数ＡＳＹＭＧＴが乗算されて第１の調整量が生成さ
れ、この第１の調整量に基づいて量子化基準電圧の上限
値ＶＲＴが調整されＡＤＣ７に供給される。また、第３
の調整回路６６３は、乗算回路６５の出力差動信号Ｓ６
５ａ，Ｓ６５ｂに、読取信号（入力信号）のオフセット
量と非対称歪み量との相関に従った係数ＡＳＹＭＧＢが
乗算されて第２の調整量が生成され、この第２の調整量
に基づいて量子化基準電圧の下限値ＶＲＢが調整されＡ
ＤＣ７に供給される。
【００７３】ＡＤＣ７においては、バイアス電圧Ｖ１０
を抵抗素子Ｒ１０を介して受け、かつアシンメトリ補正
回路の量子化基準電圧生成回路６６により供給される量
子化基準電圧に基づいて入力信号が量子化されて、所定
ビット（たとえば６ビット）のディジタルデータに変換
され、データ処理回路１１に出力される。
を抵抗素子Ｒ１０を介して受け、かつアシンメトリ補正
回路の量子化基準電圧生成回路６６により供給される量
子化基準電圧に基づいて入力信号が量子化されて、所定
ビット（たとえば６ビット）のディジタルデータに変換
され、データ処理回路１１に出力される。
【００７４】データ処理回路１１では、ＡＤＣ７による
ディジタルデータに対して、たとえばイコライザにより
所定の等化処理が行され、ビタビデコーダにより復号化
処理が行われる。また、データ処理回路１１において
は、ＰＬＬ回路１２が位相ロックした後に、ディジタル
データに基づいて少なくとも所望の期待値に対するオフ
セット誤差およびアシンメトリ誤差が検出され、当該誤
差分を相殺するための補正信号がＤＡＣ８に出力され
る。
ディジタルデータに対して、たとえばイコライザにより
所定の等化処理が行され、ビタビデコーダにより復号化
処理が行われる。また、データ処理回路１１において
は、ＰＬＬ回路１２が位相ロックした後に、ディジタル
データに基づいて少なくとも所望の期待値に対するオフ
セット誤差およびアシンメトリ誤差が検出され、当該誤
差分を相殺するための補正信号がＤＡＣ８に出力され
る。
【００７５】これにより、乗算回路６５において、誤差
分を相殺する処理が行われ、この差動信号が量子化基準
電圧生成回路６６に供給される。これにより、入力信号
のオフセットおよびアシンメトリが高精度に補正され
る。
分を相殺する処理が行われ、この差動信号が量子化基準
電圧生成回路６６に供給される。これにより、入力信号
のオフセットおよびアシンメトリが高精度に補正され
る。
【００７６】図３は、本発明に係る図２のアシンメトリ
補正回路の主要な観測点の動作波形を示す図である。図
３からわかるように、読取信号Ｓ５ａ，Ｓ５ｂにより検
出したオフセット量により、量子化基準電圧の上限値Ｖ
ＲＴ、正側の中間値ＶＲＴＭ、負側の中間値ＶＲＢＭ、
および下限値ＶＲＢが良好に補正されている。
補正回路の主要な観測点の動作波形を示す図である。図
３からわかるように、読取信号Ｓ５ａ，Ｓ５ｂにより検
出したオフセット量により、量子化基準電圧の上限値Ｖ
ＲＴ、正側の中間値ＶＲＴＭ、負側の中間値ＶＲＢＭ、
および下限値ＶＲＢが良好に補正されている。
【００７７】以上説明したように、本実施形態によれ
ば、入力信号波形の正側ピークの包絡線を検出する第１
の包絡線検出回路６１と、入力信号波形の負側ピークの
包絡線を検出する第２の包絡線検出回路６２と、第１の
包絡線検出回路６１による正側ピーク電圧と第２の包絡
線検出回路６２による負側ピーク電圧との和電圧を得る
加算回路６３と、加算回路６３による和電圧を平滑化す
る平滑化回路６４と、平滑化回路６４により平滑化され
た和電圧に所定のオフセット調整用係数を乗算する乗算
回路６５と、乗算回路６５の出力信号を受けて、入力信
号のアシンメトリによって発生するオフセットに応じ
て、ＡＤＣ７の量子化基準電圧の中央値を直流的にシフ
トし、かつ、量子化基準電圧の上限値および下限値をオ
フセット量に応じた値に制御する量子化基準電圧制御回
路６６とを有するアシンメトリ補正回路を設けたので、
ディジタル記録再生装置の読み出し時の信号処理におい
て、入力信号をディジタル信号に変換するためのＡＤＣ
の量子化基準レベルを入力波形のアシンメトリに応じて
非対称に変化させることができ、量子化と同時にアシン
メトリをキャンセルでき、かつＡＤＣのダイナミックレ
ンジを有効活用することが可能となる利点がある。
ば、入力信号波形の正側ピークの包絡線を検出する第１
の包絡線検出回路６１と、入力信号波形の負側ピークの
包絡線を検出する第２の包絡線検出回路６２と、第１の
包絡線検出回路６１による正側ピーク電圧と第２の包絡
線検出回路６２による負側ピーク電圧との和電圧を得る
加算回路６３と、加算回路６３による和電圧を平滑化す
る平滑化回路６４と、平滑化回路６４により平滑化され
た和電圧に所定のオフセット調整用係数を乗算する乗算
回路６５と、乗算回路６５の出力信号を受けて、入力信
号のアシンメトリによって発生するオフセットに応じ
て、ＡＤＣ７の量子化基準電圧の中央値を直流的にシフ
トし、かつ、量子化基準電圧の上限値および下限値をオ
フセット量に応じた値に制御する量子化基準電圧制御回
路６６とを有するアシンメトリ補正回路を設けたので、
ディジタル記録再生装置の読み出し時の信号処理におい
て、入力信号をディジタル信号に変換するためのＡＤＣ
の量子化基準レベルを入力波形のアシンメトリに応じて
非対称に変化させることができ、量子化と同時にアシン
メトリをキャンセルでき、かつＡＤＣのダイナミックレ
ンジを有効活用することが可能となる利点がある。
【００７８】また、制御点を２点にできるので回路規模
的にも小さくすることができる。また、ＤＶＲシステム
においては、フォーマット上データの先頭部分には２Ｔ
３Ｔ５Ｔのランレングスを含む周期パターンを書き込ん
でおき、この周期パターンにおいてアシンメトリ量を検
出することができる。初期のトレーニング期間におい
て、フイードフォワード動作により量子化データのアシ
ンメトリおよぴオフセットはほぼキャンセルすることが
できるため、ＰＬＬ動作において良好な引き込みが可能
となる。そして、ＰＬＬが位相ロックした後には、後段
のディジタル信号処理により高精度な誤差検出を行い、
フイードバック用のｇｍＤＡＣおよび抵抗により負帰還
を行うことにより、オフセットおよびアシンメトリをさ
ら高精度に補正可能である。また、ＡＤＣ基準電圧の駆
動点は本実施形態のの場合４点であるが、さらに駆動点
を増やすことにより、ＡＤＣの入出力特性を任意に設定
することも可能である。
的にも小さくすることができる。また、ＤＶＲシステム
においては、フォーマット上データの先頭部分には２Ｔ
３Ｔ５Ｔのランレングスを含む周期パターンを書き込ん
でおき、この周期パターンにおいてアシンメトリ量を検
出することができる。初期のトレーニング期間におい
て、フイードフォワード動作により量子化データのアシ
ンメトリおよぴオフセットはほぼキャンセルすることが
できるため、ＰＬＬ動作において良好な引き込みが可能
となる。そして、ＰＬＬが位相ロックした後には、後段
のディジタル信号処理により高精度な誤差検出を行い、
フイードバック用のｇｍＤＡＣおよび抵抗により負帰還
を行うことにより、オフセットおよびアシンメトリをさ
ら高精度に補正可能である。また、ＡＤＣ基準電圧の駆
動点は本実施形態のの場合４点であるが、さらに駆動点
を増やすことにより、ＡＤＣの入出力特性を任意に設定
することも可能である。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
アシンメトリ補正が基本的にフイードフォワードによる
補正を行うため、高速動作が可能であり、またディジタ
ル信号処理を必要としないため、ＰＬＬが位相ロックす
る必要がなく、ＰＬＬ動作の影響を受けることがない。
また、ＡＤＣの基準電圧の上限値ＶＲＴおよび下限値を
変化させることにより、ダイナミックレンジを有効活用
できるため、ビット数を節約できること、ＡＤＣにて量
子化時にアシンメトリを補正することにより、後段のデ
ィジタル信号処理に負荷をかける必要がないことによ
り、回路規模および消費電力を節約できる。また、ＤＶ
Ｒシステムで発生する±１のレベルはほとんど変動せ
ず、±２のレベルのみ上下非対称になる、というような
アシンメトリに対しても効果的に補正を行うことができ
る。
アシンメトリ補正が基本的にフイードフォワードによる
補正を行うため、高速動作が可能であり、またディジタ
ル信号処理を必要としないため、ＰＬＬが位相ロックす
る必要がなく、ＰＬＬ動作の影響を受けることがない。
また、ＡＤＣの基準電圧の上限値ＶＲＴおよび下限値を
変化させることにより、ダイナミックレンジを有効活用
できるため、ビット数を節約できること、ＡＤＣにて量
子化時にアシンメトリを補正することにより、後段のデ
ィジタル信号処理に負荷をかける必要がないことによ
り、回路規模および消費電力を節約できる。また、ＤＶ
Ｒシステムで発生する±１のレベルはほとんど変動せ
ず、±２のレベルのみ上下非対称になる、というような
アシンメトリに対しても効果的に補正を行うことができ
る。
【図１】本発明に係るアシンメトリ補正回路を採用した
記録再生装置としての光ディスク装置の一実施形態を示
すブロック図である。
記録再生装置としての光ディスク装置の一実施形態を示
すブロック図である。
【図２】本発明に係るアシンメトリ補正回路の具体的な
構成例を示す回路図である。
構成例を示す回路図である。
【図３】本発明に係る図２のアシンメトリ補正回路の主
要な観測点の動作波形を示す図である。
要な観測点の動作波形を示す図である。
1 …光ピックアップ、２…ＲＦアンプ、３…自動利得制
御回路（ＡＧＣ）、４…イコライザ、５…キャパシタ
（交流接続手段）、６…アシンメトリ回路、６１…第１
の包絡線検出回路、６２…第２の包絡線検出回路、６３
…加算回路、６４…平滑化回路、６５…乗算回路、６６
…量子化基準電圧制御回路、７…アナログ−ディジタル
変換器（ＡＤＣ）、８…ディジタル−アナログ変換器
（ＤＡＣ）、９…レジスタ、１０…バイアス電圧源、１
１…データ処理回路、１２…ＰＬＬ回路、ＤＫ…光ディ
スク。
御回路（ＡＧＣ）、４…イコライザ、５…キャパシタ
（交流接続手段）、６…アシンメトリ回路、６１…第１
の包絡線検出回路、６２…第２の包絡線検出回路、６３
…加算回路、６４…平滑化回路、６５…乗算回路、６６
…量子化基準電圧制御回路、７…アナログ−ディジタル
変換器（ＡＤＣ）、８…ディジタル−アナログ変換器
（ＤＡＣ）、９…レジスタ、１０…バイアス電圧源、１
１…データ処理回路、１２…ＰＬＬ回路、ＤＫ…光ディ
スク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 仙波 公正 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 小林 伸嘉 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5D044 BC04 CC06 EF01 FG01 FG04 FG06 FG07 FG30 5J022 AA01 AB01 BA03 BA08 CB01 CE08 CF02
Claims (26)
- 【請求項１】 入力信号波形を量子化基準電圧に基づい
て量子化し、所定ビットのディジタル信号に変換するア
ナログ−ディジタル変換器における入力信号波形の上下
非対称歪みを補正するアシンメトリ補正回路であって、 上記入力信号波形の正側ピークの包絡線を検出する第１
の包絡線検出回路と、 上記入力信号波形の負側ピークの包絡線を検出する第２
の包絡線検出回路と、 上記第１の包絡線検出回路による正側ピーク電圧と上記
第２の包絡線検出回路による負側ピーク電圧との和電圧
を得る加算回路と、 上記加算回路による和電圧に所定のオフセット調整用係
数を乗算する乗算回路と、上記乗算回路の出力信号を受
けて、入力信号のアシンメトリによって発生するオフセ
ットに応じて、上記アナログ−ディジタル変換器の量子
化基準電圧の中央値を直流的にシフトし、かつ、量子化
基準電圧の上限値および下限値をオフセット量に応じた
値に制御する量子化基準電圧制御回路とを有するアシン
メトリ補正回路。 - 【請求項２】 上記アナログ−ディジタル変換器には所
定のバイアス電圧が供給され、 上記量子化基準電圧制御回路は、上記アナログ−ディジ
タル変換器への入力バイアス電圧から上記乗算回路の出
力信号を減算して、上記アナログ−ディジタル変換器の
量子化基準電圧の中央値であるゼロ基準電圧を入力信号
のゼロクロス点に一致するように直流的にシフトさせる
第１の調整回路と、 上記乗算回路の出力信号に、入力信号のオフセット量と
非対称歪み量との相関に従った係数を乗算した第１の調
整量に基づいて上記量子化基準電圧の上限値を調整する
第２の調整回路と、 上記乗算回路の出力信号に、入力信号のオフセット量と
非対称歪み量との相関に従った係数を乗算した第２の調
整量に基づいて上記量子化基準電圧の下限値を調整する
第３の調整回路とを含む請求項１記載のアシンメトリ補
正回路。 - 【請求項３】 上記第２の調整回路と第３の調整回路に
は、それぞれ独立の係数が与えられる請求項２記載のア
シンメトリ補正回路。 - 【請求項４】 上記アナログ−ディジタル変換器による
ディジタルデータに基づいて少なくとも所望の期待値に
対するオフセット誤差を検出し、当該誤差分を相殺する
ための補正信号を出力するディジタル処理回路と、 上記ディジタル処理回路による補正信号をアナログ信号
として上記乗算回路に負帰還する負帰還回路とをさらに
有する請求項１記載のアシンメトリ補正回路。 - 【請求項５】 上記アナログ−ディジタル変換器による
ディジタルデータに基づいて少なくとも所望の期待値に
対するオフセット誤差を検出し、当該誤差分を相殺する
ための補正信号を出力するディジタル処理回路と、 上記ディジタル処理回路による補正信号をアナログ信号
として上記乗算回路に負帰還する負帰還回路とをさらに
有する請求項２記載のアシンメトリ補正回路。 - 【請求項６】 上記入力信号の直流成分を除去し、交流
成分を通過させて上記アナログ−ディジタル変換器、第
１の包絡線検出回路、および第２の包絡線検出回路に入
力させる交流接続手段をさらに有する請求項１記載のア
シンメトリ補正回路。 - 【請求項７】 入力信号波形を量子化基準電圧に基づい
て量子化し、所定ビットのディジタル信号に変換するア
ナログ−ディジタル変換器における入力信号波形の上下
非対称歪みを補正するアシンメトリ補正回路であって、 上記入力信号波形の正側ピークの包絡線を検出する第１
の包絡線検出回路と、 上記入力信号波形の負側ピークの包絡線を検出する第２
の包絡線検出回路と、 上記第１の包絡線検出回路による正側ピーク電圧と上記
第２の包絡線検出回路による負側ピーク電圧との和電圧
を得る加算回路と、 上記加算回路による和電圧を平滑化する平滑化回路と、 上記平滑化回路により平滑化された和電圧に所定のオフ
セット調整用係数を乗算する乗算回路と、 上記乗算回路の出力信号を受けて、入力信号のアシンメ
トリによって発生するオフセットに応じて、上記アナロ
グ−ディジタル変換器の量子化基準電圧の中央値を直流
的にシフトし、かつ、量子化基準電圧の上限値および下
限値をオフセット量に応じた値に制御する量子化基準電
圧制御回路とを有するアシンメトリ補正回路。 - 【請求項８】 上記アナログ−ディジタル変換器には所
定のバイアス電圧が供給され、 上記量子化基準電圧制御回路は、上記アナログ−ディジ
タル変換器への入力バイアス電圧から上記乗算回路の出
力信号を減算して、上記アナログ−ディジタル変換器の
量子化基準電圧の中央値であるゼロ基準電圧を入力信号
のゼロクロス点に一致するように直流的にシフトさせる
第１の調整回路と、 上記乗算回路の出力信号に、入力信号のオフセット量と
非対称歪み量との相関に従った係数を乗算した第１の調
整量に基づいて上記量子化基準電圧の上限値を調整する
第２の調整回路と、 上記乗算回路の出力信号に、入力信号のオフセット量と
非対称歪み量との相関に従った係数を乗算した第２の調
整量に基づいて上記量子化基準電圧の下限値を調整する
第３の調整回路とを含む請求項７記載のアシンメトリ補
正回路。 - 【請求項９】 上記第２の調整回路と第３の調整回路に
は、それぞれ独立の係数が与えられる請求項８記載のア
シンメトリ補正回路。 - 【請求項１０】 上記アナログ−ディジタル変換器によ
るディジタルデータに基づいて少なくとも所望の期待値
に対するオフセット誤差を検出し、当該誤差分を相殺す
るための補正信号を出力するディジタル処理回路と、 上記ディジタル処理回路による補正信号をアナログ信号
として上記乗算回路に負帰還する負帰還回路とをさらに
有する請求項７記載のアシンメトリ補正回路。 - 【請求項１１】 上記アナログ−ディジタル変換器によ
るディジタルデータに基づいて少なくとも所望の期待値
に対するオフセット誤差を検出し、当該誤差分を相殺す
るための補正信号を出力するディジタル処理回路と、 上記ディジタル処理回路による補正信号をアナログ信号
として上記乗算回路に負帰還する負帰還回路とをさらに
有する請求項８記載のアシンメトリ補正回路。 - 【請求項１２】 上記入力信号の直流成分を除去し、交
流成分を通過させて上記アナログ−ディジタル変換器、
第１の包絡線検出回路、および第２の包絡線検出回路に
入力させる交流接続手段をさらに有する請求項７記載の
アシンメトリ補正回路。 - 【請求項１３】 光学的に情報が記録された光記録媒体
から情報をディジタルデータとして再生する情報再生装
置であって、 上記光記録媒体から光学的に記録情報に応じた信号を読
み出す光学的読取手段と、 上記光学的読取手段による読取信号波形を少なくとも上
限値および下限値が所望の値に設定可能な量子化基準電
圧に基づいて量子化し、所定ビットのディジタル信号に
変換するアナログ−ディジタル変換器と、 上記読取信号波形の正側ピークの包絡線を検出する第１
の包絡線検出回路と、上記読取信号波形の負側ピークの
包絡線を検出する第２の包絡線検出回路と、上記第１の
包絡線検出回路による正側ピーク電圧と上記第２の包絡
線検出回路による負側ピーク電圧との和電圧を得る加算
回路と、上記加算回路による和電圧に所定のオフセット
調整用係数を乗算する乗算回路と、上記乗算回路の出力
信号を受けて、読取信号のアシンメトリによって発生す
るオフセットに応じて、上記アナログ−ディジタル変換
器の量子化基準電圧の中央値を直流的にシフトし、か
つ、量子化基準電圧の上限値および下限値をオフセット
量に応じた値に制御する量子化基準電圧制御回路とを含
み、上記アナログ−ディジタル変換器における読取信号
波形の上下非対称歪みを補正するアシンメトリ補正回路
とを有する情報再生装置。 - 【請求項１４】 上記アナログ−ディジタル変換器には
所定のバイアス電圧が供給され、 上記量子化基準電圧制御回路は、上記アナログ−ディジ
タル変換器への入力バイアス電圧から上記乗算回路の出
力信号を減算して、上記アナログ−ディジタル変換器の
量子化基準電圧の中央値であるゼロ基準電圧を読取信号
のゼロクロス点に一致するように直流的にシフトさせる
第１の調整回路と、 上記乗算回路の出力信号に、読取信号のオフセット量と
非対称歪み量との相関に従った係数を乗算した第１の調
整量に基づいて上記量子化基準電圧の上限値を調整する
第２の調整回路と、 上記乗算回路の出力信号に、読取信号のオフセット量と
非対称歪み量との相関に従った係数を乗算した第２の調
整量に基づいて上記量子化基準電圧の下限値を調整する
第３の調整回路とを含む請求項１３記載の情報再生装
置。 - 【請求項１５】 上記第２の調整回路と第３の調整回路
には、それぞれ独立の係数が与えられる請求項１４記載
の情報再生装置。 - 【請求項１６】 上記アナログ−ディジタル変換器によ
るディジタルデータに基づいて少なくとも所望の期待値
に対するオフセット誤差を検出し、当該誤差分を相殺す
るための補正信号を出力するディジタル処理回路と、 上記ディジタル処理回路による補正信号をアナログ信号
として上記乗算回路に負帰還する負帰還回路とをさらに
有する請求項１３記載の情報再生装置。 - 【請求項１７】 上記アナログ−ディジタル変換器によ
るディジタルデータに基づいて少なくとも所望の期待値
に対するオフセット誤差を検出し、当該誤差分を相殺す
るための補正信号を出力するディジタル処理回路と、 上記ディジタル処理回路による補正信号をアナログ信号
として上記乗算回路に負帰還する負帰還回路とをさらに
有する請求項１４記載の情報再生装置。 - 【請求項１８】 上記読取信号の直流成分を除去し、交
流成分を通過させて上記アナログ−ディジタル変換器、
第１の包絡線検出回路、および第２の包絡線検出回路に
入力させる交流接続手段をさらに有する請求項１３記載
の情報再生装置。 - 【請求項１９】 上記読取信号に対して所定の等化処理
を行う等化回路と、上記等化回路から出力された読取信
号の直流成分を除去し、交流成分を通過させて上記アナ
ログ−ディジタル変換器、第１の包絡線検出回路、およ
び第２の包絡線検出回路に入力させる交流接続手段をさ
らに有する請求項１３記載の情報再生装置。 - 【請求項２０】 光学的に情報が記録された光記録媒体
から情報をディジタルデータとして再生する情報再生装
置であって、 上記光記録媒体から光学的に記録情報に応じた信号を読
み出す光学的読取手段と、 上記光学的読取手段による読取信号波形を少なくとも上
限値および下限値が所望の値に設定可能な量子化基準電
圧に基づいて量子化し、所定ビットのディジタル信号に
変換するアナログ−ディジタル変換器と、 上記読取信号波形の正側ピークの包絡線を検出する第１
の包絡線検出回路と、上記読取信号波形の負側ピークの
包絡線を検出する第２の包絡線検出回路と、上記第１の
包絡線検出回路による正側ピーク電圧と上記第２の包絡
線検出回路による負側ピーク電圧との和電圧を得る加算
回路と、上記加算回路による和電圧を平滑化する平滑化
回路と、上記平滑化回路により平滑化された和電圧に所
定のオフセット調整用係数を乗算する乗算回路と、上記
乗算回路の出力信号を受けて、読取信号のアシンメトリ
によって発生するオフセットに応じて、上記アナログ−
ディジタル変換器の量子化基準電圧の中央値を直流的に
シフトし、かつ、量子化基準電圧の上限値および下限値
をオフセット量に応じた値に制御する量子化基準電圧制
御回路とを含み、上記アナログ−ディジタル変換器にお
ける読取信号波形の上下非対称歪みを補正するアシンメ
トリ補正回路とを有する情報再生装置。 - 【請求項２１】 上記アナログ−ディジタル変換器には
所定のバイアス電圧が供給され、 上記量子化基準電圧制御回路は、上記アナログ−ディジ
タル変換器への入力バイアス電圧から上記乗算回路の出
力信号を減算して、上記アナログ−ディジタル変換器の
量子化基準電圧の中央値であるゼロ基準電圧を読取信号
のゼロクロス点に一致するように直流的にシフトさせる
第１の調整回路と、 上記乗算回路の出力信号に、読取信号のオフセット量と
非対称歪み量との相関に従った係数を乗算した第１の調
整量に基づいて上記量子化基準電圧の上限値を調整する
第２の調整回路と、 上記乗算回路の出力信号に、読取信号のオフセット量と
非対称歪み量との相関に従った係数を乗算した第２の調
整量に基づいて上記量子化基準電圧の下限値を調整する
第３の調整回路とを含む請求項２０記載の情報再生装
置。 - 【請求項２２】 上記第２の調整回路と第３の調整回路
には、それぞれ独立の係数が与えられる請求項２１記載
の情報再生装置。 - 【請求項２３】 上記アナログ−ディジタル変換器によ
るディジタルデータに基づいて少なくとも所望の期待値
に対するオフセット誤差を検出し、当該誤差分を相殺す
るための補正信号を出力するディジタル処理回路と、 上記ディジタル処理回路による補正信号をアナログ信号
として上記乗算回路に負帰還する負帰還回路とをさらに
有する請求項２０記載の情報再生装置。 - 【請求項２４】 上記アナログ−ディジタル変換器によ
るディジタルデータに基づいて少なくとも所望の期待値
に対するオフセット誤差を検出し、当該誤差分を相殺す
るための補正信号を出力するディジタル処理回路と、 上記ディジタル処理回路による補正信号をアナログ信号
として上記乗算回路に負帰還する負帰還回路とをさらに
有する請求項２１記載の情報再生装置。 - 【請求項２５】 上記読取信号の直流成分を除去し、交
流成分を通過させて上記アナログ−ディジタル変換器、
第１の包絡線検出回路、および第２の包絡線検出回路に
入力させる交流接続手段をさらに有する請求項２０記載
の情報再生装置。 - 【請求項２６】 上記読取信号に対して所定の等化処理
を行う等化回路と、 上記等化回路から出力された読取信号の直流成分を除去
し、交流成分を通過させて上記アナログ−ディジタル変
換器、第１の包絡線検出回路、および第２の包絡線検出
回路に入力させる交流接続手段をさらに有する請求項２
１記載の情報再生装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001117967A JP3750555B2 (ja) | 2001-04-17 | 2001-04-17 | アシンメトリ補正回路およびそれを用いた情報再生装置 |
| EP02290947A EP1251507A3 (en) | 2001-04-17 | 2002-04-16 | Asymmetry correcting circuit and information reproducing apparatus using the same |
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|---|---|
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|---|---|
| US (1) | US6693863B2 (ja) |
| EP (1) | EP1251507A3 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009266354A (ja) * | 2008-04-30 | 2009-11-12 | Sony Corp | レベル制御装置および情報記録再生装置 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004061845A1 (ja) * | 2002-12-27 | 2004-07-22 | Matsushita Electric Industrial Co., Ltd. | 信号処理装置及び信号処理方法 |
| DE60307226D1 (de) * | 2003-02-18 | 2006-09-14 | St Microelectronics Srl | Analog-Digital-Wandler mit Korrektur von Verschiebungsfehlern |
| CN100456379C (zh) | 2003-05-27 | 2009-01-28 | 汤姆森特许公司 | 射频信号数字部分响应非对称补偿 |
| US7180693B2 (en) * | 2004-04-14 | 2007-02-20 | Agere Systems Inc. | Method and apparatus for maximum likelihood detection of data employing interpolation with compensation of signal asymmetry |
| US7511910B1 (en) | 2004-10-27 | 2009-03-31 | Marvell International Ltd. | Asymmetry correction in read signal |
| US7298570B1 (en) * | 2004-10-27 | 2007-11-20 | Marvell International Ltd. | Asymmetry correction in read signal |
| KR100675355B1 (ko) * | 2005-02-18 | 2007-01-29 | 삼성전자주식회사 | 소수점 이하의 비대칭 에러를 고려한 비대칭 파형 레벨 보정 방법 및 그 장치 |
| TWI336468B (en) * | 2005-03-02 | 2011-01-21 | Ind Tech Res Inst | Asymmetry compensator for partial response maximum likelihood (prml) decoder |
| US20070121233A1 (en) * | 2005-11-30 | 2007-05-31 | Takao Sugawara | Information recording and reproducing apparatus |
| US7965461B2 (en) * | 2005-11-30 | 2011-06-21 | Samsung Electronics Co., Ltd. | Information reproducing apparatus |
| US7586704B2 (en) * | 2006-02-22 | 2009-09-08 | Agere Systems Inc. | Method and apparatus for improving threshold detection of servo data in the presence of signal asymmetry |
| TW200746119A (en) * | 2006-06-05 | 2007-12-16 | Mediatek Inc | Asymmetry measurement apparatus and method thereof |
| US7724090B2 (en) | 2006-06-05 | 2010-05-25 | Mediatek Inc. | Loop control apparatus and method thereof |
| US7796480B2 (en) | 2006-06-05 | 2010-09-14 | Mediatek Inc. | Apparatus and methods for light spot servo signal detection |
| US7684291B2 (en) | 2006-06-05 | 2010-03-23 | Mediatek Inc. | Method and apparatus for blank detection of an optical disc |
| US7541955B2 (en) * | 2006-09-26 | 2009-06-02 | Teac Corporation | A/D conversion circuit and optical disk drive |
| JP4763570B2 (ja) * | 2006-10-13 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 変調回路 |
| WO2008068852A1 (ja) * | 2006-12-05 | 2008-06-12 | Pioneer Corporation | 情報再生装置及び方法、並びにコンピュータプログラム |
| US7848042B1 (en) * | 2007-02-15 | 2010-12-07 | Link—A—Media Devices Corporation | Decoupling magneto-resistive asymmetry and offset loops |
| US7525471B2 (en) * | 2007-02-28 | 2009-04-28 | Exar Corporation | Wide-input windowed nonlinear analog-to-digital converter for high-frequency digitally controlled SMPS |
| US7643233B2 (en) * | 2007-04-30 | 2010-01-05 | Broadcom Corporation | Disk clock system with up-sampler to generate frequency offset |
| WO2009047852A1 (ja) * | 2007-10-11 | 2009-04-16 | Fujitsu Limited | 受信回路、受信方法、信号伝送システム |
| JP4577435B2 (ja) * | 2008-09-30 | 2010-11-10 | ソニー株式会社 | トラッキングエラー信号検出装置および光ディスク装置 |
| TWI420299B (zh) * | 2011-02-24 | 2013-12-21 | Sunplus Technology Co Ltd | 資料還原方法與裝置 |
| TWI467923B (zh) * | 2012-01-16 | 2015-01-01 | Novatek Microelectronics Corp | 類比到數位轉換電路以及類比到數位轉換方法 |
| CN103248363B (zh) * | 2012-02-03 | 2016-06-08 | 联咏科技股份有限公司 | 模拟到数字转换电路以及模拟到数字转换方法 |
| US8842026B2 (en) * | 2012-12-05 | 2014-09-23 | Infineon Technologies Ag | Symbol decoder, threshold estimation and correlation systems and methods |
| US10230384B2 (en) | 2016-12-09 | 2019-03-12 | Rambus Inc. | Variable resolution digital equalization |
| JP7243485B2 (ja) * | 2019-06-27 | 2023-03-22 | セイコーエプソン株式会社 | 物理量検出回路、物理量センサー、電子機器、移動体及び物理量センサーの故障診断方法 |
| JP2021150675A (ja) * | 2020-03-16 | 2021-09-27 | キオクシア株式会社 | 半導体集積回路及び受信装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0883403A (ja) | 1994-09-12 | 1996-03-26 | Toshiba Corp | データ記録再生装置及びそのデータ再生方法 |
| JPH08255303A (ja) * | 1995-03-20 | 1996-10-01 | Fujitsu Ltd | アナログ信号の波形整形回路 |
| US5744993A (en) | 1995-09-27 | 1998-04-28 | Lucent Technologies, Inc. | Read channel for at least partially offsetting nonlinear signal effects associated with the use of magneto-resistive heads |
| US6104682A (en) * | 1998-07-23 | 2000-08-15 | Matsushita Electric Industrial Co., Ltd. | Disk apparatus having a data reproducing system using a digital PLL |
| US6798725B1 (en) * | 1998-10-27 | 2004-09-28 | Matsushita Electric Industrial Co., Ltd. | Wave-shaping apparatus and reproduction signal processing apparatus including the same |
| US6275458B1 (en) * | 1999-02-18 | 2001-08-14 | Terrence L. Wong | Method and apparatus for reading and writing a multi-level signal from an optical disc |
-
2001
- 2001-04-17 JP JP2001117967A patent/JP3750555B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-16 US US10/122,329 patent/US6693863B2/en not_active Expired - Fee Related
- 2002-04-16 EP EP02290947A patent/EP1251507A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009266354A (ja) * | 2008-04-30 | 2009-11-12 | Sony Corp | レベル制御装置および情報記録再生装置 |
Also Published As
| Publication number | Publication date |
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