KR100216890B1

KR100216890B1 - 복호회로 및 재생장치

Info

Publication number: KR100216890B1
Application number: KR1019950041596A
Authority: KR
Inventors: 에이사꾸 사이끼; 가즈또시 아시까와; 세이이찌 미다; 신따로 스즈무라; 슈이찌 미야자와; 쯔구요시 히로오까
Original assignee: 가나이 쓰도무; 가부시키가이샤 히다치 세이사꾸쇼
Priority date: 1994-11-18
Filing date: 1995-11-16
Publication date: 1999-10-01
Also published as: JPH08147887A; US5872666A; TW301742B; KR960019085A

Abstract

A/D 변환기를 구비하는 재생장치에 있어서, 고정밀도의 데이타샘플링화, 고속데이타전송화, 저소비전력화, 저코스트화를 실현하기 위해, 부호화되고, 변조된 신호를 입력하고, 입력한 신호를 기준클럭에 따라서 지연시키고, 지연시킨 신호와 입력한 신호를 아날로그신호로 가산하는 것에 의해 PR처리를 실행하고, 가산한 신호를 A/D 변환기로 기준클럭에 따라서 디지탈값으로 변환하고, 변환된 디지탈값에 따라서 비터비복호를 실행하며, A/D 변환기의 전단에서 PR처리를 실행하는 것에 의해 주파수대역을 낮게 할 수 있으므로 고정밀도의 데이타샘플링이 가능하게 된다.

Description

복호회로 및 재생장치

제1도는 제1 실시예에 있어서의 자기디스크장치의 블럭도.

제2도는 제1 실시예에 있어서의 차동형 데이타샘플링회로구성도.

제3도는 제1 실시예에 있어서의 대역제한기의 회로구성도.

제4도는 제1 실시예에 있어서의 대역제한기의 다른 회로구성도.

제5도는 제1 실시예에 있어서의 재생신호의 주파수특성을 도시한 설명도.

제6도는 제1 실시예에 있어서의 대역제한기에서의 신호파형을 도시한 설명도.

제7도는 제1 실시예에 있어서의 파형등화기의 회로구성도.

제8도는 제1 실시예에 있어서의 액티브필터의 블럭구성도.

제9도는 제1 실시예에 있어서의 자기디스크의 LSI의 배치도.

제10도는 제2 실시예에 있어서의 자기디스크장치의 블럭도.

제11도는 제2 실시예에 있어서의 차동형 데이타샘플링회로구성도.

제12도는 제2 실시예에 있어서의 A/D 변환기의 AC특성을 도시한 설명도.

제13도는 대역제한기 및 샘플/홀드회로를 구비하는 경우의 다른 실시예의 구성도.

제14도는 제1 실시예 및 제2 실시예에 있어서의 저소비전력효과를 도시한 설명도.

제15도는 종래에 있어서의 자기디스크장치의 블럭도.

제16도는 종래에 있어서의 자기디스크장치의 LSI의 배치도.

본 발명은 자기디스크장치 등 기록재생장치에 적합한 A/D 변환기를 구비하는 복호회로 및 그 재생장치에 관한 것이다.

자기디스크장치로 대표되는 자기기록재생장치에서는 해매다 고밀도기록이 진행되어 대용량화를 실현하고 있다. 또, 사용자요구와 고밀도기록화에 의해 데이타전송속도의 고속화나 장치의 소형화가 진행되고 있다.

장치의 고성능화, 소형화를 실현하기 위해서는 전자회로의 LSI화가 필요 불가결하다. LSI화는 부품수, 실장면적의 삭감, 고성능, 고기능화에 크게 기여하는 것이다. 최근의 자기디스크장치에서는 반도체기술의 진보에 의해 아날로그신호를 취급하는 여러개의 기능부와 디지탈신호를 취급하는 여러개의 기능부를 1칩으로 통합한 아날로그/디지탈 혼재LSI가 활용되고 있다.대표적인 것으로 리드/라이트신호처리계 LSI가 있다.

리드/라이트신호처리방식은 고밀도기록화에 크게 기여하는 것으로써, 최근에는 최대공산복호검출에 의한 파셜레이폰스(PRML : Partial Response Maximum Likelihood)를 이용한 데이타재생처리방식이 실용화되고 있다. PRML방식의 회로구성예로써는 미국특허번호 5,233,482 "THERMAL ASPERTITY COMPENSATION FOR PRML DATA DETECTION"의 제3도에 개시되어 있는 것이 있다. 그밖에 일본국 특허공개공보 평성 1-143447호나 일본국 특허공개공보 소화 61-129913호에 기재되어 있는 기술이 있다.

PRML을 사용한 종래의 자기디스크장치의 개략구성을 제15도에 도시한다. 제15도에 도시한 자기디스크장치는 신호정보를 자기신호로 해서 자기기록매체(1)에 기록하거나 자기기록매체(1)상의 자기신호를 전기신호로 변환하는 자기헤드(2), 트랙킹제어 및 액세스제어시에 자기헤드(2)를 이동시키기 위한 액추에이터(3), 자기헤드(2)에 라이트데이타신호를 송출하거나 자기헤드(2)에서 재생된 전기신호를 증폭하는 프리앰프(4), 프리앰프(4)에 의해 증폭된 신호를 항상 적정한 진폭으로 제어하여 출력하는 전압제어형 가변이득앰프(VGA)(6), VGA(6)에 의해 일정한 진폭으로 제어된 재생신호의 노이즈제거를 실행하기 위한 필터(7), 필터출력을 디지탈신호로 변환하기 위한 A/D 변환기(8), A/D 변환기(8)에 의해 변환된 나이키스트등화를 실행하기 위해 디지탈트랜스버설필터로 구성된 파형등화기(10), 파형등화기출력에 대해서 PR4처리를 위한 PR처리기(11)([1+D]회로로 구성), PR처리기(11)의 출력에 대해서 비터비복호를 실행하는 비터비복호기(18), 비터비복호기(18)의 출력데이타에 대해서 복조를 실행하는 복조기(19), 상위장치인 호스트컴퓨터(도시하지 않음)와의 사이의 데이타전송, 각 블럭의 제어를 실행하는 디스크컨트롤러(24), 필터출력(102)에서 헤드위치결정을 실행하기 위한 서보위치결정 검출수단(25), 서보위치결정검출수단(25)의 출력을 입력하고 액추에이터제어신호를 출력하는 액추에이터컨트롤러(26), 액추에이터제어신호를 입력해서 액추에이터(3)를 구동하는 액추에이터드라이버(27), 필터출력(102)을 A/D 변환기(8)에 의해 디지탈신호로 변환할때의 샘플링클럭(101)을 생성하는 PLL제어수단(16), 재생신호진폭을 적정값으로 제어하기 위한 AGC제어부(12) 및 스위치회로(14)의 출력전류를 적분하여 VGA(6)의 이득조정용의 컨트롤전류를 출력하는 적분기(15)를 갖는다.

제15도에 있어서 데이타를 재생할 때에는 자기헤드(2)에서 재생된 전기신호가 프리앰프(4), VGA(6), 필터(7)를 거쳐서 A/D 변환기(8)에 의해 디지탈신호로 변환된다. 필터출력(102)을 A/D 변환기(8)에 의해 디지탈신호로 변환하는 타이밍은 PLL제어수단(16)에 의해 적정위상으로 제어되고 있으며, A/D 변환기의 출력은 파형등화기(10), PR처리기(11)를 거친 후 비터비복호기(18)에 의해 복호되고, 복조기(19)에 의해 복조된 후에 디스크컨트롤러(24)로 전송된다. AGC제어는 VGA(6)의 이득을 적정값으로 제어한다.

자기디스크장치에 있어서, PRML신호처리방식을 채용하기 위해서는 A/D 변환기가 필요하게 된다. 그러나, 고속, 고정밀도의 A/D 변환기는 소비전력이 크다. 그리고, 데이타전송속도의 고속화가 급격하게 진행되어 취급하는 신호의 주파수가 높아진다. 즉, 광대역에서 고정밀도의 아날로그회로나 고속동작가능한 디지탈회로가 필요하게 되어 필연적으로 소비전력이 증대하여 리드/라이트신호처리계 LSI의 1칩화가 곤란하게 된다. 그래서, 종래에는 A/D 변환기를 외부에 부착하거나 다칩으로 구성하는 것에 의해 대처하고 있었다.

제16도에 도시한 바와 같이, 자기디스크장치의 리드/라이트신호처리계회로는 아날로그신호를 취급하는 A/D 변환기등을 집적한 아날로그계 LSI와 디지탈신호를 취급하는 파형등화기 등을 집적한 디지탈계 LSI의 2칩구성으로 되어 있었다.

종래의 A/D 변환기를 사용한 신호처리계 반도체집적회로에서는 다음에 기술하는 문제점을 갖는다.

종래의 반도체기술은 데이타전송속도가 약 80M비트/초이상에서는 여러개의 LSI로 구성되어 있으므로 LSI사이에서의 입출력신호를 위한 입출력버퍼의 소비전력이 크다는 문제가 있다. 여러개의 LSI로 구성하면 입출력사이에서의 고속데이타계 신호에 손실이 발생하여 데이타전송의 고속화가 곤란하게 된다는 문제가 있다. 즉, A/D 변환기의 샘플링성능은 데이타전송속도와 함께 저하한다. 종래의 신호처리계 반도체집적회로에서는 데이타전송속도가 약 80M비트/초이상에서는 A/D 변환기의 비트수를 6비트 이상으로 하고 있으므로 소비전력면에서 1칩화가 매우 곤란하다.

본 발명의 목적은 고정밀도의 데이타샘플링을 실행할 수 있는 복호회로 및 재생장치를 제공하는 것이다. 또, 복호회로 및 재생장치에 있어서 고속데이타전송화, 저소비전력화를 도모하는 것이다.

본 발명은 상기 목적을 달성하기 위해, 기록매체에서 신호를 리드하는 리드수단, 상기 리드수단에 의해 리드된 신호를 아날로그신호에 있어서 PR(Partial Response)처리를 실시하는 PR처리수단, 상기 PR처리수단에 의해 처리된 신호를 기준클럭의 타이밍에 따라서 디지탈데이타로 변환하는 A/D 변환기, 상기 A/D 변환기에 의해 변환된 디지탈데이타를 파형등화하는 파형등화수단, 상기 파형등화수단에 의해 파형등화된 디지탈데이타를 복호하는 복호수단 및 상기 기준클럭의 생성을 실행하는 PLL수단을 갖는다.

또, 기록매체에서 신호를 리드하는 리드수단, 상기 리드수단에 의해 리드된 신호를 상기 기준클럭에 따라서 샘플하고, 상기 샘플한 신호를 홀드하는 샘플/홀드수단, 상기 샘플/홀드수단에 의해 홀드된 신호를 기준클럭의 타이밍에 따라서 디지탈데이타로 변환하는 A/D 변환기, 상기 A/D 변환기에 의해 변환된 디지탈데이타를 파형등화하는 파형등화수단, 상기 파형등화수단에 의해 파형등화된 디지탈데이타에 대해서 PR처리를 실행하고, 상기 PR처리된 디지탈데이타를 출력하는 PR처리수단, 상기 PR처리수단에서 출력된 디지탈데이타를 복호하는 복호수단 및 상기 기준클럭의 생성을 실행하는 PLL수단을 갖는다.

또, 기준클럭에 따라서 신호를 복호화하는 복호방법으로써 복호화된 신호를 입력하는 스텝, 입력한 신호를 상기 기준클럭에 따라서 지연시키는 스텝, 상기 지연시킨 신호와 상기 입력한 신호를 아날로그신호로써 가산하는 스텝, 상기 가산한 신호를 상기 기준클럭에 따라서 디지탈값으로 변환하는 스텝 및 상기 변환된 디지탈값에 따라서 비터비복호를 실행하는 스텝을 갖는다.

본 발명에 있어서 리드수단에서는 데이타가 기록되어 있는 기록매체에서 신호를 리드하고, PR처리수단에서는 상기 리드수단에 의해 리드된 신호를 아날로그신호인채로 PR처리한다. A/D 변환기에서는 PR처리수단에 의해 처리된 신호를 기준클럭의 타이밍에 따라서 디지탈데이타로 변환하고, 파형등화수단이 A/D 변환기에 의해 변환된 디지탈데이타를 파형등화한다. 복호수단에서는 파형등화수단에 의해 파형등화된 디지탈데이타를 복호한다. 또, PLL수단에서는 상기 기준클럭의 생성을 실행한다.

이와 같이, PR처리수단을 A/D 변환기의 전단에 배치하는 것에 의해, 신호주파수대역을 낮게 할 수 있으므로 고정밀도인 데이타샘플링을 실행할 수 있고, 또 고속데이타전송에 대응할 수 있다. 또, PR처리수단 및 A/D 변환기를 차동형 구성으로 하는 것에 의해 고정밀도의 데이타샘플링이 가능하게 되어 A/D 변환기의 비트수를 저감할 수 있어 파형등화수단등의 회로규모도 삭감할 수 있게 된다. A/D 변환기의 비트수를 저감하는 것에 의해, 이들 리드수단, PR수단, A/D 변환기, 파형등화수단, 복호수단 및 PLL수단을 동일칩상에 집적하는 것이 가능하게 된다.

또, A/D 변환기의 전단에 샘플/홀드회로를 마련해도 고정밀도인 데이타샘플링이 가능하게 되어 고속데이타전송에 대응할 수 있다. 또, 샘플/홀드회로 및 A/D 변환기를 차동형 회로구성으로 하는 것에 의해, 고정밀도의 데이타샘플링이 가능하게 된다. 그 결과, 상기 A/D 변환기의 비트수를 삭감할 수 있으므로, 저소비전력화를 도모할 수 있다.

본 발명에 의하면, A/D 변환기를 구비하는 재생회로로써는 고집적한 A/D 변환기내장 재생용 반도체집적회로를 구성할 수 있어 장치의 소형화, 고속화, 저전력화를 도모할 수 있다.

본 발명에 의하면, A/D 변환기를 구비하는 재생회로 또는 A/D 변환기 내장 기록재생용 반도체집적회로에 있어서 고정밀도로 데이타샘플링을 실행할 수 있다. 이것에 의해, 고속데이타전송화, 저소비전력화, 저코스트화를 실현할 수 있다.

이하, 본 발명의 실시예를 기록재생장치를 대표하는 자기디스크장치를 예로 해서 설명한다. 제1도는 본 실시예의 특징을 도시한 자기디스크장치의 블럭구성도이다.

근래, 자기디스크장치에 있어서 복호기에 디지탈값을 사용한 비터비복호방식이 사용되고 있다. 비터비복호는 디지탈적으로 최대공산복호(ML : Maximum Likelihood)를 실현하는 방법의 하나로써 시계열적인 재생신호값의 조합을 고려한 신호방법이다. 디지탈값을 사용한 비터비복호를 사용한 경우 PLL제어부 및 AGC제어부에 있어서도 디지탈값을 사용한 구성이 적합하다. 자기디스크장치의 신호처리계에 디지탈적인 최대공산복호를 사용한 경우 파셜레스폰스(PR : Partial Response)라는 자기기록매체의 전송특성에 적합한 전력스펙트럼을 갖는 부호형태가 병용된다. 본 실시예에 있어서의 자기디스크장치에 적합한 것으로써 PR4(Partial Response Class4)를 들 수 있다. 파셜레스폰스와 최대공산복호를 병용해서 자기디스크장치의 고밀도화를 실현하는 부는 PRML(Partial Response Maximum Likelihood)라 불리운다. 본 실시예에 있어서의 자기디스크장치는 이 PRML을 이용한 재생장치로써 A/D 변환기에 있어서 아날로그신호를 디지탈값으로 변환할 때 A/D 변환기의 전단에 PR처리부를 배치하는 것에 의해서 대역을 좁게하고 고주파수영역에 있어서의 노이즈를 낮게 억제하여 재생신호의 S/N을 높게 하고 있다.

제1도에 도시한 자기디스크장치는 자기헤드(2)에 대해서 고속회전하는 자기기록매체(1), 신호정보를 자기신호로써 자기기록매체(1)에 기록하거나 자기기록매체(1)상의 자기신호를 전기신호로 변환하는 자기헤드(2), 트랙킹제어 및 액세스제어시에 자기헤드(2)를 이동시키기 위한 액추에이터(3), 자기헤드(2)로 라이트데이타신호를 송출하거나 자기헤드(2)에서 재생된 전기신호를 증폭하는 프리앰프(4), 프리앰프(4)에 의해서 증폭된 신호를 항상 적정한 진폭으로 제어하여 출력하는 전압제어형 가변이득앰프(VGA)(6), VGA(6)에 의해서 일정한 진폭으로 제어된 재생신호의 노이즈제거 및 아날로그파형등화를 실행하기 위한 액티브필터(7), PR4처리에 의해 대역제한을 실행하는 대역제한기(30)([1+D]회로로 구성), 대역제한기(30)의 출력을 디지탈신호로 변환하기 위한 A/D 변환기(8), A/D 변환기(8)에 의해서 변환된 디지탈신호를 고정밀도로 파형등화를 실행하기 위해 디지탈트랜스버설필터로 구성된 파형등화기(10), 파형등화기(10)의 출력에 대해서 비터비복호를 실행하는 비터비복호기(18), 비터비복호기(18)의 출력데이타에 대해서 복조를 실행하는 복조기(19), 상위장치인 호스트컴퓨터와의 사이의 데이타전송, 각 블럭의 제어를 실행하는 디스크컨트롤러(24), 액티브필터(7)의 아날로그파형등화하지 않는 출력신호에 따라 기본으로 헤드위치결정을 실행하기 위한 서보위치결정검출부(25), 서보위치결정검출부(25)의 출력을 입력하고 액추에이터제어신호를 출력하는 액추에이터컨트롤러(26), 액추에이터제어신호를 입력하여 액추에이터(3)를 구동하는 액추에이터드라이버(27), 대역제한기(30)의 출력을 A/D 변환기(8)에 의해서 디지탈신호로 변환할때의 기준클럭으로 되는 샘플링클럭을 생성하는 PLL제어부(16), 재생신호진폭을 적정값으로 제어하기 위한 AGC제어부(12), 디스크컨트롤러(24)로부터의 데이타를 부호화하기 위한 변조기(23), 재생측에서의 PR등화와는 반대의 간섭특성을 부여하기 위한 프리코더(22), 자화간섭을 보정하기 위한 라이트보상기(21) 및 디스크드라이브전체를 제어하는 마이컴(28)을 갖는다.

또, VGA(6)과 액티브필터(7)에 의해 리드부(5)를 구성한다. 또, 리드부(5)로써는 자기헤드(2), 액추에이터(3) 및 프리앰프(4)를 구비하도록 해도 좋다. 비터비복호기(18)과 복조기(19)에 의해 복호부(17)을 구성한다. 또, AGC제어기(13), 스위치(14)와 적분기(15)에 의해 AGC제어부(12)를 구성하고, 변조기(23), 프리코더(22)와 라이트보상기(21)로 기록부(20)를 구성하고 있다.

제2도는 대역제한기(30) 및 A/D 변환기의 구성도이다.

대역제한기(30)는 아날로그입력신호(102)를 1샘플링클럭분만큼 지연시키는 지연회로(111)(D) 및 아날로그입력신호(102)와 1샘플링클럭분만큼 지연시킨 신호를 가산하는 가산회로(112)를 갖는다. 지연회로는 에를 들면 샘플/홀드회로를 마스터/슬레이브방식으로 하는 것에 의해 구성할 수 있다. 제3도는 샘플/홀드회로를 이용한 경우의 대역제한기의 구성도이다. 제3도에 있어서, 스위치(301), 2개의 콘덴서C1 및 아날로그앰프(311)에 의해 샘플회로(321)를 구성하고, 스위치(302), 2개의 콘덴서C2 및 아날로그앰프(312)에 의해 홀드회로(322)를 구성하고 있다. 스위치(301)는 샘플링클럭(101)에 따라서 온/오프하고, 이것에 의해 아날로그신호가 샘플링클럭(101)의 타이밍에 따라서 샘플된다. 또, 스위치(302)는 반전회로(303)를 거쳐서 샘플링클럭(101)을 입력하고, 이것에 따라서 오프/온하고, 샘플링클럭(101)을 반전시킨 타이밍에 따라서 샘플회로(321)에서 출력된 신호를 홀드한다. 이것에 의해 1클럭분만큼 아날로그신호를 지연시킬 수 있다. 차동형 아날로그가산기(112)는 지연된 신호와 아날로그입력신호(102)를 가산해서 출력한다.

또, 지연회로(111)를 샘플링클럭을 사용하지 않는 구성, 예를 들면 gm아날로그앰프의 회로지연을 사용해도 좋다. 이 경우의 구성을 제4도에 도시한다. 제4도에 있어서의 제1도 및 제2도에 도시한 샘플링클럭(101)은 대역제한기(30)에 입력시키지 않도록 한다. 제4도에 있어서 gm아날로그앰프(401) 및 2개의 콘덴서(11)에 의해 지연회로를 구성하고, 또 gm아날로그앰프(402) 및 2개의 콘덴서(12)에 의해 지연회로를 구성하는 것에 의해 2단 구성으로 하고 있다. 지연회로의 단수는 지연량에 의해 더욱 다단으로 할 수 있다. 이 경우, 지연시간 △t는 상호컨덕턴스 gm1/R로 하고, 콘덴서의 용량을 C로 하면 회로시정수 τCRC×1/gm으로 표시되고(단, gm은 동작전류에 비례한다), 지연시간 △t는 회로시정수 τ에 비례한다. 이 때문에 임의의 지연시간을 설정할 수 있다.

또한, 제6도에 대역제한기(30)에 있어서의 신호의 파형을 도시한다. 제2도에 있어서, 대역제한기(30)는 제6도에 도시한 바와 같이 아날로그입력신호(102)와 1샘플링클럭분만큼 지연시킨 신호인 지연회로출력신호 a1을 가산신호(112)에 의해 가산하고 출력신호 a2를 출력하므로 아날로그시호로 (1+D)의 처리를 실행하게 된다.

또, 제2도에 있어서는 A/D 변환기(8)는 플래시형의 4비트구성의 것을 도시하고 있으며, A/D 변환기(8)는 비교기회로(81)와 인코더 래치회로(82)를 갖는다. 또, 본 실시예에서는 A/D 변환기(8)를 차동형 회로구성으로 하는 것에 의해 내노이즈특성을 향상시키고 있다. A/D 변환기(8)의 입력주파수대역은 대역제한기(30)의 PR처리에 의해 협대역화되므로 A/D 변환기(8)의 광대역화는 종래 방식에 비해서 경감된다.

제5도는 재생신호의 주파수스펙트럼의 1예를 도시한다. 제5도는 A/D 변환기의 제1도 및 제2도에 도시한 입력점에서의 재생 신호주파수스펙트럼을 대역제한기가 있는 경우와 없는 경우에 대해서 도시하고 있다. 여기에서는 대역제한기를 제2도에 도시한 (1+D) 회로로써 특성표시하고 있다. 제5도에 도시한 바와 같이, A/D 변환기의 전단에 PR처리를 실행하는 것에 의해서 대역을 좁게(압축)하는 효과가 있다. 즉, 고주파수영역에 있어서의 노이즈를 낮게 억제할 수 있어 재생신호의 S/N을 높게할 수 있는 효과가 있다. 이것은 고밀도기록을 할 수 있어 대용량화를 실현할 수 있게 된다. 또, 여기에서 변조부호로써는 8-9변환부호를 사용한 예를 나타내고 있다. 8-9변환부호라는 것은 8비트의 데이타를 9비트의 데이타로 부호화하는 것으로써, 데이타 "1"과 데이타 "1" 사이에 데이타 "0"의 수가 04개로 제한된다. 예를 들면 데이타전송속도가 80M비트/초에서는 샘플링클럭 fCLK는 90가 되고, 아날로그입력신호의 주파수는 9 45사이에서 변화한다.

이와 같이 제3도 또는 제4도에 도시한 바와 같은 구성에 의해 대역제한을 실행할 수 있다.

또, 제7도는 제1도에 도시한 파형등화기(10)의 회로구성도이다. 제7도에 있어서, 파형등화기(10)는 9탭구성으로 하고, 지연회로(501)(508)에 의해 1클럭분만큼 입력신호를 각각 지연시키고, 승산기(510)(518)에 의해 미리 설정해둔 계수C1C8을 각각 승산하고, 가산기(520)에 의해 그들을 가산한다. 승산기(510)(518)의 각각에 설정되는 계수C1C8의 값은 예를 들면 C4를 1로 하고, C3 및 C5를 0.5로 하고, C2 및 C6을 0.25로 하고, C1 및 C7을 0.125하며, C0 및 C8을 0.0625로 해서 좌우대칭으로 되도록 설정하는 것에 의해 파형을 등화할 수 있다. 또, A/D 변환기(8)의 병렬출력의 비트수에 맞춰서 구비하고, 지연회로(501)(508), 승산기(510)(518) 및 가산기(520)도 각각 구비된다. 이것에 의해, 파형등화기(10)는 A/D 변환기(8)에서 출력된 디지탈값을 파형등화해서 출력할 수 있다.

본 실시예의 구성에서는 A/D 변환기(8)의 전단에 PR처리를 실행하는 대역제한기(30)를 구비하므로 S/N의 저하도를 낮게 억제할 수 있어 A/D 변환기(8)에서의 데이타샘플링을 고정밀도로 실행할 수 있다. 즉, 양자화오차를 낮게 억제할 수 있게 된다. 또, 본 실시예는 데이타전송속도가 높게 될수록 유효하게 되는 것이다.

또, 자기디스크장치에서는 자기기록매체(1)를 유효하게 사용하기 위해 자기기록매체(1)의 안둘레와 바깥둘레에서 기록밀도가 대략 일정하게 되는 존기록방식을 채용하는 기종이 다수를 차지하게 되고 있다. 이 기록방식을 실용화하기 위해서는 액티브필터가 필요하게 된다. 본 실시예에 있어서는 액티브필터의 구성을 제8도에 도시한 바와 같은 구성으로 한다. 제8도는 액티브필터의 블럭구성도이다.

제8도에 있어서는 2차 로우패스필터(601), (605) 및 (606)과 1차 로우패스필터(608)에 의해 7차의 로우패스필터를 구성하고 있고, 존기록방식에서는 각 존마다 기록재생주파수를 변화시키고 있으므로, 각 존에서 컷오프주파수 및 아날로그파형등화량을 전환할 필요가 있다. 각 존에 대응한 레지스터정보에 따라 fc제어회로(609) 및 (611)과 이득제어회로(610)를 거쳐서 2차 로우패스필터(601), (605) 및 (606)과 1차 로우패스필터(608)의 컷오프주파수(차단주파수) 및 아날로그파형등화량을 각각 전환할 수 있다.

이와 같은 액티브필터를 구비하는 것에 의해 존기록방식을 실현할 수 있다.

다음에 제1도에 도시한 본 발명의 자기디스크장치의 동작을 설명한다. 제1도에 있어서, 자기기록매체(1)에서 자기헤드(2)에 의해서 재생된 사용자데이타영역 및 ID영역의 재생신호는 프리앰프(4)에 의해서 증폭되고, VGA(6)에 의해서 일정한 진폭으로 제어되고, 액티브필터(7)에 의해서 고역노이즈의 차단 및 아날로그 파형등화된다. 대역제한기(30)로 아날로그신호에 의해 PR 처리가 실행되고, A/D 변환기(8)에 의해서 디지탈신호로 변환되고, 파형등화기(10)에 의해서 고정밀도로 파형등화되고, 비터비복호기(18)에 의해서 복호되고, 복조기(19)에 의해서 복조되어 디스크컨트롤러(24)에 페치된다. ID영역의 복조신호는 디스크컨트롤러(24)에 의해서 기록시 또는 재생시의 액세스시의 제어에 사용된다. AGC제어는 A/D 변환기(8)에 의해서 디지탈신호로 변환된 샘플값을 사용해서 VGA(6)의 이득을 조정하는 것에 의해 실행한다. 또, A/D 변환기(8)에 의해서 디지탈신호로 변환할때의 기준클럭인 샘플링클럭(101)은 PLL제어부(16)에 의해서 위상제어되고 있으며, 재생신호(102)와 동기하도록 위상조정된다. 한편, 서보영역에 있어서는 서보위치결정검출부(25)에 의해서 헤드의 위치정보가 복조되고, 액추에이터컨트롤러(26)에 실린더번호값, 트랙킹오차신호값으로써 페치된다. AGC제어는 A/D 변환기(8)에 의해서 디지탈신호로 변환된 샘플값을 사용해서 VGA(6)의 이득을 조정하는 것에 의해 실행된다. 또, A/D 변환기(8)에 의해서 디지탈신호로 변환할때의 샘플링클럭(101)은 PLL제어부(16)에 의해서 제어되고 있다. 액세스를 실행할때에는 디스크컨트롤러(24)의 명령에 의해 액추에이터컨트롤러(26)를 제어하고, 액추에이터컨트롤러(26)는 서보위치결정검출부로부터의 출력신호를 사용해서 이동속도와 이동트랙수를 계산하고, 이 계산값에 따라서 액추에이터드라이버(27)를 거쳐서 액추에이터(3)를 구동하고 자기헤드(2)의 위치결정제어를 실행한다.

본 실시예에서는 PR등화를 예롤 설명했지만 EPR(Extended PR)이나 EEPR(Extended EPR)에 적용해도 좋다. EPR등화에 적용하는 경우에 PR처리는 (1+D)회로와 (1+D)회로를 직렬로 접속하는 구성으로 할 수 있다.

본 실시예에 의하면 A/D 변환기의 전단에 아날로그신호에 있어서 PR처리를 실행하는 것에 의해서 대역을 좁게 하고 고주파수영역에 있어서의 노이즈를 낮게 억제할 수 있어 재생신호의 S/N을 높게할 수 있다.

또, 고속데이타전송에 대응하기 위해서는 신호처리기능을 1칩의 LSI에 고집적화하는 것이 필요불가결하다. 이 경우, 아날로그회로와 디지탈회로가 혼재하므로 디지탈회로 등에서 발생하는 노이즈가 아날로그성능을 저하시켜버리는 문제가 있다. 이 문제를 해결하는 대책으로써, A/D 변환기(8)의 차동입력형 회로구성이 유효하기는 하지만 입력신호가 래더저항을 통과하므로 입력신호주파수가 높은 것에 대처하는 것이 매우 곤란하게 된다. 본 실시예에서는 입력신호 주파수성분을 종래방식에 비해서 대폭으로 저감할 수 있으므로 고속데이타전송에도 대응할 수 있으며, 또한 고정밀도 샘플링을 실현할 수 있다.

상술한 효과에 의해 샘플링오차를 저감할 수 있고, 그 결과 S/N 저하도를 크게 개선하는 것이 가능하게 된다.

예를 들면, 종래 6비트로 구성하고 있던 A/D 변환기의 성능저하를 일으키지 않고, 즉 유효비트를 유지하면서 5비트 또는 그 이하의 비트수로 구성할 수 있다. 이 결과, 회로규모, 소비전력, 칩사이즈를 각각 저감할 수 있고, 그 효과는 매우 크다. 구체적으로는 5비트로 구성하면 제9도에 도시한 바와 같이 리드부, A/D 변환기, 파형등화부, 복호부, PLL부, AGC제어부 및 기록부를 적어도 1칩에 집적할 수 있어 고속데이타전송에 대응할 수 있게 된다.

다음에 제2의 실시예를 제10도를 참조해서 설명한다.

제10도는 제2의 실시예의 특징을 도시한 자기디스크장치의 블럭구성도이다. 제2의 실시예에 있어서는 A/D 변환기에 있어서 아날로그신호를 디지탈값으로 변환할 때 A/D 변환기의 전단에 샘플홀드회로를 구비하고, 샘플홀드회로에 의해 DC적인 레벨로 해서 A/D 변환기에 있어서의 샘플링오차를 매우 작게 하고 있다.

제10도에 도시한 구성에 있어서 제1도에 도시한 구성과 다른점은 액티브필터(7)의 출력을 샘플링클럭에 의해서 샘플/홀드를 실행하기 위한 샘플/홀드회로(31)를 갖는 것이고, 또 A/D 변환기(8)의 후단에 A/D 변환기(8)에 의해서 변환된 디지탈신호의 나이키스트등화를 실행하기 위해 디지탈트랜스버설필터의 파형등화기(10)와 PR처리를 위해 양자화출력의 대역제한을 실행하는 PR처리기(11)([1+D]회로로 구성)를 갖는 것이다.

제11도는 본 실시예의 차동형의 샘플/홀드회로(31)와 A/D 변환기(8)의 블럭구성도이다. 제11도에 도시한 샘플/홀드회로(31)는 상술한 제1의 실시예에 있어서의 제3도에 도시한 바와 같은 샘플/홀드회로를 이용할 수 있다.

제11도에 있어서, A/D 변환기(8)는 예를 들면 4비트의 플래시형 비교기회로와 인코더/래치회로로 구성하고 있다. 즉, 15개의 비교기회로의 출력은 인코더/래치회로에 입력되고, 4비트의 디지탈출력신호로써 후단의 파형등화기(10)로 보내진다.

본 실시예에서는 비교기회로의 전단에 샘플/홀드회로(31)를 부가하는 것에 의해 고주파의 입력신호에 대해서도 A/D 변환기에 있어서의 샘플링오차를 매우 작게 할 수 있다. 또, 본 실시예에서 A/D 변환기(8)의 입력주파수는 샘플/홀드회로(31)에 의해 DC적인 레벨로 되어 A/D 변환기(8)의 고속샘플링을 용이하게 실현할 수 있다. 즉, 샘플/홀드회로(31)를 마련하는 것에 의해 A/D 변환기를 차동형 회로로 구성할 수 있어 내노이즈특성을 향상시킬 수 있다. 여기에서, 회로사이에서의 노이즈간섭을 매우 저감하기 위해서는 샘플/홀드회로(31)와 A/D 변환기(8)의 전원단자와의 접지단자를 공통으로 해서 다른 회로블럭과 분리하는 것도 중요하다.

제12도에 A/D 변환기의 AC특성의 하나인 S/N 저하도의 평가결과의 1예를 도시한다. 제12도에 도시한 바와 같이, 샘플/홀드회로(31)를 A/D 변환기의 전단에 구비하는 경우와 구비하지 않는 경우의 S/N 저하도를 비교하는 것에 의해 아날로그입력신호의 입력주파수에 대한 샘플/홀드기능의 효과를 알 수 있다. 제12도에 있어서는 입력주파수를 샘플링클럭으로 규격화되고 있다. 또, 변조부호로써는 8-9변환부호를 사용한 예를 도시하고 있다. 데이타전송속도가 80M비트/초에서 샘플링클럭 fCLK는 90로 되고, 아날로그입력신호의 주파수는 9 45사이에서 변화한다.

제12도에 도시한 바와 같이, A/D 변환기는 입력주파수가 높아지는 것에 따라 S/N 저하도는 증대한다. 즉, AC다이나믹정밀도는 신호주파수가 높게 될수록 저하하여 유효비트수가 적어지게 된다. 그래서, 샘플/홀드회로를 구비하는 것에 의해 샘플링오차를 저감할 수 있고, 그 결과 S/N 저하도를 크게 개선하는 것이 가능하게 된다. 샘플/홀드기능이 있는 경우와 없는 경우를 비교하면 고주파입력범위인 0.5fCLK(45에 상당)의 지점에서 S/N 저하도는 약 1/2로 저감된다. 또, 저주파입력범위인 0.125fCLK에서도 동일한 효과가 있다. 즉, 샘플/홀드회로(31)를 부가하는 것에 의해 S/N 저하도를 낮게 억제하는 것이 가능하게 되므로 종래 샘플/홀드기능없이 6비트로 구성하고 있던 A/D 변환기를 성능저하의 초래없이 5비트 또는 그 이하의 비트수로 삭감할 수 있다. 이 결과, 회로규모, 소비전력, 칩사이즈를 각각 저감할 수 있고, 더 나아가서는 고속데이타전송을 실현할 수 있어 그 효과는 매우 크다.

본 실시예에 있어서는 PR등화를 예로 설명했지만 EPR(Extended PR)이나 EEPR(Extended EPR)에 적용해도 좋다. EPR등화에 적용하는 경우에 PR처리기는 (1+D)회로와 (1+D) 회로를 직렬로 접속하는 구성을 취할 수 있다. 즉, PRML신호처리방식, EPRML신호처리방식, EEPRML신호처리 방식에 응용할 수 있다.

또, 제13도에 도시한 바와 같이, 제1 실시예에 있어서의 대역제한기(30)와 제2 실시예에 있어서의 샘플/홀드회로(31)의 양쪽을 A/D 변환기(8)의 전단에 구비해도 좋다. 이것에 의해, S/N 저하도를 더욱 낮게 억제할 수 있게 된다.

제14도에 종래예와 비교한 경우의 본 발명의 저소비전력효과의 1예를 도시한다. 제14도에 있어서, 종래예로써는 제15도에 도시한 구성에 있어서 A/D 변환기, 등화기, 비터비복호기 및 그밖의 디지탈회로를 6비트구성으로 하고, 전체의 파워를 1.00으로 했을 때의 각 블럭에 있어서의 파워비를 도시하고 있다. 또, 제14도에 있어서, 제1도의 도시한 제1 실시예의 구성에 있어서는 종래기술과 동일한 데이타전송속도로 하는 경우에 A/D 변환기(차동형), 등화기, 비터비복호기 및 그밖의 디지탈회로를 5비트구성으로 했을때 종래기술에 있어서의 구성의 전체파워를 1.00으로 해서 그 파워비를 각각 도시하고 있다. 또, 제14도에 있어서, 제10도에 도시한 제2 실시예의 구성에 있어서는 종래기술과 동일한 데이타전송속도로 하는 경우에 A/D 변환기(차동형), 등화기, 비터비복호기 및 그 밖의 디지탈회로를 4비트구성으로 했을때 종래기술에 있어서의 구성의 전체파워를 1.00으로 해서 그 파워비를 각각 도시하고 있다.

종래예의 소비전력을 1.00으로 한 경우에 비해서 본 발명의 제1 실시예에서는 0.85로써 약 15%의 삭감이 예상된다. 또, 본 발명의 제2 실시예에서는 0.65로 되어 약 35%의 삭감효과가 있다. 또, 각 실시예에 의하면 저소비전력화에 따라 칩면적의 삭감효과도 있고, 최종적으로는 저코스트화가 도모된다.

제1 및 제2의 실시예에 의하면 A/D 변환기의 전단의 아날로그신호로 PR처리를 실행하는 것에 의해, 주파수대역을 낮게할 수 있으므로 고정밀도인 데이타샘플링이 가능하게 되어 고속데이타전송에 대응할 수 있다. 또, A/D 변환기를 차동형 구성으로 하는 것에 의해 고정밀도의 데이타샘플링이 가능하게 되고 A/D 변환기의 비트수를 저감할 수 있어 파형등화부등의 회로규모도 삭감할 수 있게 된다. 즉, 비트수를 적게 하는 것에 의해, 제9도에 도시한 바와 같이 적어도 리드부, A/D 변환기, 파형등화부, 복호부, PLL부, AGC부 및 기록부를 동일칩상에 고집적가능하게 되어 리드/라이트신호처리의 고속화, 고정밀도화를 실현할 수 있다.

또, 제2 실시예에 의하면 A/D 변환기의 전단에 샘플/홀드회로를 마련하는 것에 의해, 고속데이타전송에 대응할 수 있다. 또, 샘플/홀드회로 및 A/D 변환기를 차동형 회로구성으로 하는 것에 의해, 고정밀도의 데이타샘플링이 가능하게 된다. 그 결과, A/D 변환기의 비트수를 삭감할 수 있게 된다.

또, 각 실시예에 고집적한 A/D 변환기 내장 기록재생용 반도체집적회로를 구성할 수 있어 기록재생장치의 소형화, 고속화, 저전력화를 도모할 수 있다.

Claims

기록매체에서 신호를 리드하는 리드회로, 상기 리드회로에 의해 리드된 신호를 아날로그 신호에 있어서 PR(Partial Response)처리를 실시하는 PR처리회로, 상기 PR처리회로에 의해 처리된 신호를 기준클럭의 타이밍에 따라서 디지탈 데이타로 변환하는 A/D 변환기, 상기 A/D 변환기에 의해 변환된 디지탈 데이타를 파형 등화하는 파형 등화기, 상기 파형 등화기에 의해 파형 등화된 디지탈 데이타를 복호하는 복호회로 및 상기 기준클럭의 생성을 실행하는 PLL회로를 갖고, 상기 PR처리회로 및 상기 A/D 변환기의 회로구성을 차동형 회로구성으로 하고, 상기 A/D 변환기를 6비트보다 적은 비트수로 구성한 것을 특징으로 하는 복호회로.
제1항에 있어서, 상기 PR처리회로는 상기 리드회로에 의해 리드된 신호를 상기 기준클럭에 따라서 상기 리드회로에 의해 리드된 신호보다 지연시킨 신호와 상기 리드회로에 의해 리드된 신호를 가산하는 것을 특징으로 하는 복호회로.
제1항에 있어서, 상기 PR처리회로는 상기 리드회로에 의해 리드된 신호와 상기 리드회로에 의해 리드된 신호보다 지연시킨 신호를 가산하는 것을 특징으로 하는 복호회로.
기록매체에서 신호를 리드하는 리드회로, 상기 리드회로에 의해 리드된 신호를 기준클럭에 따라서 샘플하고, 상기 샘플한 신호를 홀드하는 샘플/홀드회로, 상기 샘플/홀드회로에 의해 홀드된 신호를 상기 기준클럭의 타이밍에 따라서 디지탈 데이타로 변환하는 A/D 변환기, 상기 A/D 변환기에 의해 변환된 디지탈 데이타를 파형 등화하는 파형 등화기, 상기 파형 등화기에 의해 파형 등화된 디지탈 데이타에 대해서 PR(Partial Response)처리를 실행하고, 상기 PR처리된 디지탈 데이타를 출력하는 PR처리회로, 상기 PR처리회로에서 출력된 디지탈 데이타를 복호하는 복호회로 및 상기 기준클럭의 생성을 실행하는 PLL회로를 갖는 것을 특징으로 하는 복호회로.
제4항에 있어서, 상기 샘플/홀드회로 및 상기 A/D 변환기의 회로구성을 차동형 회로구성으로 하고, 상기 A/D 변환기를 6비트보다 적은 비트수로 구성한 것을 특징으로 하는 복호회로.
기록매체에서 신호를 리드하는 리드회로, 상기 리드회로에 의해 리드된 신호를 기준클럭에 따라서 샘플하고, 상기 샘플한 신호를 홀드하는 샘플/홀드회로, 상기 샘플/홀드회로에 의해 홀드된 신호를 기준클럭의 타이밍에 따라서 디지탈 데이타로 변환하는 A/D 변환기, 상기 A/D 변환기에 의해 변환된 디지탈 데이타를 파형 등화하는 파형 등화기, 상기 파형 등화기에 의해 파형 등화된 디지탈 데이타를 복호하는 복호회로 및 상기 기준클럭의 생성을 실행하는 PLL회로를 갖는 것을 특징으로 하는 복호회로.
제6항에 있어서, 상기 샘플/홀드회로 및 상기 A/D 변환기의 회로구성을 차동형 회로구성으로 하고, 상기 A/D 변환기를 6비트보다 적은 비트수로 구성한 것을 특징으로 하는 복호회로.
기록매체에서 신호를 리드하는 리드회로, 상기 리드회로에 의해 리드된 신호를 아날로그 신호에 있어서 PR(Partial Response)처리를 실시하는 PR처리회로, 상기 PR처리회로에 의해 처리된 신호를 기준클럭의 타이밍에 따라서 디지탈 데이타로 변환하는 A/D 변환기, 상기 A/D 변환기에 의해 변환된 디지탈 데이타를 파형 등화하는 파형 등화기, 상기 파형 등화기에 의해 파형 등화된 디지탈 데이타를 비터비 복호하는 복호회로, 상기 기준클럭의 생성을 실행하는 PLL회로, 상기 리드회로를 제어하는 제어회로 및 상기 복호회로에 의해 복호된 데이타를 출력하는 출력회로를 갖고, 상기 PR처리회로 및 상기 A/D 변환기의 회로구성을 차동형 회로구성으로 하고, 상기 A/D 변환기를 6비트보다 적은 비트수로 구성한 것을 특징으로 하는 재생장치.
기록매체에서 신호를 리드하는 리드회로, 상기 리드회로에 의해 리드된 신호를 기준클럭에 따라서 샘플하고, 상기 샘플한 신호를 홀드하는 샘플/홀드회로, 상기 샘플/홀드회로에 의해 홀드된 신호를 기준클럭의 타이밍에 따라서 디지탈 데이타로 변환하는 A/D 변환기, 상기 A/D 변환기에 의해 변환된 디지탈 데이타를 파형등화하는 파형 등화기, 상기 파형 등화기에 의해 파형 등화된 디지탈 데이타에 대해서 PR(Partail Response)처리를 실행하고, 상기 PR처리된 디지탈 데이타를 출력하는 PR처리회로, 상기 PR처리회로에서 출력된 디지탈 데이타를 복호하는 복호회로, 상기 기준클럭의 생성을 실행하는 PLL회로, 상기 리드회로를 제어하는 제어회로 및 상기 복호회로에 의해 복호된 데이타를 출력하는 출력회로를 갖는 것을 특징으로 하는 재생장치.
기록매체에서 신호를 리드하는 리드회로, 상기 리드회로에 의해 리드된 신호를 기준클럭에 따라서 샘플하고, 상기 샘플한 신호를 홀드하는 샘플/홀드회로, 상기 샘플/홀드회로에 의해 홀드된 신호를 기준클럭의 타이밍에 따라서 디지탈 데이타로 변환하는 A/D 변환기, 상기 A/D 변환기에 의해 변환된 디지탈 데이타를 파형등화하는 파형 등화기, 상기 파형 등화기에 의해 파형 등화된 디지탈 데이타를 복호하는 복호회로, 상기 기준클럭의 생성을 실행하는 PLL회로, 상기 리드회로를 제어하는 제어회로 및 상기 복호회로에 의해 복호된 데이타를 출력하는 출력회로를 갖는 것을 특징으로 하는 재생장치.
신호를 기준클럭에 따라서 복호화하는 복호방법으로서, 부호화된 신호를 입력하는 스텝, 입력한 신호를 상기 기준클럭에 따라서 지연시키는 스텝, 상기 지연시킨 신호와 상기 입력한 신호를 아날로그 신호로서 가산하는 스텝, 상기 가산한 신호를 상기 기준클럭에 따라서 디지탈값으로 변환하는 스텝 및 상기 변환된 디지탈값에 따라서 비터비 복호를 실행하는 스텝을 갖는 것을 특징으로 하는 복호방법.
신호를 기준클럭에 따라서 복호화하는 복호방법으로서, 부호화된 신호를 입력하는 스텝, 입력한 신호를 상기 기준클럭에 따라서 샘플하는 스텝, 상기 샘플한 신호를 홀드하는 스텝, 상기 홀드된 신호를 상기 기준클럭에 따라서 디지탈값으로 변환하는 스텝 및 상기 변환된 디지탈값에 따라서 비터비 복호를 실행하는 스텝을 갖는 것을 특징으로 하는 복호방법.