JPH08130470A - アナログ信号を受信しながらｄｃオフセットをキャンセルする方法およびｄｃオフセット制御ループ - Google Patents
アナログ信号を受信しながらｄｃオフセットをキャンセルする方法およびｄｃオフセット制御ループInfo
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- JPH08130470A JPH08130470A JP7180118A JP18011895A JPH08130470A JP H08130470 A JPH08130470 A JP H08130470A JP 7180118 A JP7180118 A JP 7180118A JP 18011895 A JP18011895 A JP 18011895A JP H08130470 A JPH08130470 A JP H08130470A
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- G11B2020/1264—Formatting, e.g. arrangement of data block or words on the record carriers wherein the formatting concerns a specific kind of data
- G11B2020/1265—Control data, system data or management information, i.e. data used to access or process user data
- G11B2020/1281—Servo information
- G11B2020/1284—Servo information in servo fields which split data fields
Abstract
(57)【要約】
【課題】 アナログ信号処理中に導入されるＤＣオフセ
ットを有する受信されたアナログ信号からＤＣオフセッ
トを取除くための装置および方法を提供する。 【解決手段】 上記課題を解決するための好ましい回路
は、正弦波プリアンブルパターンの読出中にリアルタイ
ムで動作するＤＣオフセット制御ループを有する。制御
ループはプリアンブル読出時間の間に能動化され、知ら
れた訂正値を処理されている入来するアナログ信号から
減算することによってＤＣオフセットを迅速にキャンセ
ルする。プリアンブル再生が終わる前に、ループは不能
化され、知られた訂正値はデータ読出時間にわたって保
持される。開示される制御ループは特に、ＤＣオフセッ
ト訂正値を適正に判断するのに正しいサンプル決定に依
存しないということにおいて、強固である。
ットを有する受信されたアナログ信号からＤＣオフセッ
トを取除くための装置および方法を提供する。 【解決手段】 上記課題を解決するための好ましい回路
は、正弦波プリアンブルパターンの読出中にリアルタイ
ムで動作するＤＣオフセット制御ループを有する。制御
ループはプリアンブル読出時間の間に能動化され、知ら
れた訂正値を処理されている入来するアナログ信号から
減算することによってＤＣオフセットを迅速にキャンセ
ルする。プリアンブル再生が終わる前に、ループは不能
化され、知られた訂正値はデータ読出時間にわたって保
持される。開示される制御ループは特に、ＤＣオフセッ
ト訂正値を適正に判断するのに正しいサンプル決定に依
存しないということにおいて、強固である。
Description
【０００１】
【関連出願の相互参照】この出願は、現在米国特許第
号である、１９９２年８月２７日に提出され
「デジタル適応型等化を伴うＰＲＭＬクラスＩＶサンプ
リングデータ検出を用いたディスクドライブ（DISK DRI
VE USING PRML CLASS IV SAMPLING DATA DETECTION WIT
H DIGITAL ADAPTIVE EQUALIZATION ）」と題され共通の
譲受人に譲渡されている、米国特許出願連続番号第０７
／９３７，０６４号に関連しており、その開示はその全
体がここに完全に述べられているかのように、引用によ
り援用される。
号である、１９９２年８月２７日に提出され
「デジタル適応型等化を伴うＰＲＭＬクラスＩＶサンプ
リングデータ検出を用いたディスクドライブ（DISK DRI
VE USING PRML CLASS IV SAMPLING DATA DETECTION WIT
H DIGITAL ADAPTIVE EQUALIZATION ）」と題され共通の
譲受人に譲渡されている、米国特許出願連続番号第０７
／９３７，０６４号に関連しており、その開示はその全
体がここに完全に述べられているかのように、引用によ
り援用される。
【０００２】
【発明の分野】本発明は一般に伝送媒体から受取られた
デジタルデータを表わすアナログ信号を調整するための
信号処理方法および装置に関する。より特定的には、本
発明は受信されたアナログ信号に導入されたＤＣオフセ
ットをリアルタイムでキャンセルするための信号処理方
法および装置に関する。
デジタルデータを表わすアナログ信号を調整するための
信号処理方法および装置に関する。より特定的には、本
発明は受信されたアナログ信号に導入されたＤＣオフセ
ットをリアルタイムでキャンセルするための信号処理方
法および装置に関する。
【０００３】
【発明の背景】デジタルデータ伝送および記憶システム
では、デジタルデータは、たとえば無線周波数通信の場
合の空中波や、磁気記憶システムの場合の磁気記憶媒体
などのアナログ伝送媒体を介して送られがちなアナログ
信号表現に変換される。受信側では、受信されたアナロ
グ信号は典型的には、デジタルデータ回復プロセスを促
進するために、増幅および波形整形または等化など、何
らかの形のアナログ信号処理をされなければならない。
では、デジタルデータは、たとえば無線周波数通信の場
合の空中波や、磁気記憶システムの場合の磁気記憶媒体
などのアナログ伝送媒体を介して送られがちなアナログ
信号表現に変換される。受信側では、受信されたアナロ
グ信号は典型的には、デジタルデータ回復プロセスを促
進するために、増幅および波形整形または等化など、何
らかの形のアナログ信号処理をされなければならない。
【０００４】受信されたアナログ信号に直流（ＤＣ）オ
フセットが導入されるのは、典型的にはこの受信側での
信号調整プロセスの間のことである。ＤＣオフセット
は、たとえば増幅器およびフィルタなどのアナログ信号
処理回路が理想的な装置ではなく、それらの応答特性と
関連して固有の量のＤＣオフセットを有するということ
によって引起こされるかもしれない。さらに、これらの
装置のＤＣオフセットは通常均一ではなく、温度、集積
回路プロセス、信号の利得等の関数として変動する。こ
れらの理想的でない装置と関連するＤＣオフセットは、
アナログ波形の信号レベルにおけるシフトとして現れ
る。これは訂正されない場合、デジタルデータ回復プロ
セスの性能を低下させ得るものである。
フセットが導入されるのは、典型的にはこの受信側での
信号調整プロセスの間のことである。ＤＣオフセット
は、たとえば増幅器およびフィルタなどのアナログ信号
処理回路が理想的な装置ではなく、それらの応答特性と
関連して固有の量のＤＣオフセットを有するということ
によって引起こされるかもしれない。さらに、これらの
装置のＤＣオフセットは通常均一ではなく、温度、集積
回路プロセス、信号の利得等の関数として変動する。こ
れらの理想的でない装置と関連するＤＣオフセットは、
アナログ波形の信号レベルにおけるシフトとして現れ
る。これは訂正されない場合、デジタルデータ回復プロ
セスの性能を低下させ得るものである。
【０００５】ディスクドライブ記憶システムでは、回転
する磁気ディスクの記録表面上に一連の磁気遷移として
書込まれたデジタルデータを回復させるために、連続時
間のアナログピーク検出方式を用いることが従来行なわ
れてきた。近年、部分応答（「ＰＲ」）信号送信および
最大尤度（「ＭＬ」）シーケンス検出（集合的には「Ｐ
ＲＭＬ」）などのサンプリングされたデータを検出する
技術が、磁気記録システムでは用いられている。ＰＲＭ
Ｌデータチャネルアーキテクチャの一例が、共通の譲受
人に譲渡された米国特許出願連続番号第０７／９３７，
０６４号に示されている。
する磁気ディスクの記録表面上に一連の磁気遷移として
書込まれたデジタルデータを回復させるために、連続時
間のアナログピーク検出方式を用いることが従来行なわ
れてきた。近年、部分応答（「ＰＲ」）信号送信および
最大尤度（「ＭＬ」）シーケンス検出（集合的には「Ｐ
ＲＭＬ」）などのサンプリングされたデータを検出する
技術が、磁気記録システムでは用いられている。ＰＲＭ
Ｌデータチャネルアーキテクチャの一例が、共通の譲受
人に譲渡された米国特許出願連続番号第０７／９３７，
０６４号に示されている。
【０００６】典型的なＰＲＭＬデータチャネルは、ピー
ク検出技術の場合のようにただ１つのピークポイントで
はなく、受信されたアナログ波形から取られたサンプル
の分析に基づきデータを決定する、ＭＬ検出器を有す
る。ＰＲＭＬチャネルを用いるサンプリングされたデー
タのシステムでは、入来するアナログ波形は予め定めら
れた適正なサンプリング時間でアナログ−デジタル
（「Ａ／Ｄ」）コンバータを用いてサンプリングされ量
子化される。それによりＡ／Ｄコンバータへのクロック
は適正な時間にサンプリングするために、入来するデー
タに同期され位相整列される。このために、ＰＲＭＬチ
ャネルは典型的にはＡ／Ｄコンバータのクロックを入来
するデータストリームと迅速に周波数および位相同期さ
せるべく、タイミングループを使用する。ディスクドラ
イブの応用における改良されたタイミングループ、特に
マルチモードのアナログおよびデジタルタイミングルー
プの一例が、米国特許出願連続番号第０７／９３７，０
６４号に開示されている。別の例示的なマルチモードタ
イミングループが、共通の譲受人に譲渡されているジョ
ンソン（Johnson ）らへの米国特許第５，２５８，９３
３号にも開示されており、この開示もまた、ここにその
全体が完全に述べられているかのように引用により援用
されるものである。
ク検出技術の場合のようにただ１つのピークポイントで
はなく、受信されたアナログ波形から取られたサンプル
の分析に基づきデータを決定する、ＭＬ検出器を有す
る。ＰＲＭＬチャネルを用いるサンプリングされたデー
タのシステムでは、入来するアナログ波形は予め定めら
れた適正なサンプリング時間でアナログ−デジタル
（「Ａ／Ｄ」）コンバータを用いてサンプリングされ量
子化される。それによりＡ／Ｄコンバータへのクロック
は適正な時間にサンプリングするために、入来するデー
タに同期され位相整列される。このために、ＰＲＭＬチ
ャネルは典型的にはＡ／Ｄコンバータのクロックを入来
するデータストリームと迅速に周波数および位相同期さ
せるべく、タイミングループを使用する。ディスクドラ
イブの応用における改良されたタイミングループ、特に
マルチモードのアナログおよびデジタルタイミングルー
プの一例が、米国特許出願連続番号第０７／９３７，０
６４号に開示されている。別の例示的なマルチモードタ
イミングループが、共通の譲受人に譲渡されているジョ
ンソン（Johnson ）らへの米国特許第５，２５８，９３
３号にも開示されており、この開示もまた、ここにその
全体が完全に述べられているかのように引用により援用
されるものである。
【０００７】ＰＲＭＬチャネルにおけるアナログ信号調
整プロセスで典型的に利用される別の制御ループは、利
得制御ループである。利得制御ループはＡ／Ｄコンバー
タの入力に提示されるアナログデータストリームの信号
振幅を調節し、コンバータのダイナミックレンジをフル
に利用することをなしとげるために用いられる。迅速に
動作するアナログおよびデジタルマルチモード利得制御
ループの一例が、米国特許出願連続番号第０７／９３
７，０６４号に開示されている。
整プロセスで典型的に利用される別の制御ループは、利
得制御ループである。利得制御ループはＡ／Ｄコンバー
タの入力に提示されるアナログデータストリームの信号
振幅を調節し、コンバータのダイナミックレンジをフル
に利用することをなしとげるために用いられる。迅速に
動作するアナログおよびデジタルマルチモード利得制御
ループの一例が、米国特許出願連続番号第０７／９３
７，０６４号に開示されている。
【０００８】ＤＣオフセットに起因する、入来するアナ
ログ信号レベルにおけるシフトは、利得およびタイミン
グ制御ループの捕捉に悪影響を与え、チャネルの質の低
下をもたらすかもしれない。ＤＣオフセットにより典型
的に引起こされる別の問題点は、全体的なＡ／Ｄコンバ
ータのレンジの低減に関してそれが利得制御ループに持
つ影響であって、これは信号の飽和に繋がり得る。
ログ信号レベルにおけるシフトは、利得およびタイミン
グ制御ループの捕捉に悪影響を与え、チャネルの質の低
下をもたらすかもしれない。ＤＣオフセットにより典型
的に引起こされる別の問題点は、全体的なＡ／Ｄコンバ
ータのレンジの低減に関してそれが利得制御ループに持
つ影響であって、これは信号の飽和に繋がり得る。
【０００９】ＤＣオフセットをキャンセルするための知
られている１つのアプローチは、ＤＣオフセットを導入
するアナログ回路要素と読出チャネルの残りの部分との
間でＡＣ結合を用いることである。この技術は、ＤＣオ
フセットを導入するアナログ回路要素の後にＤＣ遮断キ
ャパシタを用い、それによりアナログ信号の中に存在す
るいかなるＤＣ成分をも取除くことを必要とする。しか
しながら、このアプローチにより制御ループの応答が遅
くなってしまうことがあり得、その結果低周波数では信
号帯域幅が低減されてしまうという望ましくない影響が
もたらされる。
られている１つのアプローチは、ＤＣオフセットを導入
するアナログ回路要素と読出チャネルの残りの部分との
間でＡＣ結合を用いることである。この技術は、ＤＣオ
フセットを導入するアナログ回路要素の後にＤＣ遮断キ
ャパシタを用い、それによりアナログ信号の中に存在す
るいかなるＤＣ成分をも取除くことを必要とする。しか
しながら、このアプローチにより制御ループの応答が遅
くなってしまうことがあり得、その結果低周波数では信
号帯域幅が低減されてしまうという望ましくない影響が
もたらされる。
【００１０】ＤＣオフセットをキャンセルするための知
られている他のアプローチは、リアルタイムでないアプ
ローチであり、ここでは受信されたアナログ信号のＤＣ
オフセットはたとえばチャネルの初期設定の間に一度測
定され、この最初の測定に基づきデータ受信動作の間に
チャネルに訂正値が与えられる。測定された訂正値は、
典型的にはチャネルが再び初期設定されるまで保持され
る。このアプローチはやはり、初期設定時間がより長く
なってしまい、かつドライブのランダムアクセスメモリ
（「ＲＡＭ」）の要求を増大させるので、最適なもので
はない。最も重要なのは、このシステムはデータ受信動
作の間に起こるＤＣオフセットの動的な変化が考慮には
入れられず、したがって補償されないという点で、リア
ルタイムでは機能しないということである。
られている他のアプローチは、リアルタイムでないアプ
ローチであり、ここでは受信されたアナログ信号のＤＣ
オフセットはたとえばチャネルの初期設定の間に一度測
定され、この最初の測定に基づきデータ受信動作の間に
チャネルに訂正値が与えられる。測定された訂正値は、
典型的にはチャネルが再び初期設定されるまで保持され
る。このアプローチはやはり、初期設定時間がより長く
なってしまい、かつドライブのランダムアクセスメモリ
（「ＲＡＭ」）の要求を増大させるので、最適なもので
はない。最も重要なのは、このシステムはデータ受信動
作の間に起こるＤＣオフセットの動的な変化が考慮には
入れられず、したがって補償されないという点で、リア
ルタイムでは機能しないということである。
【００１１】ディスクドライブのアイドル時間（すなわ
ちディスクドライブがデータを読出すまたは書込むため
のユーザの要求をサービスしていないとき）の間にＤＣ
オフセットを取除くべくディスクドライブ内に回路を使
用することが提案されている、この後者のアプローチの
変形が、シュメルベック（Schmerbeck）らによる「部分
応答信号送信を最大尤度検出とともに用いた２７ＭＨｚ
混合アナログ／デジタル磁気記録チャネルＤＳＰ（A 27
MHz Mixed Analog/Digital Magnetic Recording Channe
l DSP Using Partial Response Signalling with Maxim
um LikelihoodDetection ）」と題された文書ＴＰ８．
３、ＩＥＥＥ国際固体回路学会（PaperTP8.3, IEEE Int
ernational Solid State Circuits Conference ）１９
９１年の論文に見られる。この回路も、リアルタイムで
は機能しないだろう。
ちディスクドライブがデータを読出すまたは書込むため
のユーザの要求をサービスしていないとき）の間にＤＣ
オフセットを取除くべくディスクドライブ内に回路を使
用することが提案されている、この後者のアプローチの
変形が、シュメルベック（Schmerbeck）らによる「部分
応答信号送信を最大尤度検出とともに用いた２７ＭＨｚ
混合アナログ／デジタル磁気記録チャネルＤＳＰ（A 27
MHz Mixed Analog/Digital Magnetic Recording Channe
l DSP Using Partial Response Signalling with Maxim
um LikelihoodDetection ）」と題された文書ＴＰ８．
３、ＩＥＥＥ国際固体回路学会（PaperTP8.3, IEEE Int
ernational Solid State Circuits Conference ）１９
９１年の論文に見られる。この回路も、リアルタイムで
は機能しないだろう。
【００１２】知られている３番目のアプローチは、連続
的ＤＣオフセット制御である。このアプローチは次善策
である。なぜならこれはアナログデータストリームに対
して連続的に動作し、そのプロセス中にデータの信号形
状特性を変化させかつループ雑音を導き、それによりチ
ャネルの信号対雑音比が損なわれるからである。データ
信号に対する信号形状の歪を補償するためには、チャネ
ルに訂正ブロックを付加し、それによりシステムの複雑
さと電力消費を増大させることが必要となる。加えて、
典型的なデータセクタの長さにわたって起こるＤＣオフ
セットにおける変化が比較的ゆっくりとしたものである
ため、データに対してＤＣオフセット値を追尾すること
は典型的には必要ではない。
的ＤＣオフセット制御である。このアプローチは次善策
である。なぜならこれはアナログデータストリームに対
して連続的に動作し、そのプロセス中にデータの信号形
状特性を変化させかつループ雑音を導き、それによりチ
ャネルの信号対雑音比が損なわれるからである。データ
信号に対する信号形状の歪を補償するためには、チャネ
ルに訂正ブロックを付加し、それによりシステムの複雑
さと電力消費を増大させることが必要となる。加えて、
典型的なデータセクタの長さにわたって起こるＤＣオフ
セットにおける変化が比較的ゆっくりとしたものである
ため、データに対してＤＣオフセット値を追尾すること
は典型的には必要ではない。
【００１３】したがって、受信されたユーザデータフィ
ールドに対して動作することなく、データ受信動作の間
にリアルタイムで機能する単純なＤＣオフセットキャン
セル制御ループを持つことが望ましい。そのようなシス
テムの別の望ましい局面は、他の信号処理制御ループの
動作に影響を与えることなく、ＤＣオフセットをキャン
セルすることであろう。
ールドに対して動作することなく、データ受信動作の間
にリアルタイムで機能する単純なＤＣオフセットキャン
セル制御ループを持つことが望ましい。そのようなシス
テムの別の望ましい局面は、他の信号処理制御ループの
動作に影響を与えることなく、ＤＣオフセットをキャン
セルすることであろう。
【００１４】
【発明の概要】本発明の一般的な目的は、先行技術の不
利な点や欠点を克服する、アナログ信号処理の間に受信
されたアナログ信号に導入されるＤＣオフセットをキャ
ンセルするためのリアルタイムシステムを提供すること
である。
利な点や欠点を克服する、アナログ信号処理の間に受信
されたアナログ信号に導入されるＤＣオフセットをキャ
ンセルするためのリアルタイムシステムを提供すること
である。
【００１５】本発明における１つの局面の一般的な目的
は、大容量記憶ディスクの記録表面からプリアンブルパ
ターンを読出す間にＤＣオフセット訂正値を知り、その
わかった訂正値をデータ読出時間の間に入来するアナロ
グ信号に与える、単純なリアルタイムの一次制御ループ
を提供することである。
は、大容量記憶ディスクの記録表面からプリアンブルパ
ターンを読出す間にＤＣオフセット訂正値を知り、その
わかった訂正値をデータ読出時間の間に入来するアナロ
グ信号に与える、単純なリアルタイムの一次制御ループ
を提供することである。
【００１６】本発明に関連する目的は、米国特許出願連
続番号第０７／９３７，０６４号に開示されるＰＲＭＬ
読出チャネルアーキテクチャに改良をもたらし、それに
よりそのチャネルアーキテクチャの性能を改善すること
である。
続番号第０７／９３７，０６４号に開示されるＰＲＭＬ
読出チャネルアーキテクチャに改良をもたらし、それに
よりそのチャネルアーキテクチャの性能を改善すること
である。
【００１７】本発明の１つの局面に関連の目的は、受信
されたデータ信号の信号形状特性を変えることのないＤ
Ｃオフセットキャンセルシステムを提供することであ
る。
されたデータ信号の信号形状特性を変えることのないＤ
Ｃオフセットキャンセルシステムを提供することであ
る。
【００１８】本発明の他の目的は、プリアンブル波形か
ら取られたサンプル値とプリアンブル波形上の予め定め
られた適正なサンプル点との正確な整列を必要とはしな
い、ＤＣオフセット制御ループを提供することである。
ら取られたサンプル値とプリアンブル波形上の予め定め
られた適正なサンプル点との正確な整列を必要とはしな
い、ＤＣオフセット制御ループを提供することである。
【００１９】本発明の他の目的は、サンプル値に対して
行なわれた判断を拠り所とはせず、したがって、雑音の
多いチャネル条件下での制御ループの信頼性を改善す
る、ＤＣオフセット制御ループを提供することである。
行なわれた判断を拠り所とはせず、したがって、雑音の
多いチャネル条件下での制御ループの信頼性を改善す
る、ＤＣオフセット制御ループを提供することである。
【００２０】本発明の他の目的は、磁気読出チャネルに
おいて利得およびタイミング制御ループの動作からは独
立して、かつそれに影響を与えることなく、動作する、
ＤＣオフセット制御ループを提供することである。
おいて利得およびタイミング制御ループの動作からは独
立して、かつそれに影響を与えることなく、動作する、
ＤＣオフセット制御ループを提供することである。
【００２１】本発明に従い、アナログ信号処理段の間に
アナログ回路構成要素によって受信されたアナログ信号
に導入されたＤＣオフセットは、リアルタイムＤＣオフ
セット制御ループによって実質的にキャンセルされる、
または取除かれる。制御ループはアナログ通信媒体から
受信された正弦波信号の処理中にＤＣオフセットをキャ
ンセルする。好ましい実施例では、ＤＣオフセット制御
ループはブロックされたデータ転送または記憶システム
内のユーザデータセグメントごとの始まりにおいて好ま
しくは起こる、プリアンブルフィールド内における（選
択されたデータゾーン内の）定周波数正弦波プリアンブ
ルパターンの読出の間に能動化され、ＤＣオフセットキ
ャンセル値を迅速に捕捉する。
アナログ回路構成要素によって受信されたアナログ信号
に導入されたＤＣオフセットは、リアルタイムＤＣオフ
セット制御ループによって実質的にキャンセルされる、
または取除かれる。制御ループはアナログ通信媒体から
受信された正弦波信号の処理中にＤＣオフセットをキャ
ンセルする。好ましい実施例では、ＤＣオフセット制御
ループはブロックされたデータ転送または記憶システム
内のユーザデータセグメントごとの始まりにおいて好ま
しくは起こる、プリアンブルフィールド内における（選
択されたデータゾーン内の）定周波数正弦波プリアンブ
ルパターンの読出の間に能動化され、ＤＣオフセットキ
ャンセル値を迅速に捕捉する。
【００２２】好ましい制御ループは、１／２プリアンブ
ル周期だけ離れた、デジタル化されたプリアンブルサン
プル値を加算して、ＤＣオフセットエラー値を発生す
る。このオフセットエラー値はループ応答を平滑化する
べく１未満（＜１）の値を有するファクタによって乗算
され、アナログ信号表現に変換され、ループ入力におい
て加算接続点にフィードバックされ、入来するアナログ
信号から減算される。好ましいプリアンブルパターンに
おける１／２周期だけ離れたサンプルは、ＤＣオフセッ
トが存在しなければ極性が反対であり、値が等しい。し
たがって、加算されると、結果として得られる値はいず
れもＤＣオフセット値が２倍になる原因とすることがで
きるだろう。
ル周期だけ離れた、デジタル化されたプリアンブルサン
プル値を加算して、ＤＣオフセットエラー値を発生す
る。このオフセットエラー値はループ応答を平滑化する
べく１未満（＜１）の値を有するファクタによって乗算
され、アナログ信号表現に変換され、ループ入力におい
て加算接続点にフィードバックされ、入来するアナログ
信号から減算される。好ましいプリアンブルパターンに
おける１／２周期だけ離れたサンプルは、ＤＣオフセッ
トが存在しなければ極性が反対であり、値が等しい。し
たがって、加算されると、結果として得られる値はいず
れもＤＣオフセット値が２倍になる原因とすることがで
きるだろう。
【００２３】好ましいＤＣオフセット制御ループは、プ
リアンブルの再生が終わるよりもいくらかの時間だけ前
に（ループ乗算器の適正な選択によって）ループ応答が
好ましくは安定化されるまで、複数回のループ反復にわ
たってＤＣオフセットエラーを累算または積分する。こ
こで好ましいとされているループは次に不能化され、そ
のとき累算された、または知られた、安定化されている
オフセット訂正値は保持され、その後データ読出時間に
わたって入来するアナログデータ信号から継続的に減算
される。訂正値は、それがもう一度知られる次のプリア
ンブル時間まで好ましくは保持される。
リアンブルの再生が終わるよりもいくらかの時間だけ前
に（ループ乗算器の適正な選択によって）ループ応答が
好ましくは安定化されるまで、複数回のループ反復にわ
たってＤＣオフセットエラーを累算または積分する。こ
こで好ましいとされているループは次に不能化され、そ
のとき累算された、または知られた、安定化されている
オフセット訂正値は保持され、その後データ読出時間に
わたって入来するアナログデータ信号から継続的に減算
される。訂正値は、それがもう一度知られる次のプリア
ンブル時間まで好ましくは保持される。
【００２４】好ましいＤＣオフセット制御ループのさら
なる利点は、それが特に頑健であり、かつ正確なタイミ
ングの要求から免れているということである。さらに付
加された特性は、ＤＣオフセットキャンセルループが利
得および読出チャネル内のタイミングループに関して直
交するということである。これは、３つのループ（利
得、タイミング、およびＤＣオフセット）の各々が、相
互作用することなく互いに独立して動作するということ
を意味する。
なる利点は、それが特に頑健であり、かつ正確なタイミ
ングの要求から免れているということである。さらに付
加された特性は、ＤＣオフセットキャンセルループが利
得および読出チャネル内のタイミングループに関して直
交するということである。これは、３つのループ（利
得、タイミング、およびＤＣオフセット）の各々が、相
互作用することなく互いに独立して動作するということ
を意味する。
【００２５】本発明の他の局面では、ＤＣオフセットを
受信されたアナログ信号から取除くための発明的な方法
が提供される。開示される好ましい方法は、以下のステ
ップを含む。
受信されたアナログ信号から取除くための発明的な方法
が提供される。開示される好ましい方法は、以下のステ
ップを含む。
【００２６】（ａ） 既知の周波数部分とデータ部分と
を有する受信されたアナログ信号をＤＣオフセット制御
ループに入力するステップ。
を有する受信されたアナログ信号をＤＣオフセット制御
ループに入力するステップ。
【００２７】（ｂ） 既知の周波数部分の受信中に、受
信されたアナログ信号をサンプリングして、取られたサ
ンプルに基づき、一連の中間ＤＣオフセット訂正値を決
定するステップ。
信されたアナログ信号をサンプリングして、取られたサ
ンプルに基づき、一連の中間ＤＣオフセット訂正値を決
定するステップ。
【００２８】（ｃ） ＤＣオフセット制御ループに適切
なＤＣオフセット訂正値がわかるまで、受信されたアナ
ログ信号に中間ＤＣオフセット訂正値を適用するステッ
プ。
なＤＣオフセット訂正値がわかるまで、受信されたアナ
ログ信号に中間ＤＣオフセット訂正値を適用するステッ
プ。
【００２９】（ｄ） わかったＤＣオフセット訂正値を
保持するステップ。 （ｅ） 信号のデータ部分の受信中に、アナログ信号か
ら保持されているＤＣオフセット訂正値を減算するステ
ップ。
保持するステップ。 （ｅ） 信号のデータ部分の受信中に、アナログ信号か
ら保持されているＤＣオフセット訂正値を減算するステ
ップ。
【００３０】本発明における、これらのおよび他の局
面、特徴、目的、および利点は、添付の図面と関連させ
て提示されている、以下のこの発明の好ましい実施例の
詳細な説明を考慮すればより完全に理解かつ認識される
だろう。
面、特徴、目的、および利点は、添付の図面と関連させ
て提示されている、以下のこの発明の好ましい実施例の
詳細な説明を考慮すればより完全に理解かつ認識される
だろう。
【００３１】
【好ましい実施例の詳細な説明】本発明はディスクドラ
イブデータ記憶システムなどのデジタルデータ記憶およ
び検索装置との関連で開示されているが、当業者は本発
明が、信号処理中に受信されたアナログ信号に導入され
るＤＣオフセットがチャネルの性能に不都合な影響を与
える、アナログ信号を通信するためのいかなるシステム
においても効果的に実施されるであろうことを認識する
だろう。
イブデータ記憶システムなどのデジタルデータ記憶およ
び検索装置との関連で開示されているが、当業者は本発
明が、信号処理中に受信されたアナログ信号に導入され
るＤＣオフセットがチャネルの性能に不都合な影響を与
える、アナログ信号を通信するためのいかなるシステム
においても効果的に実施されるであろうことを認識する
だろう。
【００３２】ＰＲＭＬ読出チャネル環境 ここで図１を参照して、本発明に従うＤＣオフセット制
御ループを実施する、例示的でありかつここで好ましい
とされるディスクドライブＰＲＭＬ読出チャネルが示さ
れる。本発明はここではＰＲＭＬ読出チャネルとの関連
で説明されているが、当業者がこの明細書を読み終えた
ならば、この発明は伝統的なピーク検出方式を用いた読
出チャネルにも等しく応用可能であるということが明ら
かとなるであろう。
御ループを実施する、例示的でありかつここで好ましい
とされるディスクドライブＰＲＭＬ読出チャネルが示さ
れる。本発明はここではＰＲＭＬ読出チャネルとの関連
で説明されているが、当業者がこの明細書を読み終えた
ならば、この発明は伝統的なピーク検出方式を用いた読
出チャネルにも等しく応用可能であるということが明ら
かとなるであろう。
【００３３】示されているディスクドライブの例では、
ヘッドディスクアセンブリ（「ＨＤＡ」）８は、少なく
とも１つのデータ記憶ディスク１２を含み、これはスピ
ンドルモータ制御回路１６によって制御されるスピード
の調節されたスピンドルモータ１４によって一定の角速
度で回転される。ＨＤＡはさらに、アクチュエータアー
ムアセンブリ１１によってディスク１２の記録表面に近
接して位置づけられた少なくとも１つの読出／書込トラ
ンスデューサヘッド１０と、ヘッド１０からの出力信号
の最初の増幅をもたらすための前置増幅器回路１８とを
含む。動作の間、すなわちディスク１２が回転している
とき、ヘッド１０は従来のようにディスク１２の記録表
面上で「浮動」関係で空気軸受表面によって支持され
る。前置増幅器回路１８は、好ましくは雑音のピックア
ップを低減すべくヘッド１０に近接して位置づけられ
る。
ヘッドディスクアセンブリ（「ＨＤＡ」）８は、少なく
とも１つのデータ記憶ディスク１２を含み、これはスピ
ンドルモータ制御回路１６によって制御されるスピード
の調節されたスピンドルモータ１４によって一定の角速
度で回転される。ＨＤＡはさらに、アクチュエータアー
ムアセンブリ１１によってディスク１２の記録表面に近
接して位置づけられた少なくとも１つの読出／書込トラ
ンスデューサヘッド１０と、ヘッド１０からの出力信号
の最初の増幅をもたらすための前置増幅器回路１８とを
含む。動作の間、すなわちディスク１２が回転している
とき、ヘッド１０は従来のようにディスク１２の記録表
面上で「浮動」関係で空気軸受表面によって支持され
る。前置増幅器回路１８は、好ましくは雑音のピックア
ップを低減すべくヘッド１０に近接して位置づけられ
る。
【００３４】ＨＤＡ８は広範かつさまざまな実施例およ
びサイズに従うものであってよい。適切なＨＤＡの一例
が、共通の譲受人に譲渡されている米国特許第５，０２
７，２４１号に記載されている。別の適切なＨＤＡが、
共通の譲受人に譲渡されている米国特許第４，６６９，
００４号に記載されている。さらに他の適切なＨＤＡ
が、共通の譲受人に譲渡されている米国特許第５，０８
４，７９１号に記載されている。さらに他のＨＤＡ配列
が、１９９２年５月１２日に提出された「ハードディス
クドライブアーキテクチャ（Hard Disk Drive Architec
ture）」と題された共通の譲受人に譲渡されており同時
継続中である米国特許出願連続番号第０７／８８１，６
７８号に記載されている。これらの特許およびこの出願
の開示は、ここに完全に述べられているかのようにその
全体が引用により援用される。
びサイズに従うものであってよい。適切なＨＤＡの一例
が、共通の譲受人に譲渡されている米国特許第５，０２
７，２４１号に記載されている。別の適切なＨＤＡが、
共通の譲受人に譲渡されている米国特許第４，６６９，
００４号に記載されている。さらに他の適切なＨＤＡ
が、共通の譲受人に譲渡されている米国特許第５，０８
４，７９１号に記載されている。さらに他のＨＤＡ配列
が、１９９２年５月１２日に提出された「ハードディス
クドライブアーキテクチャ（Hard Disk Drive Architec
ture）」と題された共通の譲受人に譲渡されており同時
継続中である米国特許出願連続番号第０７／８８１，６
７８号に記載されている。これらの特許およびこの出願
の開示は、ここに完全に述べられているかのようにその
全体が引用により援用される。
【００３５】読出または検索プロセスの間、（記録プロ
セスの間に複数個の同心に間隔をあけられた記録トラッ
クを巡る一連の磁気遷移として以前に書込まれている、
または記憶されている）ユーザデータおよびオーバヘッ
ド情報が、ヘッド１０により回転するディスク１２の選
択されたデータトラックにおける記録表面から「読出さ
れる」。ヘッド１０は、ディスク１２がヘッド１０の下
で回転される際にヘッド１０に当たる遷移からの磁束の
強さおよび方向を表わす小さいアナログ出力信号を発生
することによって、ストアされている磁気遷移を「読出
す」。
セスの間に複数個の同心に間隔をあけられた記録トラッ
クを巡る一連の磁気遷移として以前に書込まれている、
または記憶されている）ユーザデータおよびオーバヘッ
ド情報が、ヘッド１０により回転するディスク１２の選
択されたデータトラックにおける記録表面から「読出さ
れる」。ヘッド１０は、ディスク１２がヘッド１０の下
で回転される際にヘッド１０に当たる遷移からの磁束の
強さおよび方向を表わす小さいアナログ出力信号を発生
することによって、ストアされている磁気遷移を「読出
す」。
【００３６】好ましい実施例では、読出チャネルに送ら
れる前に、小さいアナログヘッド出力信号は、定利得前
置増幅器回路１８から初期信号ブーストを受取る。ヘッ
ドからの前置増幅されたアナログ出力（「読出信号」）
は、読出チャネルへ伝送され、そこで可変利得増幅器
（「ＶＧＡ」）２０によって増幅され、次にアナログフ
ィルタ２２によって等化またはフィルタリングされる。
フィルタ２２は好ましくは、たとえば米国特許出願連続
番号第０７／９３７，０６４号に開示されている高周波
数ブーストのために付加された２つのプログラム可能な
対向する０を伴なう７次ローパスフィルタなどの、プロ
グラム可能アナログフィルタ−イコライザである。ここ
で好ましいとされる、引用されている出願で示されてい
るゾーンに分けられた記録配列では、フィルタ／イコラ
イザ２２は、好ましくはヘッド１０がそこにおいてデー
タを読出している、同心のデータトラックにおける選択
された放射状のゾーンのデータ転送速度のために最適化
されるべく好ましくはプログラムされる。
れる前に、小さいアナログヘッド出力信号は、定利得前
置増幅器回路１８から初期信号ブーストを受取る。ヘッ
ドからの前置増幅されたアナログ出力（「読出信号」）
は、読出チャネルへ伝送され、そこで可変利得増幅器
（「ＶＧＡ」）２０によって増幅され、次にアナログフ
ィルタ２２によって等化またはフィルタリングされる。
フィルタ２２は好ましくは、たとえば米国特許出願連続
番号第０７／９３７，０６４号に開示されている高周波
数ブーストのために付加された２つのプログラム可能な
対向する０を伴なう７次ローパスフィルタなどの、プロ
グラム可能アナログフィルタ−イコライザである。ここ
で好ましいとされる、引用されている出願で示されてい
るゾーンに分けられた記録配列では、フィルタ／イコラ
イザ２２は、好ましくはヘッド１０がそこにおいてデー
タを読出している、同心のデータトラックにおける選択
された放射状のゾーンのデータ転送速度のために最適化
されるべく好ましくはプログラムされる。
【００３７】ＶＧＡ２０による制御された増幅およびフ
ィルタ２２によるアナログ等化を経た後、読出信号は加
算接続点２４（これの機能は後により完全に説明する）
を通過し、Ａ／Ｄコンバータ２６に入る。Ａ／Ｄコンバ
ータ２６は好ましくは米国特許出願連続番号第０７／９
３７，０６４号に開示されるタイプの６ビット分解能
「フラッシュ」Ａ／Ｄコンバータである。Ａ／Ｄコンバ
ータ２６は、入来するアナログデータストリームをサン
プリングし、これを特定のＡ／Ｄアーキテクチャにより
分解されるビットの数に従い生のデータサンプル
｛ｘk ｝に量子化する。量子化された生のデータサンプ
ル｛ｘk ｝は、フィルタ３６を通過させられ、ここでた
とえばビタビ検出器などの検出器に送られる前に、調整
されたデータサンプル｛ｙk ｝に変形される。フィルタ
３６は好ましくは米国特許出願連続番号第０７／９３
７，０６４号に開示されるタイプの適応型デジタル有限
インパルス応答（「ＦＩＲ」）フィルタである。
ィルタ２２によるアナログ等化を経た後、読出信号は加
算接続点２４（これの機能は後により完全に説明する）
を通過し、Ａ／Ｄコンバータ２６に入る。Ａ／Ｄコンバ
ータ２６は好ましくは米国特許出願連続番号第０７／９
３７，０６４号に開示されるタイプの６ビット分解能
「フラッシュ」Ａ／Ｄコンバータである。Ａ／Ｄコンバ
ータ２６は、入来するアナログデータストリームをサン
プリングし、これを特定のＡ／Ｄアーキテクチャにより
分解されるビットの数に従い生のデータサンプル
｛ｘk ｝に量子化する。量子化された生のデータサンプ
ル｛ｘk ｝は、フィルタ３６を通過させられ、ここでた
とえばビタビ検出器などの検出器に送られる前に、調整
されたデータサンプル｛ｙk ｝に変形される。フィルタ
３６は好ましくは米国特許出願連続番号第０７／９３
７，０６４号に開示されるタイプの適応型デジタル有限
インパルス応答（「ＦＩＲ」）フィルタである。
【００３８】ここで図３（Ａ）を参照して、ここで好ま
しいとされる、ゾーンに分けられたデータ記録技術を用
いるデータブロック記憶および転送システムのためのデ
ータ記録パターンが示される。記録ディスク１２のデー
タトラック上に書込まれたデータブロック８０は、デー
タブロックヘッダフィールド７０、データＩＤフィール
ド７２、およびユーザデータブロック７４などのある種
のオーバヘッド情報を含んでいてもよい。米国特許出願
連続番号第０７／９３７，０６４号に示されるここで好
ましいとされるゾーンに分けられた記録配列では、埋込
まれたサーボセクタまたは「くさび」フィールド７６が
ユーザデータブロック７４に割込み、それを７４Ａおよ
び７４Ｂのようなさまざまなサイズのユーザデータセグ
メントに分割してもよい。
しいとされる、ゾーンに分けられたデータ記録技術を用
いるデータブロック記憶および転送システムのためのデ
ータ記録パターンが示される。記録ディスク１２のデー
タトラック上に書込まれたデータブロック８０は、デー
タブロックヘッダフィールド７０、データＩＤフィール
ド７２、およびユーザデータブロック７４などのある種
のオーバヘッド情報を含んでいてもよい。米国特許出願
連続番号第０７／９３７，０６４号に示されるここで好
ましいとされるゾーンに分けられた記録配列では、埋込
まれたサーボセクタまたは「くさび」フィールド７６が
ユーザデータブロック７４に割込み、それを７４Ａおよ
び７４Ｂのようなさまざまなサイズのユーザデータセグ
メントに分割してもよい。
【００３９】たとえば５１２または１０２４バイトな
ど、予め定められた量のユーザデータが、ユーザデータ
ブロック７４内に記憶されてもよい。ユーザデータブロ
ック７４はまた、ユーザデータに添付される予め定めら
れた数のエラー訂正コード（「ＥＣＣ」）検査バイトお
よびクロス検査（「ＸＣ」）バイトを含んでいてもよ
い。サーボくさびフィールド７６は、本発明とは直接関
係のない従来の態様で選択されたデータ記録トラック上
において適正なヘッド位置を維持すべくサーボバースト
情報を含む。
ど、予め定められた量のユーザデータが、ユーザデータ
ブロック７４内に記憶されてもよい。ユーザデータブロ
ック７４はまた、ユーザデータに添付される予め定めら
れた数のエラー訂正コード（「ＥＣＣ」）検査バイトお
よびクロス検査（「ＸＣ」）バイトを含んでいてもよ
い。サーボくさびフィールド７６は、本発明とは直接関
係のない従来の態様で選択されたデータ記録トラック上
において適正なヘッド位置を維持すべくサーボバースト
情報を含む。
【００４０】一つ一つの記録されたユーザデータセグメ
ント、たとえばデータブロック７４の７４Ａおよび７４
Ｂに先立って、データＩＤフィールド７２がある。好ま
しい実施例では、各データＩＤフィールド７２は（ＡＧ
Ｃフィールドなどの）プリアンブルフィールド７８Ａ
と、同期フィールドパターン７８Ｂとを含む。好ましい
プリアンブルフィールド７８Ａは、図３（Ｂ）に示され
るような方形波で飽和された記録電流に従い記録された
正弦波１／４Ｔプリアンブルパターンを含み、たとえば
９バイトの長さであってもよい。
ント、たとえばデータブロック７４の７４Ａおよび７４
Ｂに先立って、データＩＤフィールド７２がある。好ま
しい実施例では、各データＩＤフィールド７２は（ＡＧ
Ｃフィールドなどの）プリアンブルフィールド７８Ａ
と、同期フィールドパターン７８Ｂとを含む。好ましい
プリアンブルフィールド７８Ａは、図３（Ｂ）に示され
るような方形波で飽和された記録電流に従い記録された
正弦波１／４Ｔプリアンブルパターンを含み、たとえば
９バイトの長さであってもよい。
【００４１】同期フィールドパターン７８Ｂは、好まし
くはプリアンブルパターン７８Ａのすぐ後に続くように
提供される。米国特許出願第０７／９３７，０６４号で
より完全に説明されるように、同期パターンはデータＩ
Ｄフィールド７２のすぐ後に続くユーザデータフィール
ド７４へのバイトクロックの同期のための、独自のアド
レスマークとして働く。バイトクロックはディスクから
読戻されている直列ビットからなる入来するストリーム
からのユーザデータバイトをフレーミングする、直列化
器／非直列化器（図示せず）に与えられる。
くはプリアンブルパターン７８Ａのすぐ後に続くように
提供される。米国特許出願第０７／９３７，０６４号で
より完全に説明されるように、同期パターンはデータＩ
Ｄフィールド７２のすぐ後に続くユーザデータフィール
ド７４へのバイトクロックの同期のための、独自のアド
レスマークとして働く。バイトクロックはディスクから
読戻されている直列ビットからなる入来するストリーム
からのユーザデータバイトをフレーミングする、直列化
器／非直列化器（図示せず）に与えられる。
【００４２】ＰＲＭＬユーザデータが、ディスク１２の
表面から読出されるべき場合、いかなる従来の態様でも
読出チャネル電子装置に供給される、ＲＤＧＡＴＥなど
の論理信号が、真にアサートされる。ＲＤＧＡＴＥ信号
は読出チャネルに、読出モードが能動化されており、間
もなくユーザデータが読出されるということを知らせ
る。読出モードの間、図１に示した利得、タイミング、
およびＤＣオフセット制御ループが、入来するアナログ
データストリームを適正に量子化されたサンプル値｛ｘ
k ｝に正確に変形するプロセスを制御する。
表面から読出されるべき場合、いかなる従来の態様でも
読出チャネル電子装置に供給される、ＲＤＧＡＴＥなど
の論理信号が、真にアサートされる。ＲＤＧＡＴＥ信号
は読出チャネルに、読出モードが能動化されており、間
もなくユーザデータが読出されるということを知らせ
る。読出モードの間、図１に示した利得、タイミング、
およびＤＣオフセット制御ループが、入来するアナログ
データストリームを適正に量子化されたサンプル値｛ｘ
k ｝に正確に変形するプロセスを制御する。
【００４３】読出モードは好ましくは２つのサブモー
ド、すなわち捕捉および追尾に分割される。捕捉モード
はプリアンブルフィールド７８Ａの再生に対応し、追尾
モードは好ましくはユーザデータセグメント、たとえば
７４Ａおよび７４Ｂが読出されるべき捕捉モードの後で
起こる。捕捉モードまたはプリアンブル再生の間に、再
生が図３（Ｃ）に示されるような正弦波８２に似たもの
となるように、ヘッド１０が検出された磁束遷移を処理
する。アナログプリアンブル再生波形は、好ましくはプ
リアンブルの周波数の４倍の速度で（図３（Ｃ）のサン
プルポイント（ＳＰ）で示されるように）ＰＲＭＬ読出
チャネルによってサンプリングされる。したがって、再
生波形の１周期は、好ましくは４つのビットまたはクロ
ック周期を含む。ここで好ましいとされているゾーンに
分けられたデータ記録アーキテクチャでは、ビット周
期、そしてしたがってサンプリング速度は、記録ゾーン
ごとに変動しており、速度は半径方向に最も外側にある
ゾーンにおいて、最も高いということに注意すべきであ
る。
ド、すなわち捕捉および追尾に分割される。捕捉モード
はプリアンブルフィールド７８Ａの再生に対応し、追尾
モードは好ましくはユーザデータセグメント、たとえば
７４Ａおよび７４Ｂが読出されるべき捕捉モードの後で
起こる。捕捉モードまたはプリアンブル再生の間に、再
生が図３（Ｃ）に示されるような正弦波８２に似たもの
となるように、ヘッド１０が検出された磁束遷移を処理
する。アナログプリアンブル再生波形は、好ましくはプ
リアンブルの周波数の４倍の速度で（図３（Ｃ）のサン
プルポイント（ＳＰ）で示されるように）ＰＲＭＬ読出
チャネルによってサンプリングされる。したがって、再
生波形の１周期は、好ましくは４つのビットまたはクロ
ック周期を含む。ここで好ましいとされているゾーンに
分けられたデータ記録アーキテクチャでは、ビット周
期、そしてしたがってサンプリング速度は、記録ゾーン
ごとに変動しており、速度は半径方向に最も外側にある
ゾーンにおいて、最も高いということに注意すべきであ
る。
【００４４】好ましい応用におけるプリアンブルパター
ン７８Ａの再生応答は、いくつかの目的に用いられる。
そのような目的の１つは、タイミングループを適切な初
期開始位相にロックアップし、Ａ／Ｄコンバータ２６の
クロックを読出されるべきデータパターンに同期させる
ことである。プリアンブルパターン７８Ａは、調整され
たデータサンプル｛ｙk ｝がＦＩＲフィルタ３６を出る
ときに、公称の３進（すなわち３レベル）パターンが存
在するよう、ＡＧＣフィールドでは従来より行なわれて
いるように初期利得セッティングを設定するのにも用い
られる。後に説明するように、ここに開示される好まし
いＤＣオフセット制御ループは、捕捉モードの間に適切
なＤＣオフセット訂正値を知るためにもプリアンブルパ
ターン７８Ａを用いる。
ン７８Ａの再生応答は、いくつかの目的に用いられる。
そのような目的の１つは、タイミングループを適切な初
期開始位相にロックアップし、Ａ／Ｄコンバータ２６の
クロックを読出されるべきデータパターンに同期させる
ことである。プリアンブルパターン７８Ａは、調整され
たデータサンプル｛ｙk ｝がＦＩＲフィルタ３６を出る
ときに、公称の３進（すなわち３レベル）パターンが存
在するよう、ＡＧＣフィールドでは従来より行なわれて
いるように初期利得セッティングを設定するのにも用い
られる。後に説明するように、ここに開示される好まし
いＤＣオフセット制御ループは、捕捉モードの間に適切
なＤＣオフセット訂正値を知るためにもプリアンブルパ
ターン７８Ａを用いる。
【００４５】図１の参照に戻って、利得およびタイミン
グループの動作をこれより簡潔に説明する。ＶＧＡ２０
によって入来する読出信号に与えられる利得の量は、図
１に示されるマルチモード利得ループによって制御され
る。利得ループは、Ａ／Ｄコンバータ２６の入力に提示
されるアナログ読出信号の振幅を調節してＡ／Ｄコンバ
ータ２６のダイナミックレンジをフルに利用し、それに
より強化されたサンプル分解能を提供する。前に論じた
ように、ＤＣオフセットは利得ループの捕捉を損ない、
Ａ／Ｄコンバータ２６の入力において読出信号エンベロ
ープを変えるものである。
グループの動作をこれより簡潔に説明する。ＶＧＡ２０
によって入来する読出信号に与えられる利得の量は、図
１に示されるマルチモード利得ループによって制御され
る。利得ループは、Ａ／Ｄコンバータ２６の入力に提示
されるアナログ読出信号の振幅を調節してＡ／Ｄコンバ
ータ２６のダイナミックレンジをフルに利用し、それに
より強化されたサンプル分解能を提供する。前に論じた
ように、ＤＣオフセットは利得ループの捕捉を損ない、
Ａ／Ｄコンバータ２６の入力において読出信号エンベロ
ープを変えるものである。
【００４６】読出モードが（真にアサートされたＲＤＧ
ＡＴＥによって信号で知らされるように）能動化される
と、ＶＧＡ２０の利得はデジタル−アナログコンバータ
（「ＤＡＣ」）３２およびデジタル利得制御回路４０か
らなるデジタル利得制御ループによって制御される。デ
ィスクドライブが非読出モードにある場合、利得は米国
特許出願第０７／９３７，０６４号でより完全に開示さ
れるように、アナログ利得ループによって制御される。
ＡＴＥによって信号で知らされるように）能動化される
と、ＶＧＡ２０の利得はデジタル−アナログコンバータ
（「ＤＡＣ」）３２およびデジタル利得制御回路４０か
らなるデジタル利得制御ループによって制御される。デ
ィスクドライブが非読出モードにある場合、利得は米国
特許出願第０７／９３７，０６４号でより完全に開示さ
れるように、アナログ利得ループによって制御される。
【００４７】読出モードの間、デジタル利得制御回路は
フィルタ３６から取られる調整されたサンプル｛ｙk ｝
を見て、必要に応じて信号利得における適切な調節を決
定する。制御回路４０からの利得調節信号は、次に利得
ＤＡＣ３２に送られ、そこでＶＧＡ２０の利得を制御す
るためのアナログ信号に変換される。
フィルタ３６から取られる調整されたサンプル｛ｙk ｝
を見て、必要に応じて信号利得における適切な調節を決
定する。制御回路４０からの利得調節信号は、次に利得
ＤＡＣ３２に送られ、そこでＶＧＡ２０の利得を制御す
るためのアナログ信号に変換される。
【００４８】図１に示されるマルチモードタイミングル
ープは、Ａ／Ｄコンバータ２６へのタイミング信号と、
入来するデータストリームとの周波数および位相整列を
迅速に得るために用いられる。タイミングループはデジ
タルタイミング制御回路３８、タイミングＤＡＣ３０、
および電圧制御された発振器（「ＶＣＯ」）２８からな
る。読出モードに入ると、タイミングループはまず捕捉
モードで動作してＶＣＯ２８によって供給されるＡ／Ｄ
コンバータ２６のクロックを入来するアナログ信号スト
リームに急速に同期させる。捕捉モードの間、ヘッド１
０はプリアンブルフィールド７８Ａから読出された信号
をＡ／Ｄコンバータ２６に供給し、そこで信号はサンプ
ル値｛ｘk ｝に量子化される。デジタルタイミング制御
回路３８はプリアンブルサンプル値｛ｘk ｝を取り、タ
イミングＤＡＣ３０を介してＶＣＯ２８に供給されるべ
き適切なタイミング調節を決定する。追尾モードに入る
と、デジタルタイミング制御回路３８はＦＩＲフィルタ
３６からの調整されたデータサンプル｛ｙk ｝に基づく
適切なタイミング調節を決定する。デジタルタイミング
制御回路３８からのタイミング調節信号は次にタイミン
グＤＡＣ３０によりアナログ信号に変換され、ＶＣＯ２
８に供給されてＡ／Ｄコンバータ２６のクロックを制御
する。
ープは、Ａ／Ｄコンバータ２６へのタイミング信号と、
入来するデータストリームとの周波数および位相整列を
迅速に得るために用いられる。タイミングループはデジ
タルタイミング制御回路３８、タイミングＤＡＣ３０、
および電圧制御された発振器（「ＶＣＯ」）２８からな
る。読出モードに入ると、タイミングループはまず捕捉
モードで動作してＶＣＯ２８によって供給されるＡ／Ｄ
コンバータ２６のクロックを入来するアナログ信号スト
リームに急速に同期させる。捕捉モードの間、ヘッド１
０はプリアンブルフィールド７８Ａから読出された信号
をＡ／Ｄコンバータ２６に供給し、そこで信号はサンプ
ル値｛ｘk ｝に量子化される。デジタルタイミング制御
回路３８はプリアンブルサンプル値｛ｘk ｝を取り、タ
イミングＤＡＣ３０を介してＶＣＯ２８に供給されるべ
き適切なタイミング調節を決定する。追尾モードに入る
と、デジタルタイミング制御回路３８はＦＩＲフィルタ
３６からの調整されたデータサンプル｛ｙk ｝に基づく
適切なタイミング調節を決定する。デジタルタイミング
制御回路３８からのタイミング調節信号は次にタイミン
グＤＡＣ３０によりアナログ信号に変換され、ＶＣＯ２
８に供給されてＡ／Ｄコンバータ２６のクロックを制御
する。
【００４９】例示的なＰＲＭＬ読出チャネルにおける利
得およびタイミング捕捉ループのより詳細な説明につい
ては、米国特許出願連続番号第０７／９３７，０６４号
を参照されたい。
得およびタイミング捕捉ループのより詳細な説明につい
ては、米国特許出願連続番号第０７／９３７，０６４号
を参照されたい。
【００５０】ＤＣオフセット制御ループ 図１および２に示されるように、この発明に従うＤＣオ
フセット制御ループは、デジタルオフセット制御回路４
２、オフセットＤＡＣ３４、および加算接続点２４を含
む。このループは単純な一次フィードバックループであ
って、捕捉モード（ＲＤＧＡＴＥが真にアサートされて
いるプリアンブル時間）の間にＤＣオフセットをキャン
セルするものである。捕捉モードの間に適切なＤＣオフ
セット訂正を知った後、ループはプリアンブル再生の終
了に先立ち内部カウンタ機能によって不能化され、知ら
れた訂正値は保持され、関連のユーザデータセグメント
のためにデータ読出時間の間に加算接続点２４に与えら
れる。
フセット制御ループは、デジタルオフセット制御回路４
２、オフセットＤＡＣ３４、および加算接続点２４を含
む。このループは単純な一次フィードバックループであ
って、捕捉モード（ＲＤＧＡＴＥが真にアサートされて
いるプリアンブル時間）の間にＤＣオフセットをキャン
セルするものである。捕捉モードの間に適切なＤＣオフ
セット訂正を知った後、ループはプリアンブル再生の終
了に先立ち内部カウンタ機能によって不能化され、知ら
れた訂正値は保持され、関連のユーザデータセグメント
のためにデータ読出時間の間に加算接続点２４に与えら
れる。
【００５１】好ましい制御ループは、各ユーザデータセ
グメントの読出に先立ち、適切な手訂正値を再び知り、
ディスクドライブ動作の間に起こるＤＣオフセットの動
的な変化に対し周期的な補償を提供する。ＲＤＧＡＴＥ
信号が状態を偽に切換える、読出モードの終わりにおい
て、保持された訂正値は何らかの予め定められた初期条
件にクリアまたはリセットされてもよく、それにより次
に読出モードに入るときのために制御ループが準備され
る。等しく好ましいとされる代替的実施例においては、
ユーザデータセグメントが読出されることになってお
り、かつ捕捉モードに入るたびごとに、保持された訂正
値は何らかの予め定められた初期条件にクリア（または
リセット）され、ＤＣオフセット制御ループは同時に能
動化されて次のユーザデータのセグメントのための適切
なＤＣオフセット訂正値を知るようにされてもよい。
グメントの読出に先立ち、適切な手訂正値を再び知り、
ディスクドライブ動作の間に起こるＤＣオフセットの動
的な変化に対し周期的な補償を提供する。ＲＤＧＡＴＥ
信号が状態を偽に切換える、読出モードの終わりにおい
て、保持された訂正値は何らかの予め定められた初期条
件にクリアまたはリセットされてもよく、それにより次
に読出モードに入るときのために制御ループが準備され
る。等しく好ましいとされる代替的実施例においては、
ユーザデータセグメントが読出されることになってお
り、かつ捕捉モードに入るたびごとに、保持された訂正
値は何らかの予め定められた初期条件にクリア（または
リセット）され、ＤＣオフセット制御ループは同時に能
動化されて次のユーザデータのセグメントのための適切
なＤＣオフセット訂正値を知るようにされてもよい。
【００５２】ここで図２に目を向けると、たとえばＶＧ
Ａ２０およびプログラマブルフィルタ２２などのアナロ
グ回路の信号処理要素によって導入されるＤＣオフセッ
トを含む入力信号ｘ′（ｔ）が、加算接続点２４の正の
入力に入力される。ＤＣオフセットを含むプリアンブル
再生波形の一例が、図３（Ｃ）で、水平な０ＤＣ電圧軸
について対称的に配設された理想的な再生波形８４から
量Ｋだけ正の方向にずれている上方の波形８２として示
されている。見て取れるように、ＤＣオフセットは再生
波形８２全体を図３（Ｃ）の０ＤＣ電圧軸に関してシフ
トさせる。
Ａ２０およびプログラマブルフィルタ２２などのアナロ
グ回路の信号処理要素によって導入されるＤＣオフセッ
トを含む入力信号ｘ′（ｔ）が、加算接続点２４の正の
入力に入力される。ＤＣオフセットを含むプリアンブル
再生波形の一例が、図３（Ｃ）で、水平な０ＤＣ電圧軸
について対称的に配設された理想的な再生波形８４から
量Ｋだけ正の方向にずれている上方の波形８２として示
されている。見て取れるように、ＤＣオフセットは再生
波形８２全体を図３（Ｃ）の０ＤＣ電圧軸に関してシフ
トさせる。
【００５３】アナログオフセット調節信号Ｏｆｆ（ｔ）
（この信号の発生は後に説明する）が、図１および２で
表わされるようなフィードバック配列において加算接続
点２４の負の入力に供給される。加算接続点２４は入力
信号ｘ′（ｔ）からオフセット調節信号Ｏｆｆ（ｔ）を
減算し、ループに適切なオフセット調節信号がわかった
後で、その出力において最終的に訂正されたアナログ信
号ｘc （ｔ）を残す。
（この信号の発生は後に説明する）が、図１および２で
表わされるようなフィードバック配列において加算接続
点２４の負の入力に供給される。加算接続点２４は入力
信号ｘ′（ｔ）からオフセット調節信号Ｏｆｆ（ｔ）を
減算し、ループに適切なオフセット調節信号がわかった
後で、その出力において最終的に訂正されたアナログ信
号ｘc （ｔ）を残す。
【００５４】好ましい実施例では、信号ｘ（ｔ）はビッ
ト周期（ｆs ＝１／Ｔ）にわたって１に等しいクロック
周波数で動作するＡ／Ｄコンバータ２６によって６ビッ
トデジタルサンプル値ｘn に量子化される。デジタルサ
ンプル値ｘn はチャネルビットクロックレート（「ＢＩ
ＴＣＬＫ」）で直列接続されたメモリ回路またはシフト
レジスタ５０および５２に順次クロックされる。シフト
レジスタ５０、５２および６２はいかなる従来の態様で
も提供されるステートマシンコントローラからイネーブ
ル信号を受取る。イネーブル信号は、読出モードに入る
までレジスタ５０、５２および６２の出力を０値に保持
することによって、ループ動作の開始を制御するべく、
ＲＤＧＡＴＥ信号から導出される。イネーブル信号はま
た、読出モードに入るたびに新しい訂正値が知られるよ
うに、ＲＤＧＡＴＥがレジスタ５０、５２、および６２
をクリアすることによって偽にアサートされたときに読
出モードの終わりにおいて制御ループをリセットするた
めに用いてもよい。
ト周期（ｆs ＝１／Ｔ）にわたって１に等しいクロック
周波数で動作するＡ／Ｄコンバータ２６によって６ビッ
トデジタルサンプル値ｘn に量子化される。デジタルサ
ンプル値ｘn はチャネルビットクロックレート（「ＢＩ
ＴＣＬＫ」）で直列接続されたメモリ回路またはシフト
レジスタ５０および５２に順次クロックされる。シフト
レジスタ５０、５２および６２はいかなる従来の態様で
も提供されるステートマシンコントローラからイネーブ
ル信号を受取る。イネーブル信号は、読出モードに入る
までレジスタ５０、５２および６２の出力を０値に保持
することによって、ループ動作の開始を制御するべく、
ＲＤＧＡＴＥ信号から導出される。イネーブル信号はま
た、読出モードに入るたびに新しい訂正値が知られるよ
うに、ＲＤＧＡＴＥがレジスタ５０、５２、および６２
をクリアすることによって偽にアサートされたときに読
出モードの終わりにおいて制御ループをリセットするた
めに用いてもよい。
【００５５】非読出モードの間、すなわちディスクアイ
ドルモードの間、イネーブル信号は偽にアサートされ、
レジスタ５０、５２および６２の出力は０または他の何
らかの初期条件に保持される。読出モードに入ったと
き、イネーブル信号はＢＩＴＣＬＫ信号が存在するよう
になり、意義深いサンプル値が制御ループによって処理
されるために利用可能となるまで、偽に保持される。一
旦ＢＩＴＣＬＫが存在するようになると、イネーブル信
号は真に切換えられ、ループは入来するサンプル値を処
理し始める。図４、５および６で、イネーブル信号が真
にアサートされるまでのプリアンブル再生の開始からの
わずかな遅延が示されており、ここではループ捕捉は、
たとえばおよそ２０番目のサンプルまで開始されない。
ドルモードの間、イネーブル信号は偽にアサートされ、
レジスタ５０、５２および６２の出力は０または他の何
らかの初期条件に保持される。読出モードに入ったと
き、イネーブル信号はＢＩＴＣＬＫ信号が存在するよう
になり、意義深いサンプル値が制御ループによって処理
されるために利用可能となるまで、偽に保持される。一
旦ＢＩＴＣＬＫが存在するようになると、イネーブル信
号は真に切換えられ、ループは入来するサンプル値を処
理し始める。図４、５および６で、イネーブル信号が真
にアサートされるまでのプリアンブル再生の開始からの
わずかな遅延が示されており、ここではループ捕捉は、
たとえばおよそ２０番目のサンプルまで開始されない。
【００５６】シフトレジスタ５０および５２ならびに加
算器５４の組合せは、２ビット周期離れたサンプル値ｘ
n を加算するために用いられる。クロックサイクルごと
に、入来するサンプル値ｘn がレジスタ５０に入力さ
れ、以前のサンプル値ｘn-1 はレジスタ５０からレジス
タ５２の入力へ出力され、次の前回のサンプル値ｘn-2
がレジスタ５２からライン５３上で加算器回路５４に出
力される。シフトレジスタ５０への入力も、ライン５１
を介して加算器５４に接続されるので、２ビット周期離
れたプリアンブルサンプル値がともに加算されて、ＤＣ
オフセットエラー値Δｏn ＝ｘn ＋ｘn-2 が得られる。
算器５４の組合せは、２ビット周期離れたサンプル値ｘ
n を加算するために用いられる。クロックサイクルごと
に、入来するサンプル値ｘn がレジスタ５０に入力さ
れ、以前のサンプル値ｘn-1 はレジスタ５０からレジス
タ５２の入力へ出力され、次の前回のサンプル値ｘn-2
がレジスタ５２からライン５３上で加算器回路５４に出
力される。シフトレジスタ５０への入力も、ライン５１
を介して加算器５４に接続されるので、２ビット周期離
れたプリアンブルサンプル値がともに加算されて、ＤＣ
オフセットエラー値Δｏn ＝ｘn ＋ｘn-2 が得られる。
【００５７】図３（Ｃ）から見て取れるように、定周波
数プリアンブルバースト波形８４では、１／２プリアン
ブル周期だけ離れたサンプル値は極性が逆であり、ＤＣ
オフセットが存在しない場合、等しい値である。そのよ
うなサンプル値が波形８２などのＤＣオフセットを含む
定周波数プリアンブルバースト波形から取られ、その後
加算して合わせられた場合、キャンセルの結果はチャネ
ルが経験する実際のＤＣオフセットの２倍の量となるだ
ろう。もちろん、１／２プリアンブル周期離れたサンプ
ル値を加算することは、図３（Ｃ）に示される１／４Ｔ
周期プリアンブル波形上のサンプルポイント（ＳＰ）で
取られた２ビット周期離れているサンプル値を加算する
ことに等価である。
数プリアンブルバースト波形８４では、１／２プリアン
ブル周期だけ離れたサンプル値は極性が逆であり、ＤＣ
オフセットが存在しない場合、等しい値である。そのよ
うなサンプル値が波形８２などのＤＣオフセットを含む
定周波数プリアンブルバースト波形から取られ、その後
加算して合わせられた場合、キャンセルの結果はチャネ
ルが経験する実際のＤＣオフセットの２倍の量となるだ
ろう。もちろん、１／２プリアンブル周期離れたサンプ
ル値を加算することは、図３（Ｃ）に示される１／４Ｔ
周期プリアンブル波形上のサンプルポイント（ＳＰ）で
取られた２ビット周期離れているサンプル値を加算する
ことに等価である。
【００５８】好ましい制御ループの利点の１つは、適正
に働くために、Ａ／Ｄコンバータ２６のクロックがプリ
アンブル波形と正確に位相整列する、またはＡ／Ｄコン
バータ２６において正確な信号振幅が存在する必要がな
いということである。これは、再生波形上のサンプリン
グポイント（ＳＰ）における位相シフトが、やはりＤＣ
オフセットエラー値（実際のＤＣオフセットの２倍）を
得るのに１／２プリアンブル周期離れたサンプル値の加
算をもたらすということで容易に認識できる。
に働くために、Ａ／Ｄコンバータ２６のクロックがプリ
アンブル波形と正確に位相整列する、またはＡ／Ｄコン
バータ２６において正確な信号振幅が存在する必要がな
いということである。これは、再生波形上のサンプリン
グポイント（ＳＰ）における位相シフトが、やはりＤＣ
オフセットエラー値（実際のＤＣオフセットの２倍）を
得るのに１／２プリアンブル周期離れたサンプル値の加
算をもたらすということで容易に認識できる。
【００５９】加算器５４からのＤＣオフセットエラー値
Δｏn は、乗算器回路５８により２で除算され、定ルー
プ利得ファクタδにより乗算される。ループが徐々に適
切な訂正値を悟り、ループ応答を平滑化できるように、
ループ利得ファクタは好ましくは１未満（＜１）であ
る。加算器６０はレジスタ６２の入力に接続され、レジ
スタ６２の出力は加算器６０の入力へフィードバック配
列で接続される。
Δｏn は、乗算器回路５８により２で除算され、定ルー
プ利得ファクタδにより乗算される。ループが徐々に適
切な訂正値を悟り、ループ応答を平滑化できるように、
ループ利得ファクタは好ましくは１未満（＜１）であ
る。加算器６０はレジスタ６２の入力に接続され、レジ
スタ６２の出力は加算器６０の入力へフィードバック配
列で接続される。
【００６０】加算器６０とフィードバックされたシフト
レジスタ６２との組合せは、スケーリングされるＤＣオ
フセットエラー値（δΔｏn ）／２を累算して累算され
たオフセット訂正値Ｏｆｆn に到達するための積分器と
して機能する。Ｏｆｆn はレジスタ６２から出力され、
オフセットＤＡＣ３４によりアナログ調節信号Ｏｆｆ
（ｔ）に変換されてから、入力信号ｘ′（ｔ）より最終
的に減算される。
レジスタ６２との組合せは、スケーリングされるＤＣオ
フセットエラー値（δΔｏn ）／２を累算して累算され
たオフセット訂正値Ｏｆｆn に到達するための積分器と
して機能する。Ｏｆｆn はレジスタ６２から出力され、
オフセットＤＡＣ３４によりアナログ調節信号Ｏｆｆ
（ｔ）に変換されてから、入力信号ｘ′（ｔ）より最終
的に減算される。
【００６１】好ましい実施例では、シフトレジスタ６２
はチャネルビットクロック信号ＢＩＴＣＬＫの周波数の
２分の１であるクロック信号ＢＩＴＣＬＫ２を供給され
るので、スケーリングされたＤＣオフセットエラー値は
１つおきのビットクロックサイクルで積分される。この
方策により、たとえば電力消費とクロック周波数とが比
例しているＣＭＯＳ回路の実現例において電力消費が減
らされる。レジスタ６２がクロックされると、現在スケ
ーリングされているエラー値（δΔｏn ）／２とフィー
ドバックされた以前の累算されたオフセット訂正値Ｏｆ
ｆn-1 とを加えたものからなるその現在の入力値Ｏｆｆ
n がその出力に送られ、オフセットＤＡＣ３４により受
取られる。次に続くビットクロックサイクルでは、レジ
スタ６２はクロックされず、その出力は前のビットクロ
ックサイクルと同じ値に維持される。このようにして、
オフセット訂正は１つおきのビットクロックサイクルに
おいて更新される。
はチャネルビットクロック信号ＢＩＴＣＬＫの周波数の
２分の１であるクロック信号ＢＩＴＣＬＫ２を供給され
るので、スケーリングされたＤＣオフセットエラー値は
１つおきのビットクロックサイクルで積分される。この
方策により、たとえば電力消費とクロック周波数とが比
例しているＣＭＯＳ回路の実現例において電力消費が減
らされる。レジスタ６２がクロックされると、現在スケ
ーリングされているエラー値（δΔｏn ）／２とフィー
ドバックされた以前の累算されたオフセット訂正値Ｏｆ
ｆn-1 とを加えたものからなるその現在の入力値Ｏｆｆ
n がその出力に送られ、オフセットＤＡＣ３４により受
取られる。次に続くビットクロックサイクルでは、レジ
スタ６２はクロックされず、その出力は前のビットクロ
ックサイクルと同じ値に維持される。このようにして、
オフセット訂正は１つおきのビットクロックサイクルに
おいて更新される。
【００６２】たとえばキャパシタなどのアナログ積分器
回路をと備える制御ループの積分器部分の実現例もま
た、この発明の企図するところに含まれる。この場合、
積分器機能はオフセットＤＡＣ３４と加算接続点２４の
負の入力との間で接地されたキャパシタを位置づけるこ
とによってループにおけるアナログ側に移動させてもよ
い。ＤＡＣ３４はその入力においてエラー信号を出力エ
ラー電流に変換し、これはキャパシタによって積分され
加算接続点２４に供給される。
回路をと備える制御ループの積分器部分の実現例もま
た、この発明の企図するところに含まれる。この場合、
積分器機能はオフセットＤＡＣ３４と加算接続点２４の
負の入力との間で接地されたキャパシタを位置づけるこ
とによってループにおけるアナログ側に移動させてもよ
い。ＤＡＣ３４はその入力においてエラー信号を出力エ
ラー電流に変換し、これはキャパシタによって積分され
加算接続点２４に供給される。
【００６３】好ましいＤＣオフセット制御ループは、捕
捉モードの間に能動化されて適切なＤＣオフセット訂正
値を知る。シフトレジスタ５０、５２および６２へのイ
ネーブル信号が状態を真に切換える捕捉モードの始まり
において、ステートマシンコントローラは何らかの従来
の態様でクロックサイクルを数え始め、ループ動作が始
まる。プリアンブルの長さより少ない、またはそれに等
しい予め定められたプログラム可能な数のクロックサイ
クルの後、ループの積分器セクション（加算器６０およ
びシフトレジスタ６２）への入力は不能化され、関連の
ユーザデータセグメントが読出されているときにデータ
追尾中累算された訂正値Ｏｆｆn がレジスタ６２の出力
に保持される。訂正値を知るのに必要なループの反復回
数は、ＤＣオフセットの量、およびたとえばループ利得
ファクタδの選択に依存している。
捉モードの間に能動化されて適切なＤＣオフセット訂正
値を知る。シフトレジスタ５０、５２および６２へのイ
ネーブル信号が状態を真に切換える捕捉モードの始まり
において、ステートマシンコントローラは何らかの従来
の態様でクロックサイクルを数え始め、ループ動作が始
まる。プリアンブルの長さより少ない、またはそれに等
しい予め定められたプログラム可能な数のクロックサイ
クルの後、ループの積分器セクション（加算器６０およ
びシフトレジスタ６２）への入力は不能化され、関連の
ユーザデータセグメントが読出されているときにデータ
追尾中累算された訂正値Ｏｆｆn がレジスタ６２の出力
に保持される。訂正値を知るのに必要なループの反復回
数は、ＤＣオフセットの量、およびたとえばループ利得
ファクタδの選択に依存している。
【００６４】実施の際にはＡＮＤゲートであってもよ
い、スイッチ５６により図２において表わされる不能化
メカニズムは、予め定められた数のビットクロックサイ
クルが到達された後でループの積分器セクションを非活
性化するのに用いられ、これによりＤＣオフセットエラ
ー値はもはやレジスタの入力に流れ込まなくなる。スイ
ッチは上述のループカウンタから導出されるＣＯＵＮＴ
／ＮＯＣＯＵＮＴなどのループ不能化信号が偽にアサー
トされたときに開にされる。
い、スイッチ５６により図２において表わされる不能化
メカニズムは、予め定められた数のビットクロックサイ
クルが到達された後でループの積分器セクションを非活
性化するのに用いられ、これによりＤＣオフセットエラ
ー値はもはやレジスタの入力に流れ込まなくなる。スイ
ッチは上述のループカウンタから導出されるＣＯＵＮＴ
／ＮＯＣＯＵＮＴなどのループ不能化信号が偽にアサー
トされたときに開にされる。
【００６５】次の方程式は、好ましいＤＣオフセット制
御ループの動作を説明するものである。
御ループの動作を説明するものである。
【００６６】
【数１】
【００６７】上の式において、 ｘ（ｔ）：オフセット訂正後のアナログ信号。
【００６８】ｘ′（ｔ）：オフセット訂正前のアナログ
信号。 ｘn ：デジタルサンプル値。
信号。 ｘn ：デジタルサンプル値。
【００６９】Δｏn ：デジタルオフセットエラー。 ｎ：サンプリング段階。
【００７０】Ｔ：ビット周期。 δ：ループ利得ファクタ。
【００７１】Ｏｆｆn ：デジタルオフセット訂正値 Ｏｆｆ（ｔ）：アナログオフセット調節信号。
【００７２】以下に示すベリログ（Verilog ）TM−ＸＬ
バージョン１．６Ｂのプログラムリストは、ＤＣオフセ
ット制御回路４２の現在好ましいとされるハードウェア
実現例を説明するものである。
バージョン１．６Ｂのプログラムリストは、ＤＣオフセ
ット制御回路４２の現在好ましいとされるハードウェア
実現例を説明するものである。
【００７３】
【表１】
【００７４】
【表２】
【００７５】
【表３】
【００７６】
【表４】
【００７７】図４は、Ａ／Ｄコンバータの下位８ビット
（「ＬＳＢ」）における初期のＤＣオフセットに対する
本発明に従うＤＣオフセット制御ループの応答を示す。
ループのＤＣオフセット訂正は正のオフセットおよび負
のオフセットの双方について示される。この特定の例に
ついては、ループは５０ビット前後で安定化する。前に
論じたように、ループが安定化するのにかかる時間は、
たとえばＤＣオフセットの量およびループ利得ファクタ
δに依存する。
（「ＬＳＢ」）における初期のＤＣオフセットに対する
本発明に従うＤＣオフセット制御ループの応答を示す。
ループのＤＣオフセット訂正は正のオフセットおよび負
のオフセットの双方について示される。この特定の例に
ついては、ループは５０ビット前後で安定化する。前に
論じたように、ループが安定化するのにかかる時間は、
たとえばＤＣオフセットの量およびループ利得ファクタ
δに依存する。
【００７８】図５は、ＰＲＭＬ記録チャネルにおける例
示的な利得およびタイミング制御ループと関連して働く
好ましいＤＣオフセット制御ループの性能を示す。それ
らが直交していることにより、３つのループはすべて同
時にアクティブとなることができる。上方のグラフはＤ
Ｃオフセットを示し、真ん中のグラフはタイミングルー
プを示し、下方のグラフは利得ループを示す。
示的な利得およびタイミング制御ループと関連して働く
好ましいＤＣオフセット制御ループの性能を示す。それ
らが直交していることにより、３つのループはすべて同
時にアクティブとなることができる。上方のグラフはＤ
Ｃオフセットを示し、真ん中のグラフはタイミングルー
プを示し、下方のグラフは利得ループを示す。
【００７９】ＰＲＭＬ読出チャネルにおけるＡ／Ｄコン
バータから取られるデジタル化されたサンプル値
｛ｘk ｝上に重ね合わせられた好ましいＤＣオフセット
制御ループのループ応答は、図６に示される。ループの
積分器部分はカットオフ点で示されるようにビット１５
０の前後で非活性化され、そのわかった訂正値はデータ
セクション（これはループのカットオフの後で起こる離
散したサンプルポイントにより示される）の間一定に保
持される。
バータから取られるデジタル化されたサンプル値
｛ｘk ｝上に重ね合わせられた好ましいＤＣオフセット
制御ループのループ応答は、図６に示される。ループの
積分器部分はカットオフ点で示されるようにビット１５
０の前後で非活性化され、そのわかった訂正値はデータ
セクション（これはループのカットオフの後で起こる離
散したサンプルポイントにより示される）の間一定に保
持される。
【００８０】以上のこの発明の実施例についての説明
で、発明の目的は完全に達成されたことが認識されるで
あろう。また、当業者には、この発明の精神および範囲
から逸脱することなく構成における多くの変更および発
明における広く異なった実施例および応用が示唆される
であろうことを理解するであろう。ここにおける開示お
よび説明は、純粋に例示的なものであり、いかなる意味
においても限定的なものとしては意図されていない。
で、発明の目的は完全に達成されたことが認識されるで
あろう。また、当業者には、この発明の精神および範囲
から逸脱することなく構成における多くの変更および発
明における広く異なった実施例および応用が示唆される
であろうことを理解するであろう。ここにおける開示お
よび説明は、純粋に例示的なものであり、いかなる意味
においても限定的なものとしては意図されていない。
【図１】本発明のＤＣオフセット制御ループを組入れた
ディスクドライブＰＲＭＬ読出チャネルのブロック図で
ある。
ディスクドライブＰＲＭＬ読出チャネルのブロック図で
ある。
【図２】本発明の好ましいＤＣオフセット制御ループの
機能的ブロック図である。
機能的ブロック図である。
【図３】（Ａ）はブロックされたデータ記憶システム内
の磁気記憶ディスクのデータ記憶表面上に形成された記
録パターンの図であり、（Ｂ）は好ましいプリアンブル
パターンを記録するのに用いられる書込電流のグラフ図
であり、（Ｃ）はアナログ信号のフォーマットにおける
定周波数バーストプリアンブルフィールドからのリード
バック信号を表わすグラフ図である。
の磁気記憶ディスクのデータ記憶表面上に形成された記
録パターンの図であり、（Ｂ）は好ましいプリアンブル
パターンを記録するのに用いられる書込電流のグラフ図
であり、（Ｃ）はアナログ信号のフォーマットにおける
定周波数バーストプリアンブルフィールドからのリード
バック信号を表わすグラフ図である。
【図４】正および負のＤＣオフセットについてのＤＣオ
フセット制御ループの応答を示すグラフ図である。
フセット制御ループの応答を示すグラフ図である。
【図５】プリアンブル捕捉の間の利得およびタイミング
ループに関して本発明のＤＣオフセット制御ループの直
交動作を示すグラフ図である。
ループに関して本発明のＤＣオフセット制御ループの直
交動作を示すグラフ図である。
【図６】対応する信号のサンプルおよびカットオフ点と
ともに示されるＤＣオフセット制御ループ応答のグラフ
図である。
ともに示されるＤＣオフセット制御ループ応答のグラフ
図である。
２０ 可変利得増幅器 ２２ アナログフィルタ ２４ 加算接続点 ２６ アナログ−デジタルコンバータ ３２ デジタル−アナログコンバータ ３６ ＦＩＲフィルタ ４０ デジタル利得制御回路
Claims (30)
- 【請求項１】 既知の周波数部分を有するアナログ信号
を受信しながらＤＣオフセットをキャンセルする方法で
あって、 （ａ） 受信された信号をＤＣオフセット制御ループに
入力するステップと、 （ｂ） 既知の周波数部分を受信する間に、受信された
アナログ信号をサンプリングし、前記サンプルに基づ
き、一連の中間ＤＣオフセット訂正値を決定するステッ
プと、 （ｃ） 前記ＤＣオフセット制御ループに適切なＤＣオ
フセット訂正値が知られるまで、前記受信されたアナロ
グ信号に前記中間ＤＣオフセット訂正値を適用するステ
ップと、 （ｄ） 前記知られたＤＣオフセット訂正値を保持する
ステップと、 （ｅ） 信号の残りを受信する間にアナログ信号から前
記保持されるＤＣオフセット訂正値を減算するステップ
とを含む、方法。 - 【請求項２】 前記ＤＣオフセット制御ループはディス
クドライブ記憶システムの読出チャネル内に含まれ、受
信されたアナログ信号は磁気記録ディスクの記録表面上
に記憶される情報を回復させる磁気データトランスデュ
ーサヘッドから受信される、請求項１に記載の方法。 - 【請求項３】 受信されたアナログ信号は複数個のデー
タ部分と複数個の既知の周波数部分とを含み、前記既知
の周波数部分の各々は定周波数バーストプリアンブルを
含み、前記複数個のデータ部分の各々の受信に先立ち前
記定周波数プリアンブルバーストの１つが受信される、
請求項１に記載の方法。 - 【請求項４】 受信されたアナログ信号をサンプリング
し、受信されたアナログ信号に中間訂正値を適用して、
適切なＤＣオフセット訂正値を知るステップは、ディス
クドライブ記憶システムにおいて捕捉モードに入るごと
に起こり、前記捕捉モードは前記定周波数プリアンブル
バーストの受信に対応しており、前記保持および減算ス
テップは前記ディスクドライブが入る各捕捉モードの終
わりに先立ち行なわれる、請求項３に記載の方法。 - 【請求項５】 前記ＤＣオフセット制御ループは、受信
されたアナログ信号の各データ部分の受信に先立ち、適
切なＤＣオフセット訂正値を再び知る、請求項３に記載
の方法。 - 【請求項６】 受信されたアナログ信号の既知の周波数
部分は、磁気記録ディスクの記録表面から読出された定
周波数プリアンブルバーストを含み、前記定周波数プリ
アンブルバーストは一連の磁気遷移として前記ディスク
の前記表面上に以前に書込まれている、請求項１に記載
の方法。 - 【請求項７】 （ａ） 受信されたアナログ信号を離散
した時間間隔で取られたデジタルサンプル値に量子化す
るステップと、 （ｂ） 前記定周波プリアンブルバーストの受信の間に
１／２周期離れて取られたサンプル値を加算することに
よって複数個のＤＣオフセットエラー値を発生するステ
ップと、 （ｃ） ２で除算されたループ利得ファクタにより前記
複数個のＤＣオフセットエラー値を乗算することによっ
て、複数個のスケーリングされた訂正値を得るステップ
と、 （ｄ） 前記複数個のスケーリングされた訂正値を積分
器に直列入力するステップと、 （ｅ） 複数個の中間ＤＣオフセット訂正値を得るため
に前記直列入力されスケーリングされた訂正値を積分す
るステップとをさらに含む、請求項６に記載の方法。 - 【請求項８】 前記積分ステップは１つおきの直列入力
されスケーリングされた訂正値に対して行なわれる、請
求項７に記載の方法。 - 【請求項９】 （ａ） 受信されたアナログ信号を離散
された時間間隔で取られたデジタルサンプル値に量子化
するステップと、 （ｂ） 前記定周波数プリアンブルバーストの受信の間
に取られた符号が逆のサンプル値を加算することによっ
て複数個のＤＣオフセットエラー値を発生するステップ
と、 （ｃ） ２で除算されたループ利得ファクタで前記複数
個のＤＣオフセットエラー値を乗算することによって、
複数個のスケーリングされた訂正値を得るステップと、 （ｄ） 前記複数個のスケーリングされた訂正値を積分
器に直列入力するステップと、 （ｅ） 前記直列入力されスケーリングされた訂正値を
積分して複数個の中間ＤＣオフセット訂正値を得るステ
ップと、をさらに含む、請求項６に記載の方法。 - 【請求項１０】 前記積分ステップは、１つおきの直列
入力されスケーリングされた訂正値に対して行なわれ
る、請求項９に記載の方法。 - 【請求項１１】 周期的正弦波部分を有するアナログ信
号を受信しながらＤＣオフセットをキャンセルする方法
であって、 （ａ） 受信された信号を離散した時間間隔におけるデ
ジタルサンプル値に量子化するステップと、 （ｂ） 正弦波プリアンブル部分を受信する間に１／２
周期離れて取られたサンプル値を加算することによって
ＤＣオフセットエラー値を発生するステップと、 （ｃ） ２で除算されたループ利得ファクタで前記複数
個のＤＣオフセットエラー値の各々を乗算することによ
ってスケーリングされた訂正値を得るステップと、 （ｄ） 前記スケーリングされた訂正値を積分器に入力
してＤＣオフセット訂正値を累算するステップと、 （ｅ） 前記積分器からＤＣオフセット訂正値を出力す
るステップと、 （ｆ） 前記ＤＣオフセット訂正値をアナログオフセッ
ト調節信号に変換するステップと、 （ｇ） 前記アナログオフセット調節信号を受信された
アナログ信号から減算するステップと、 （ｈ） 安定化されたＤＣオフセット訂正値が得られる
まで、前記アナログオフセット調節信号を減算すること
により受信された信号を量子化するステップを繰返すス
テップと、 （ｉ） 前記安定化されたＤＣオフセット訂正値を前記
積分器の出力に保持するステップと、 （ｊ） 前記ＤＣオフセット訂正値をアナログオフセッ
ト調節信号に繰返し変換するステップと、 （ｋ） 信号の残りを受信する間に前記受信されたアナ
ログ信号から前記安定化されたＤＣオフセット訂正値を
減算するステップとを含む、方法。 - 【請求項１２】 前記積分器は、１つおきの直列入力さ
れスケーリングされた訂正値を累算する、請求項１１に
記載の方法。 - 【請求項１３】 受信されたアナログ信号の周期的正弦
波部分は、ディスクドライブ記憶システムにおけるデー
タトランスデューサヘッドによって磁気記録ディスクの
記録表面から読出される、請求項１１に記載の方法。 - 【請求項１４】 受信されたアナログ信号は複数個のデ
ータブロックおよび複数個の正弦波プリアンブルを含
み、前記複数個の正弦波プリアンブルの１つは各データ
ブロックの受信に先立って受信される、請求項１１に記
載の方法。 - 【請求項１５】 適切なＤＣオフセット訂正値は各デー
タブロックの受信に先立ち再び知られる、請求項１２に
記載の方法。 - 【請求項１６】 ＤＣオフセット制御ループであって、 第１の入力および第２の入力ならびに出力を有する加算
接続点を含み、前記第１の入力はアナログ信号処理要素
に接続され、さらに 入力および出力を有するアナログ−デジタルコンバータ
を含み、前記アナログ−デジタルコンバータの入力は前
記加算接続点の前記出力に接続され、さらに前記アナロ
グ−デジタルコンバータの前記出力に接続される入力、
および第２のメモリ回路の入力に接続される出力を有す
る第１のメモリ回路と、 入力および出力を有する第１の加算器回路とを含み、前
記第１の加算器回路の入力は前記第２のメモリ回路の出
力および前記第１のメモリ回路の前記入力に接続され、
さらに前記第１の加算器回路の前記出力に接続される入
力、および出力を有する乗算器回路と、 前記乗算器回路の前記出力に接続される入力、および出
力を有する積分器回路と、 前記積分器回路の前記出力に接続される入力、および前
記加算接続点の前記第２の入力に接続される出力を有す
るデジタル−アナログコンバータとを含む、ＤＣオフセ
ット制御ループ。 - 【請求項１７】 前記積分器回路は加算器回路およびメ
モリ回路を含み、前記加算器回路は前記乗算器回路の前
記出力に接続される入力、および前記メモリ回路の入力
に接続される出力を有し、前記メモリ回路は出力が前記
加算器回路の前記入力にフィードバックされかつ前記デ
ジタル−アナログコンバータの前記入力に接続される、
請求項１６に記載のＤＣオフセット制御ループ。 - 【請求項１８】 前記積分器回路は前記デジタル−アナ
ログコンバータの前記出力と、前記加算接続点の前記第
２の入力との間に接続されたキャパシタを含む、請求項
１６に記載のＤＣオフセット制御ループ。 - 【請求項１９】 前記ループはディスクドライブ記憶サ
ブシステムの読出チャネル内に含まれる、請求項１６に
記載のＤＣオフセット制御ループ。 - 【請求項２０】 前記ディスクドライブの前記読出チャ
ネルはさらに、タイミング制御ループおよび利得制御ル
ープを含み、前記ＤＣオフセット制御ループは前記タイ
ミングおよび前記利得ループの応答特性に影響を与える
ことなく動作する、請求項１９に記載のＤＣオフセット
制御ループ。 - 【請求項２１】 前記第１および第２のメモリ回路なら
びに前記積分器回路はさらに、前記回路出力を予め定め
られた値に保持するためのイネーブル入力を含む、請求
項１６に記載のＤＣオフセット制御ループ。 - 【請求項２２】 信号を前記ＤＣオフセット制御ループ
に挿入されるスイッチ手段に送り、開であるときに前記
積分器回路から前記入力を取除く前に、予め定められた
数のビットクロックサイクルを数えるためのカウンタ手
段をさらに含む、請求項１６に記載のＤＣオフセット制
御ループ。 - 【請求項２３】 前記第１および第２のメモリ回路は予
め定められた周波数を有するビットクロック信号を受信
する、請求項１６に記載のＤＣオフセット制御ループ。 - 【請求項２４】 前記積分器回路は前記ビットクロック
レートの前記予め定められた周波数の２分の１に等しい
クロック信号を受信する、請求項２３に記載のＤＣオフ
セット制御ループ。 - 【請求項２５】 ディスク記憶ドライブにおけるＤＣオ
フセット制御ループであって、 磁気記録ディスクの記録表面から読出されたアナログ入
力信号からＤＣオフセット調節信号を減算するための減
算手段を含み、前記入力信号は既知の周期を有する定周
波数プリアンブルバースト部分とデータ部分とを含み、
前記減算手段は前記減算から得られた差信号を出力し、
さらに前記減算手段に接続され、前記差信号をデジタル
サンプル値にサンプリングかつ量子化するためのサンプ
リング手段と、 前記デジタルサンプル値を受取り、サンプリングされた
符号が逆のデジタルサンプル値を加算して一連のＤＣオ
フセットエラー値を得るための加算器手段と、 ループ利得ファクタにより前記ＤＣオフセットエラー値
をスケーリングするための乗算器手段と、 前記乗算器手段に接続され、前記スケーリングされたＤ
Ｃオフセットエラー値を累算しかつＤＣオフセット訂正
値をデジタル−アナログコンバータに出力するための積
分器手段とを備え、前記デジタル−アナログコンバータ
は前記出力を前記積分器手段から受取り、かつ前記ＤＣ
オフセット調節信号入力を前記減算手段に発生する、Ｄ
Ｃオフセット制御ループ。 - 【請求項２６】 前記積分器手段は加算器回路とメモリ
回路とを含み、前記加算器回路は前記メモリ回路の入力
に接続され、前記メモリ回路は前記加算器回路の前記入
力にフィードバックされる出力を有する、請求項２５に
記載のＤＣオフセット制御ループ。 - 【請求項２７】 制御ループ動作を開始するためのイネ
ーブル手段をさらに含む、請求項２５に記載のＤＣオフ
セット制御ループ。 - 【請求項２８】 前記積分器手段は１つおきの前記スケ
ーリングされたＤＣオフセットエラー値を積分する、請
求項２５に記載のＤＣオフセット制御ループ。 - 【請求項２９】 前記サンプリング手段および前記加算
器手段は、予め定められた周波数を有するビットクロッ
ク信号を受取る、請求項２５に記載のＤＣオフセット制
御ループ。 - 【請求項３０】 予め定められた数のビットクロックサ
イクルが到達された後に前記積分器手段を不能化するた
めの手段をさらに含む、請求項２８に記載のＤＣオフセ
ット制御ループ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/276817 | 1994-07-18 | ||
| US08/276,817 US5459679A (en) | 1994-07-18 | 1994-07-18 | Real-time DC offset control and associated method |
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|---|---|
| JPH08130470A true JPH08130470A (ja) | 1996-05-21 |
Family
ID=23058180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180118A Pending JPH08130470A (ja) | 1994-07-18 | 1995-07-17 | アナログ信号を受信しながらｄｃオフセットをキャンセルする方法およびｄｃオフセット制御ループ |
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| US (1) | US5459679A (ja) |
| EP (1) | EP0693750A2 (ja) |
| JP (1) | JPH08130470A (ja) |
| KR (1) | KR960006300A (ja) |
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