JP2757799B2 - ジャイレータ回路を用いた接地インダクタンス回路 - Google Patents
ジャイレータ回路を用いた接地インダクタンス回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ジャイレータ回路に関
し、特に接地インダクタンス回路に関する。
し、特に接地インダクタンス回路に関する。
【０００２】
【従来の技術】従来のジャイレータ回路を用いた接地イ
ンダクタンス回路として、例えば特開平１−２０８０１
１号公報には以下に説明する構成が提案されている。
ンダクタンス回路として、例えば特開平１−２０８０１
１号公報には以下に説明する構成が提案されている。
【０００３】図５に、この従来のジャイレータ回路を用
いた接地インダクタンス回路のブロック図を示す。
いた接地インダクタンス回路のブロック図を示す。
【０００４】図５を参照して、第１、第２のトランスコ
ンダクタンスアンプ１、２（「Operational Transcondu
ctance Amplifier」であり、「ＯＴＡ１、２」ともい
う）のそれぞれの２入力端子と２出力端子を接続し、Ｏ
ＴＡ２の２入力端子間（すなわちＯＴＡ１の２出力端子
間）に容量３を接続し、ＯＴＡ１の１入力端子を交流的
に接地させた回路構成となっている。
ンダクタンスアンプ１、２（「Operational Transcondu
ctance Amplifier」であり、「ＯＴＡ１、２」ともい
う）のそれぞれの２入力端子と２出力端子を接続し、Ｏ
ＴＡ２の２入力端子間（すなわちＯＴＡ１の２出力端子
間）に容量３を接続し、ＯＴＡ１の１入力端子を交流的
に接地させた回路構成となっている。
【０００５】次に、図６を参照して、従来のジャイレー
タ回路を用いた接地インダクタンス回路の、動作原理を
説明する。
タ回路を用いた接地インダクタンス回路の、動作原理を
説明する。
【０００６】図６において、第１、第２のトランスコン
ダクタンスアンプ１、２のトランスコンダクタンスをＧ
とすれば、この回路がジャイレータとして機能するため
には、Ｙパラメータを用いると次式（１）が成り立つ。
ダクタンスアンプ１、２のトランスコンダクタンスをＧ
とすれば、この回路がジャイレータとして機能するため
には、Ｙパラメータを用いると次式（１）が成り立つ。
【０００７】
【数１】
【０００８】上式（１）式を整理すると、次式（２）、
（３）が成り立つ。
（３）が成り立つ。
【０００９】Ｉ１＝−Ｇ・Ｖ２ …（２） Ｉ２＝Ｇ・Ｖ１ …（３）
【００１０】また、トランスコンダクタンスＧはインピ
ーダンスの逆数であるから、次式（４）として与えら
れ、式（２）、（３）、（４）より次式（５）が導出さ
れる。
ーダンスの逆数であるから、次式（４）として与えら
れ、式（２）、（３）、（４）より次式（５）が導出さ
れる。
【００１１】Ｇ＝１／Ｒｇ …（４）
【００１２】
【数２】
【００１３】上式（５）において、−Ｖ２／Ｉ２は、図
３に示すように、端子ＸＸ′から見たインピーダンスに
置き換えられる。入力端と出力端のインピーダンスを、
それぞれＺ１、Ｚ２とすれば、次式（６）が得られる。
３に示すように、端子ＸＸ′から見たインピーダンスに
置き換えられる。入力端と出力端のインピーダンスを、
それぞれＺ１、Ｚ２とすれば、次式（６）が得られる。
【００１４】
【数３】
【００１５】端子ＸＸ′間にキャパシタ（容量＝Ｃ）を
接続すれば、インピーダンスＺ２は次式（７）で与えら
れる（但し、ｊ2＝−１、またω＝２πｆ、ｆは周波
数）。
接続すれば、インピーダンスＺ２は次式（７）で与えら
れる（但し、ｊ2＝−１、またω＝２πｆ、ｆは周波
数）。
【００１６】Ｚ２＝１／ｊωＣ …（７）
【００１７】上式（６）に（７）を代入して、インピー
ダンスＺ１は次式（７）で与えられる。
ダンスＺ１は次式（７）で与えられる。
【００１８】Ｚ１＝ｊωＣ Ｒｇ2 …（８）
【００１９】Ｚ１＝ｊωＬとすれば、インダクタンスＬ
は次式（９）で与えられる。
は次式（９）で与えられる。
【００２０】Ｌ＝Ｒｇ2Ｃ …（９）
【００２１】従って、図７に示すように、ＯＡＴ１の入
力端子の一側を接地すれば、接地のインダクタンス回路
が形成される。
力端子の一側を接地すれば、接地のインダクタンス回路
が形成される。
【００２２】
【発明が解決しようとする課題】図８に、この従来のジ
ャイレータ回路を用いた接地インダクタンス回路の、実
際の回路例を示す。
ャイレータ回路を用いた接地インダクタンス回路の、実
際の回路例を示す。
【００２３】図８には、電源電圧を１．０５Ｖ、アナロ
ググランド（交流的に接地されたライン）のバイアスを
０．８８Ｖ、容量を１００ｐＦにしたときの主なノード
のＤ．Ｃ．バイアスを併記している。このＤ．Ｃ．バイ
アスは、ＡＷＢ、ＳＰＩＣＥ等の回路シミュレータによ
りシミュレーションして得たものである。
ググランド（交流的に接地されたライン）のバイアスを
０．８８Ｖ、容量を１００ｐＦにしたときの主なノード
のＤ．Ｃ．バイアスを併記している。このＤ．Ｃ．バイ
アスは、ＡＷＢ、ＳＰＩＣＥ等の回路シミュレータによ
りシミュレーションして得たものである。
【００２４】シミュレーションの結果より、ＯＴＡの各
入力端子および出力端子のバイアスが大きくズレ、あら
ゆる所でトランジスタが飽和しており、正常に動作して
いないことがわかる。接地インダクタンスの値として
も、ｆ＝５００ｋＨｚ時に、Ｚｉｎ＝１５．４ＫΩに対
し、直列抵抗成分ｒ＝１３．２ＫΩであるから、ほとん
ど直列抵抗成分となっている。
入力端子および出力端子のバイアスが大きくズレ、あら
ゆる所でトランジスタが飽和しており、正常に動作して
いないことがわかる。接地インダクタンスの値として
も、ｆ＝５００ｋＨｚ時に、Ｚｉｎ＝１５．４ＫΩに対
し、直列抵抗成分ｒ＝１３．２ＫΩであるから、ほとん
ど直列抵抗成分となっている。
【００２５】従って、インダクタンスの特性の良さとし
ては、Ｑ＝１．１７、ＰＨＡＳＥ＝３０．６ｄｅｇ（理
想的には、Ｑ＝∞、位相（ＰＨＡＳＥ）＝９０ｄｅｇ）
であり、実際の回路上は、接地のインダクタンスとして
は、ほとんど機能していないことがわかる。
ては、Ｑ＝１．１７、ＰＨＡＳＥ＝３０．６ｄｅｇ（理
想的には、Ｑ＝∞、位相（ＰＨＡＳＥ）＝９０ｄｅｇ）
であり、実際の回路上は、接地のインダクタンスとして
は、ほとんど機能していないことがわかる。
【００２６】このように、前記従来の回路においては、
理論上は接地インダクタンスであっても、実回路上はほ
とんど使用不可能であるという問題を有している。
理論上は接地インダクタンスであっても、実回路上はほ
とんど使用不可能であるという問題を有している。
【００２７】従って、本発明の目的は、上述した問題を
解決し、Ｄ．Ｃ．バイアスがくずれず、極めて安定した
特性が得られるジャイレータ回路を用いた接地インダク
タンス回路を提供することにある。
解決し、Ｄ．Ｃ．バイアスがくずれず、極めて安定した
特性が得られるジャイレータ回路を用いた接地インダク
タンス回路を提供することにある。
【００２８】
【課題を解決するための手段】前記目的を達成するた
め、本発明のジャイレータ回路を用いた接地インダクタ
ンス回路は、少なくとも２つの入力端子と２つの出力端
子を有する第１及び第２のトランスコンダクタンスアン
プにおいて、前記第１のトランスコンダクタンスアンプ
の第１入力端子と、前記第２のトランスコンダクタンス
アンプの第２入力端子の同相出力である第２の出力端子
を接続し、前記第１のトランスコンダクタンスアンプの
第１の入力端子の同相出力である第１出力端子と、前記
第２のトランスコンダクタンスアンプの第１入力端子
と、他端を交流的に接地した容量の一端とを接続し、前
記第１のトランスコンダクタンスアンプの第２入力端子
と、前記第１のトランスコンダクタンスアンプの第２入
力端子の同相出力である第２出力端子と、前記第２のト
ランスコンダクタンスアンプの第２入力端子と、前記第
２のトランスコンダクタンスアンプの第１入力端子の同
相出力である第１出力端子を、それぞれ交流的に接地さ
せた回路構成を有する。
め、本発明のジャイレータ回路を用いた接地インダクタ
ンス回路は、少なくとも２つの入力端子と２つの出力端
子を有する第１及び第２のトランスコンダクタンスアン
プにおいて、前記第１のトランスコンダクタンスアンプ
の第１入力端子と、前記第２のトランスコンダクタンス
アンプの第２入力端子の同相出力である第２の出力端子
を接続し、前記第１のトランスコンダクタンスアンプの
第１の入力端子の同相出力である第１出力端子と、前記
第２のトランスコンダクタンスアンプの第１入力端子
と、他端を交流的に接地した容量の一端とを接続し、前
記第１のトランスコンダクタンスアンプの第２入力端子
と、前記第１のトランスコンダクタンスアンプの第２入
力端子の同相出力である第２出力端子と、前記第２のト
ランスコンダクタンスアンプの第２入力端子と、前記第
２のトランスコンダクタンスアンプの第１入力端子の同
相出力である第１出力端子を、それぞれ交流的に接地さ
せた回路構成を有する。
【００２９】また、本発明においては、第１、第２のト
ランスコンダクタンスアンプは、電流負荷の回路構成と
され、該電流負荷の電流源が、カレントアンプから構成
されていることを特徴とする。
ランスコンダクタンスアンプは、電流負荷の回路構成と
され、該電流負荷の電流源が、カレントアンプから構成
されていることを特徴とする。
【００３０】
【作用】本発明によれば、ＯＴＡ１の第１入力端子とＯ
ＴＡ２の第２出力端子とを接続し、ＯＴＡ１の第１出力
端子とＯＴＡ２の第１入力端子と一側接地の容量とを接
続し、ＯＴＡ１の第２入力端子と、第２出力端子と、Ｏ
ＴＡ２の第２入力端子と、第１出力端子とを、交流的に
接地させることにより、Ｄ．Ｃ．バイアスがくずれず、
バイアスのバランスが極めて安定した回路を構成するこ
とができる。
ＴＡ２の第２出力端子とを接続し、ＯＴＡ１の第１出力
端子とＯＴＡ２の第１入力端子と一側接地の容量とを接
続し、ＯＴＡ１の第２入力端子と、第２出力端子と、Ｏ
ＴＡ２の第２入力端子と、第１出力端子とを、交流的に
接地させることにより、Ｄ．Ｃ．バイアスがくずれず、
バイアスのバランスが極めて安定した回路を構成するこ
とができる。
【００３１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００３２】
【実施例１】図１は、本発明の一実施例の構成を示すブ
ロック図である。図１に示すように、第１のトランスコ
ンダクタンスアンプ１（「ＯＴＡ１」という）１の第１
入力端子（この場合非反転入力端子）と、第２のトラン
スコンダクタンスアンプ２（「ＯＴＡ２」という）の第
２出力端子とを接続し、ＯＴＡ１の第１出力端子と、Ｏ
ＴＡ２の第１入力端子（非反転入力端子）と、他端が接
地された容量３の一端とを接続し、ＯＴＡ１の第２入力
端子と、第２出力端子と、ＯＴＡ２の第２入力端子と、
第１出力端子を、交流的に接地させた回路構成をとって
いる。
ロック図である。図１に示すように、第１のトランスコ
ンダクタンスアンプ１（「ＯＴＡ１」という）１の第１
入力端子（この場合非反転入力端子）と、第２のトラン
スコンダクタンスアンプ２（「ＯＴＡ２」という）の第
２出力端子とを接続し、ＯＴＡ１の第１出力端子と、Ｏ
ＴＡ２の第１入力端子（非反転入力端子）と、他端が接
地された容量３の一端とを接続し、ＯＴＡ１の第２入力
端子と、第２出力端子と、ＯＴＡ２の第２入力端子と、
第１出力端子を、交流的に接地させた回路構成をとって
いる。
【００３３】図２は、本発明の一実施例による動作原理
を説明したブロック図である。
を説明したブロック図である。
【００３４】図２を参照して、本実施例に係るジャイレ
ータ回路を用いた接地インダクタンスの動作原理につい
て詳しく説明する。
ータ回路を用いた接地インダクタンスの動作原理につい
て詳しく説明する。
【００３５】図２において、ＯＴＡのトランスコンダク
タンスをＧとすれば、この回路がジャイレータとなるた
めには、Ｙパラメータを用いると次式（１０）が成り立
つ。
タンスをＧとすれば、この回路がジャイレータとなるた
めには、Ｙパラメータを用いると次式（１０）が成り立
つ。
【００３６】
【数４】
【００３７】上式（１０）を整理すると、次式（１
１）、（１２）が成り立つ。
１）、（１２）が成り立つ。
【００３８】Ｉ１′＝−Ｇ・Ｖ２′ …（１１） Ｉ２′＝Ｇ・Ｖ１′ …（１２）
【００３９】また、電圧Ｖ２′、電流Ｉ２′はそれぞれ
次式（１３）、（１４）で与えられる。
次式（１３）、（１４）で与えられる。
【００４０】 Ｖ２′＝Ｖｃ＝Ｉｃ／ｊωＣ …（１３） Ｉ２′＝−Ｉｃ …（１４）
【００４１】トランスコンダクタンスＧはインピーダン
スの逆数であるから、次式（１５）で与えられる。
スの逆数であるから、次式（１５）で与えられる。
【００４２】Ｇ＝１／Ｒｇ …（１５）
【００４３】従って、上式（１１）〜（１５）より次式
（１６）が導出される。
（１６）が導出される。
【００４４】
【数５】
【００４５】入力端からみたインピーダンスをＺ１′と
すれば、次式（１７）が成り立つ。
すれば、次式（１７）が成り立つ。
【００４６】Ｚ１′＝ｊωＣＲｇ2 …（１７）
【００４７】従って、Ｚ＝ｊωＬとすれば、インダクタ
ンスＬは次式（１８）で与えられる。
ンスＬは次式（１８）で与えられる。
【００４８】Ｌ＝Ｒｇ2Ｃ …（１８）
【００４９】従って本実施例に係る回路は、接地のイン
ダクタンスを形成していることがわかる。
ダクタンスを形成していることがわかる。
【００５０】次に、本発明のジャイレータ回路を用いた
接地インダクタンス回路の、一実施例による具体的な回
路について、図面を参照して説明する。
接地インダクタンス回路の、一実施例による具体的な回
路について、図面を参照して説明する。
【００５１】図３に、本発明の一実施例による具体的な
回路を示す。
回路を示す。
【００５２】図３を参照して、第１のトランスコンダク
タンスアンプは、差動対トランジスタＱ１５、Ｑ１６、
この差動対トランジスタとベース、コレクタをそれぞれ
共通に接続した差動対トランジスタＱ１４、Ｑ１７、電
流負荷を構成するトランジスタＱ１０、Ｑ１１、それぞ
れの差動対トランジスタエミッタに共通接続された定電
流源を構成するトランジスタＱ２２、Ｑ２３からなる。
差動対トランジスタＱ１９、Ｑ２０等を含む第２のトラ
ンスコンダクタンスアンプも同様にして構成される。容
量Ｃ１０は、図１の容量３に対応している。第１、第２
のトランスコンダクタンスアンプの電流負荷を構成する
ＰＮＰトランジシタＱ１０〜Ｑ１３のベースは、コレク
タ・ベースが互いに接続（Ｃ・Ｂ接続）されたトランジ
スタＱ２８のベースに共通接続され、トランスコンダク
タンスアンプの電流源を構成するＮＰＮトランジシタＱ
２２〜Ｑ２５のベースは、カレントミラーの出力側トラ
ンジスタＱ２６のベースに共通接続されている。なお、
図３において、参照符号Ｃ〜Ｊは電流計を表わしてい
る。
タンスアンプは、差動対トランジスタＱ１５、Ｑ１６、
この差動対トランジスタとベース、コレクタをそれぞれ
共通に接続した差動対トランジスタＱ１４、Ｑ１７、電
流負荷を構成するトランジスタＱ１０、Ｑ１１、それぞ
れの差動対トランジスタエミッタに共通接続された定電
流源を構成するトランジスタＱ２２、Ｑ２３からなる。
差動対トランジスタＱ１９、Ｑ２０等を含む第２のトラ
ンスコンダクタンスアンプも同様にして構成される。容
量Ｃ１０は、図１の容量３に対応している。第１、第２
のトランスコンダクタンスアンプの電流負荷を構成する
ＰＮＰトランジシタＱ１０〜Ｑ１３のベースは、コレク
タ・ベースが互いに接続（Ｃ・Ｂ接続）されたトランジ
スタＱ２８のベースに共通接続され、トランスコンダク
タンスアンプの電流源を構成するＮＰＮトランジシタＱ
２２〜Ｑ２５のベースは、カレントミラーの出力側トラ
ンジスタＱ２６のベースに共通接続されている。なお、
図３において、参照符号Ｃ〜Ｊは電流計を表わしてい
る。
【００５３】図３には、従来回路との比較ができるよう
に、電源電圧を１．０５Ｖ、アナロググランド（交流的
に接地されたライン）のバイアスを０．８８Ｖ、容量Ｃ
１０を１００ｐＦにしたときの主なノードのＤ．Ｃ．バ
イアスを併記している。このＤ．Ｃ．バイアスは、ＡＷ
Ｂ、ＳＰＩＣＥ等の回路シミュレータによりシミュレー
ションして得たものである。
に、電源電圧を１．０５Ｖ、アナロググランド（交流的
に接地されたライン）のバイアスを０．８８Ｖ、容量Ｃ
１０を１００ｐＦにしたときの主なノードのＤ．Ｃ．バ
イアスを併記している。このＤ．Ｃ．バイアスは、ＡＷ
Ｂ、ＳＰＩＣＥ等の回路シミュレータによりシミュレー
ションして得たものである。
【００５４】シミュレーションの結果より、本実施例に
よれば、トランスコンダクタンスアンプの各入力端子お
よび出力端子のＤ．Ｃ．バイアスは、８８０ｍＶを中心
に略±５ｍＶの精度となり（図３のノードＫ、Ｌ、Ｍ、
Ｎ参照）、極めて安定した結果となっている。これに対
し、図８を参照して、前記従来の回路では８８０ｍＶを
中心に最大５７０ｍＶのずれ（第１のトランスコンダク
タンスアンプ１の差動対トランジスタのコレクタノード
ＫのＤ．Ｃ．バイアスは３０９ｍＶ）が生じている。す
なわち、本実施例によれば、前記従来例よりも極めて安
定したＤ．Ｃ．バイアスを提供している。
よれば、トランスコンダクタンスアンプの各入力端子お
よび出力端子のＤ．Ｃ．バイアスは、８８０ｍＶを中心
に略±５ｍＶの精度となり（図３のノードＫ、Ｌ、Ｍ、
Ｎ参照）、極めて安定した結果となっている。これに対
し、図８を参照して、前記従来の回路では８８０ｍＶを
中心に最大５７０ｍＶのずれ（第１のトランスコンダク
タンスアンプ１の差動対トランジスタのコレクタノード
ＫのＤ．Ｃ．バイアスは３０９ｍＶ）が生じている。す
なわち、本実施例によれば、前記従来例よりも極めて安
定したＤ．Ｃ．バイアスを提供している。
【００５５】また、本実施例においては、接地インダク
タンスの値としても、ｆ＝５００ｋＨｚ時に、Ｚｉｎ＝
２２．５ＫΩに対し、直列抵抗成分ｒ＝１．３ＫΩと十
分低い値となっている。インダクタンスの特性の良さと
しては、Ｑ＝１７．３、ＰＨＡＳＥ＝８６．７ｄｅｇ
（従来回路では、Ｑ＝１．１７、ＰＨＡＳＥ＝３０．６
ｄｅｇ）であり、実際の受動素子としてのコイルの特性
は、Ｑ＝２０程度であるから、実使用上も接地のインダ
クタンスとして十分機能できることがわかる。
タンスの値としても、ｆ＝５００ｋＨｚ時に、Ｚｉｎ＝
２２．５ＫΩに対し、直列抵抗成分ｒ＝１．３ＫΩと十
分低い値となっている。インダクタンスの特性の良さと
しては、Ｑ＝１７．３、ＰＨＡＳＥ＝８６．７ｄｅｇ
（従来回路では、Ｑ＝１．１７、ＰＨＡＳＥ＝３０．６
ｄｅｇ）であり、実際の受動素子としてのコイルの特性
は、Ｑ＝２０程度であるから、実使用上も接地のインダ
クタンスとして十分機能できることがわかる。
【００５６】
【実施例２】続いて、本発明のジャイレータ回路を用い
た接地インダクタンスの、別な実施例による、具体的な
回路について図面を用いて説明する。
た接地インダクタンスの、別な実施例による、具体的な
回路について図面を用いて説明する。
【００５７】図４は、本発明のジャイレータ回路を用い
た接地インダクタンスの、別な回路例である。
た接地インダクタンスの、別な回路例である。
【００５８】図４に示すように、第１、第２のトランス
コンダクタンスアンプの電流源について、ＮＰＮトラン
ジスタ側（Ｑ２２〜Ｑ２５）は、そのままベース共通ラ
インで接続されているが、電流負荷を構成するＰＮＰト
ランジスタ側（Ｑ１０〜Ｑ１３）は、差動対トランジス
タＱ３４、３５とカレントミラー（Ｑ２９、Ｑ３０）か
ら構成されるカレントアンプに接続されている。すなわ
ち、カレントアンプの出力はトランジスタＱ２８のベー
スに入力され、そのコレクタ電流はカレントアンプに帰
還入力され、トランジスタＱ２８のベース電流のバラツ
キが制御され、この結果、第１、第２のトランスコンダ
クタンスアンプの電流負荷を構成するＰＮＰトランジス
タＱ１０、Ｑ１１及びＱ１２、Ｑ１３のベース電流も同
様にして制御されるため、そのコレクタ電流（負荷電
流）も一定に制御されることになる。
コンダクタンスアンプの電流源について、ＮＰＮトラン
ジスタ側（Ｑ２２〜Ｑ２５）は、そのままベース共通ラ
インで接続されているが、電流負荷を構成するＰＮＰト
ランジスタ側（Ｑ１０〜Ｑ１３）は、差動対トランジス
タＱ３４、３５とカレントミラー（Ｑ２９、Ｑ３０）か
ら構成されるカレントアンプに接続されている。すなわ
ち、カレントアンプの出力はトランジスタＱ２８のベー
スに入力され、そのコレクタ電流はカレントアンプに帰
還入力され、トランジスタＱ２８のベース電流のバラツ
キが制御され、この結果、第１、第２のトランスコンダ
クタンスアンプの電流負荷を構成するＰＮＰトランジス
タＱ１０、Ｑ１１及びＱ１２、Ｑ１３のベース電流も同
様にして制御されるため、そのコレクタ電流（負荷電
流）も一定に制御されることになる。
【００５９】今、電源電圧を１．０５Ｖ、アナロググラ
ンドバイアスを０．８８Ｖ、容量を１００ｐＦにした時
の主なＤ．Ｃ．バイアスを併記している。このＤ．Ｃ．
バイアスは、ＡＷＢ、ＳＰＩＣＥ等の回路シミュレータ
によりシミュレーションしたものである。なお、カレン
トアンプのバイアスは、トランジスタが飽和しない程度
にしている。
ンドバイアスを０．８８Ｖ、容量を１００ｐＦにした時
の主なＤ．Ｃ．バイアスを併記している。このＤ．Ｃ．
バイアスは、ＡＷＢ、ＳＰＩＣＥ等の回路シミュレータ
によりシミュレーションしたものである。なお、カレン
トアンプのバイアスは、トランジスタが飽和しない程度
にしている。
【００６０】シミュレーションの結果より、ＯＴＡの各
入力端子および出力端子のＤ．Ｃ．バイアスは、８８０
ｍＶを中心に±１ｍＶの精度（従来回路では８８０ｍＶ
センターで最大５７０ｍＶのずれ）となり、従来例の回
路よりも極めて安定した結果となっている。
入力端子および出力端子のＤ．Ｃ．バイアスは、８８０
ｍＶを中心に±１ｍＶの精度（従来回路では８８０ｍＶ
センターで最大５７０ｍＶのずれ）となり、従来例の回
路よりも極めて安定した結果となっている。
【００６１】また、本実施例によれば、接地インダクタ
ンスの値としても、ｆ＝５００ｋＨｚ時に、Ｚｉｎ＝２
３．８ＫΩに対し、直列抵抗成分ｒ＝１．１８ＫΩと十
分低い値となっている。インダクタンスの特性の良さと
しては、Ｑ＝２０．１７、ＰＨＡＳＥ＝８７．２ｄｅｇ
（従来回路では、Ｑ＝１．１７、ＰＨＡＳＥ＝３０．６
ｄｅｇ）であり、実使用上も接地のインダクタンスとし
て十分機能できることがわかる。
ンスの値としても、ｆ＝５００ｋＨｚ時に、Ｚｉｎ＝２
３．８ＫΩに対し、直列抵抗成分ｒ＝１．１８ＫΩと十
分低い値となっている。インダクタンスの特性の良さと
しては、Ｑ＝２０．１７、ＰＨＡＳＥ＝８７．２ｄｅｇ
（従来回路では、Ｑ＝１．１７、ＰＨＡＳＥ＝３０．６
ｄｅｇ）であり、実使用上も接地のインダクタンスとし
て十分機能できることがわかる。
【００６２】
【発明の効果】以上説明したように、本発明（請求項
１）によれば、Ｄ．Ｃ．バイアスがくずれず、バイアス
のバランスが極めて安定した接地インダクタンス特性が
得られるという効果を有する。また、本発明によれば、
Ｑが高い接地インダクタンス回路を構成することができ
る。
１）によれば、Ｄ．Ｃ．バイアスがくずれず、バイアス
のバランスが極めて安定した接地インダクタンス特性が
得られるという効果を有する。また、本発明によれば、
Ｑが高い接地インダクタンス回路を構成することができ
る。
【００６３】また、本発明（請求項２）によれば、第
１、第２のトランスコンダクタンスアンプは電流負荷の
回路構成とされ、その電流源がカレントアンプにより構
成したことにより、負荷電流のバラツキを低減し、バイ
アスのバランスが極めて安定した接地インダクタンス特
性が得られるという効果を有する。また、本発明によれ
ば、Ｑが高い接地インダクタンス回路を構成することが
できる。
１、第２のトランスコンダクタンスアンプは電流負荷の
回路構成とされ、その電流源がカレントアンプにより構
成したことにより、負荷電流のバラツキを低減し、バイ
アスのバランスが極めて安定した接地インダクタンス特
性が得られるという効果を有する。また、本発明によれ
ば、Ｑが高い接地インダクタンス回路を構成することが
できる。
【図１】本発明の一実施例によるジャイレータ回路を用
いた接地インダクタンスの構成を示すブロック図であ
る。
いた接地インダクタンスの構成を示すブロック図であ
る。
【図２】本発明の一実施例によるジャイレータ回路を用
いた接地インダクタンスの動作原理を示すブロック図で
ある。
いた接地インダクタンスの動作原理を示すブロック図で
ある。
【図３】本発明の一実施例によるジャイレータ回路を用
いた接地インダクタンスの回路図である。
いた接地インダクタンスの回路図である。
【図４】本発明の一実施例によるジャイレータ回路を用
いた接地インダクタンスの別な回路図である。
いた接地インダクタンスの別な回路図である。
【図５】従来のジャイレータ回路を用いた接地インダク
タンスの構成を示すブロック図である。
タンスの構成を示すブロック図である。
【図６】従来のジャイレータ回路を用いた接地インダク
タンスの動作原理を示すブロック図である。
タンスの動作原理を示すブロック図である。
【図７】従来のジャイレータ回路を用いた接地インダク
タンスの動作原理を示すブロック図である。
タンスの動作原理を示すブロック図である。
【図８】従来のジャイレータ回路を用いた接地インダク
タンスの回路図である。
タンスの回路図である。
１ 第１のトランスコンダクタンスアンプ ２ 第２のトランスコンダクタンスアンプ ３ 容量
Claims (2)
- 【請求項１】少なくとも２つの入力端子と２つの出力端
子を有する第１及び第２のトランスコンダクタンスアン
プにおいて、 前記第１のトランスコンダクタンスアンプの第１入力端
子と、前記第２のトランスコンダクタンスアンプの第２
入力端子の同相出力である第２の出力端子を接続し、 前記第１のトランスコンダクタンスアンプの第１の入力
端子の同相出力である第１出力端子と、前記第２のトラ
ンスコンダクタンスアンプの第１入力端子と、他端を交
流的に接地した容量の一端とを接続し、 前記第１のトランスコンダクタンスアンプの第２入力端
子と、前記第１のトランスコンダクタンスアンプの第２
入力端子の同相出力である第２出力端子と、前記第２の
トランスコンダクタンスアンプの第２入力端子と、前記
第２のトランスコンダクタンスアンプの第１入力端子の
同相出力である第１出力端子を、それぞれ交流的に接地
したことを特徴とするジャイレータ回路を用いた接地イ
ンダクタンス回路。 - 【請求項２】前記第１、第２のトランスコンダクタンス
アンプが電流負荷の回路構成とされ、該電流負荷の電流
源がカレントアンプから構成されていることを特徴とす
る請求項１記載のジャイレータ回路を用いた接地インダ
クタンス回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329258A JP2757799B2 (ja) | 1994-12-05 | 1994-12-05 | ジャイレータ回路を用いた接地インダクタンス回路 |
| US08/566,022 US5825265A (en) | 1994-12-05 | 1995-12-01 | Grounded inductance circuit using a gyrator circuit |
| DE69525907T DE69525907T2 (de) | 1994-12-05 | 1995-12-04 | Geerdete Induktanzschaltung mit einem Gyrator |
| EP95119026A EP0716506B1 (en) | 1994-12-05 | 1995-12-04 | Grounded inductance circuit using a gyrator circuit |
| KR1019950046342A KR100195682B1 (ko) | 1994-12-05 | 1995-12-04 | 자이레이터 회로를 사용한 접지형 인덕턴스 회로 |
| TW084112892A TW425744B (en) | 1994-12-05 | 1995-12-04 | Grounded inductance circuit using a gyrator circuit |
| CN95119055A CN1066874C (zh) | 1994-12-05 | 1995-12-05 | 采用回转体电路的接地电感电路 |
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|---|---|---|---|
| JP6329258A JP2757799B2 (ja) | 1994-12-05 | 1994-12-05 | ジャイレータ回路を用いた接地インダクタンス回路 |
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|---|---|
| JPH08162903A JPH08162903A (ja) | 1996-06-21 |
| JP2757799B2 true JP2757799B2 (ja) | 1998-05-25 |
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ID=18219438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6329258A Expired - Fee Related JP2757799B2 (ja) | 1994-12-05 | 1994-12-05 | ジャイレータ回路を用いた接地インダクタンス回路 |
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|---|---|
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| EP (1) | EP0716506B1 (ja) |
| JP (1) | JP2757799B2 (ja) |
| KR (1) | KR100195682B1 (ja) |
| CN (1) | CN1066874C (ja) |
| DE (1) | DE69525907T2 (ja) |
| TW (1) | TW425744B (ja) |
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| US5949820A (en) * | 1996-08-01 | 1999-09-07 | Nec Electronics Inc. | Method for optimizing an equalization and receive filter |
| KR19990057175A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 자이레이터를 이용한 임피던스 정합장치 |
| EP1510001B1 (en) * | 2002-06-03 | 2009-02-25 | Telefonaktiebolaget LM Ericsson (publ) | An amplifier circuit, gyrator circuit, filter device and method for amplifying a signal |
| US7019586B2 (en) * | 2004-03-23 | 2006-03-28 | Silicon Laboratories Inc. | High-speed Gm-C tuning |
| US7215227B2 (en) * | 2004-03-31 | 2007-05-08 | Silicon Laboratories Inc. | Gm-C filter compensation |
| US7253707B2 (en) * | 2005-02-02 | 2007-08-07 | Samsung Electronics Co., Ltd. | Tunable active inductor |
| US8242863B2 (en) * | 2008-08-15 | 2012-08-14 | Infineon Technologies Ag | Active inductance for very high frequencies based on CMOS inverters |
| US8365703B2 (en) * | 2010-01-22 | 2013-02-05 | Continental Automotive Systems Us, Inc. | Switch-mode synthetic power inductor |
| US8884198B2 (en) * | 2010-01-22 | 2014-11-11 | Continental Automotive Systems, Inc. | Parametric temperature regulation of induction heated load |
| US8878636B2 (en) * | 2011-08-09 | 2014-11-04 | Analog Devices, Inc. | Techniques for developing a negative impedance |
| DE102014008990B4 (de) | 2014-06-13 | 2016-11-10 | Dietmar Dreyer | Halbleiterverstärker zur Speicherung von elektrischer Energie auf der Basis eines generierten Schwingkreises |
| US9548721B1 (en) * | 2015-11-24 | 2017-01-17 | King Fahd University Of Petroleum And Minerals | Floating immittance emulator |
| CN113258896B (zh) * | 2021-07-08 | 2021-10-01 | 芯海科技（深圳）股份有限公司 | 可编程增益放大器、集成电路、电子设备及频率校正方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2049333B (en) * | 1979-05-09 | 1983-06-15 | Philips Electronic Associated | Active filter |
| JPH0821832B2 (ja) * | 1988-02-15 | 1996-03-04 | 松下電器産業株式会社 | ジャイレータ回路を用いたリアクタンス回路 |
| US5093642A (en) * | 1990-06-04 | 1992-03-03 | Motorola, Inc. | Solid state mutually coupled inductor |
| US5185581A (en) * | 1992-03-26 | 1993-02-09 | Northern Telecom Limited | Differential amplifier and high frequency resonant circuits constructed therefrom |
-
1994
- 1994-12-05 JP JP6329258A patent/JP2757799B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-01 US US08/566,022 patent/US5825265A/en not_active Expired - Fee Related
- 1995-12-04 DE DE69525907T patent/DE69525907T2/de not_active Expired - Fee Related
- 1995-12-04 TW TW084112892A patent/TW425744B/zh not_active IP Right Cessation
- 1995-12-04 KR KR1019950046342A patent/KR100195682B1/ko not_active IP Right Cessation
- 1995-12-04 EP EP95119026A patent/EP0716506B1/en not_active Expired - Lifetime
- 1995-12-05 CN CN95119055A patent/CN1066874C/zh not_active Expired - Fee Related
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| EP0716506A1 (en) | 1996-06-12 |
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| KR100195682B1 (ko) | 1999-06-15 |
| DE69525907D1 (de) | 2002-04-25 |
| CN1066874C (zh) | 2001-06-06 |
| DE69525907T2 (de) | 2002-11-07 |
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