JP2694767B2 - 積分器 - Google Patents
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- JP2694767B2 JP2694767B2 JP5294185A JP29418593A JP2694767B2 JP 2694767 B2 JP2694767 B2 JP 2694767B2 JP 5294185 A JP5294185 A JP 5294185A JP 29418593 A JP29418593 A JP 29418593A JP 2694767 B2 JP2694767 B2 JP 2694767B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
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Description
【０００１】
【産業上の利用分野】本発明は、時定数を等価的に制御
でき、広い入力ダイナミックレンジと出力ダイナミック
レンジを有し、しかもオフセットの発生しない完全形の
積分器に関する。
でき、広い入力ダイナミックレンジと出力ダイナミック
レンジを有し、しかもオフセットの発生しない完全形の
積分器に関する。
【０００２】
【従来の技術】図４は時定数を等価的に制御できる従来
の積分器を示す回路図である。差動増幅回路のトランジ
スタ差動対を形成するトランジスタＱ２０、Ｑ２１のコ
レクタにはダイオードＤ１０、Ｄ１１が夫々接続され、
エミッタには可変電流源Ｓ１０、Ｓ１１が夫々接続さ
れ、さらに積分器の時定数を定める抵抗Ｒ１０がエミッ
タ間に接続されている。別の差動増幅回路のトランジス
タ差動対を形成するトランジスタＱ２２、Ｑ２３のコレ
クタには能動負荷であるトランジスタＱ２４、Ｑ２５か
らなるカレントミラー回路が接続され、互いに接続され
たエミッタには可変電流源Ｓ１２が接続されている。ト
ランジスタＱ２３のコレクタには積分器の出力端子１１
が接続し、出力端子１１とアース間にはコンデンサＣ１
０が接続されている。このコンデンサＣ１０と、コンデ
ンサＣ１０の接続する差動増幅回路によって完全形の積
分回路が構成されている。時定数は可変電流源Ｓ１０、
Ｓ１１、Ｓ１２の電流値を変化させることにより等価的
に制御される。１２はアース端子、８はバイアス電圧Ｖ
BAを供給する電圧源、９は入力信号、１０は電源電圧Ｖ
CCが加えられる電源端子である。
の積分器を示す回路図である。差動増幅回路のトランジ
スタ差動対を形成するトランジスタＱ２０、Ｑ２１のコ
レクタにはダイオードＤ１０、Ｄ１１が夫々接続され、
エミッタには可変電流源Ｓ１０、Ｓ１１が夫々接続さ
れ、さらに積分器の時定数を定める抵抗Ｒ１０がエミッ
タ間に接続されている。別の差動増幅回路のトランジス
タ差動対を形成するトランジスタＱ２２、Ｑ２３のコレ
クタには能動負荷であるトランジスタＱ２４、Ｑ２５か
らなるカレントミラー回路が接続され、互いに接続され
たエミッタには可変電流源Ｓ１２が接続されている。ト
ランジスタＱ２３のコレクタには積分器の出力端子１１
が接続し、出力端子１１とアース間にはコンデンサＣ１
０が接続されている。このコンデンサＣ１０と、コンデ
ンサＣ１０の接続する差動増幅回路によって完全形の積
分回路が構成されている。時定数は可変電流源Ｓ１０、
Ｓ１１、Ｓ１２の電流値を変化させることにより等価的
に制御される。１２はアース端子、８はバイアス電圧Ｖ
BAを供給する電圧源、９は入力信号、１０は電源電圧Ｖ
CCが加えられる電源端子である。
【０００３】このように構成された従来の積分器では、
トランジスタＱ２０のベースにバイアス電圧ＶBAに重畳
された入力信号９、トランジスタＱ２１のベースにバイ
アス電圧ＶBAを加えることによって入力信号９は抵抗Ｒ
１０によって定まる電流に変換され、トランジスタＱ２
０、Ｑ２１のコレクタに出力される。この出力として得
られる電流は、ダイオードＤ１０、Ｄ１１による電圧降
下をもたらし、電圧としてトランジスタＱ２２、Ｑ２３
のベースに加えられて電流に変換されて積分用のコンデ
ンサＣ１０に流れる。そして、出力端子１１に積分器の
出力が得られる。このような積分器は、差動対を形成す
るトランジスタＱ２０のベースに直接入力信号９が加え
られるので、バイアス電圧ＶBAをトランジスタＱ２０の
ベースエミッタ間電圧以上にする必要があるし、入力信
号９に応じて広い入力ダイナミックレンジと出力ダイナ
ミックレンジを有するためには入力信号９の電圧の振幅
に応じてバイアス電圧ＶBAを高くする必要がある。従っ
て、差動増幅回路を動作させる電源電圧ＶCCも高くなる
ので、低い電源電圧ＶCCでの動作ができない欠点があ
る。ちなみに、可変電流源Ｓ１０、Ｓ１１、Ｓ１２が夫
々二つのトランジスタを用いたカレントミラー回路から
形成されている場合、この積分器の電源電圧は少なくと
も１．５Ｖ程度が必要である。これは、ダイオードＤ１
１の順方向電圧ＶF の０．７Ｖ、トランジスタＱ２３の
ベースエミッタ間電圧ＶBEの０．７Ｖ、可変電流源Ｓ１
２を形成する負荷側トランジスタのコレクタエミッタ間
飽和電圧ＶCES の０．１Ｖを加えたものである。また、
能動負荷回路であるトランジスタＱ２４、Ｑ２５のベー
ス電流によるオフセット電流を出力端子１１に生じやす
い。
トランジスタＱ２０のベースにバイアス電圧ＶBAに重畳
された入力信号９、トランジスタＱ２１のベースにバイ
アス電圧ＶBAを加えることによって入力信号９は抵抗Ｒ
１０によって定まる電流に変換され、トランジスタＱ２
０、Ｑ２１のコレクタに出力される。この出力として得
られる電流は、ダイオードＤ１０、Ｄ１１による電圧降
下をもたらし、電圧としてトランジスタＱ２２、Ｑ２３
のベースに加えられて電流に変換されて積分用のコンデ
ンサＣ１０に流れる。そして、出力端子１１に積分器の
出力が得られる。このような積分器は、差動対を形成す
るトランジスタＱ２０のベースに直接入力信号９が加え
られるので、バイアス電圧ＶBAをトランジスタＱ２０の
ベースエミッタ間電圧以上にする必要があるし、入力信
号９に応じて広い入力ダイナミックレンジと出力ダイナ
ミックレンジを有するためには入力信号９の電圧の振幅
に応じてバイアス電圧ＶBAを高くする必要がある。従っ
て、差動増幅回路を動作させる電源電圧ＶCCも高くなる
ので、低い電源電圧ＶCCでの動作ができない欠点があ
る。ちなみに、可変電流源Ｓ１０、Ｓ１１、Ｓ１２が夫
々二つのトランジスタを用いたカレントミラー回路から
形成されている場合、この積分器の電源電圧は少なくと
も１．５Ｖ程度が必要である。これは、ダイオードＤ１
１の順方向電圧ＶF の０．７Ｖ、トランジスタＱ２３の
ベースエミッタ間電圧ＶBEの０．７Ｖ、可変電流源Ｓ１
２を形成する負荷側トランジスタのコレクタエミッタ間
飽和電圧ＶCES の０．１Ｖを加えたものである。また、
能動負荷回路であるトランジスタＱ２４、Ｑ２５のベー
ス電流によるオフセット電流を出力端子１１に生じやす
い。
【０００４】
【発明が解決しようとする課題】本発明の課題は、時定
数を等価的に制御でき、広い入力ダイナミックレンジと
出力ダイナミックレンジを有すると共に低い電源電圧で
の動作を可能にしてあり、しかもオフセットを発生しな
い完全形の積分器を提供することにある。
数を等価的に制御でき、広い入力ダイナミックレンジと
出力ダイナミックレンジを有すると共に低い電源電圧で
の動作を可能にしてあり、しかもオフセットを発生しな
い完全形の積分器を提供することにある。
【０００５】
【課題を解決するための手段】本発明の積分器は、エミ
ッタ接地形の積分回路と、その入力側に接続された増幅
回路と、増幅回路に接続するオフセット除去回路からな
る積分器であり、該増幅回路は夫々カレントミラー回路
を負荷とする第１と第２の差動増幅回路を組み合わせて
形成すると共にバイアス電流を変化可能にしてあり、第
１の差動増幅回路のトランジスタ差動対を形成する片側
のトランジスタはダイオード接続され、入力信号は抵抗
を経て該ダイオード接続されたトランジスタのベースと
第２の差動増幅回路のトランジスタ差動対を形成する片
側のトランジスタのベースに加えられ、第１と第２の差
動増幅回路の該差動対を形成する残りのトランジスタの
ベースにはバイアス電圧が加えられ、第２の差動増幅回
路の出力端が積分回路に接続されており、オフセット除
去回路は相互に負荷として縦続接続された第１と第２の
カレントミラー回路、第１のカレントミラー回路のトラ
ンジスタとベースを共通接続され、エミッタを定電流源
と前記バイアス電圧をベースに加えられるトランジスタ
との接続点に接続された複数のトランジスタからなる第
３のカレントミラー回路からなり、第３のカレントミラ
ー回路の負荷側のトランジスタの一つが第１の差動増幅
回路の前記ダイオード接続されたトランジスタのベース
に接続されていることを特徴とする。
ッタ接地形の積分回路と、その入力側に接続された増幅
回路と、増幅回路に接続するオフセット除去回路からな
る積分器であり、該増幅回路は夫々カレントミラー回路
を負荷とする第１と第２の差動増幅回路を組み合わせて
形成すると共にバイアス電流を変化可能にしてあり、第
１の差動増幅回路のトランジスタ差動対を形成する片側
のトランジスタはダイオード接続され、入力信号は抵抗
を経て該ダイオード接続されたトランジスタのベースと
第２の差動増幅回路のトランジスタ差動対を形成する片
側のトランジスタのベースに加えられ、第１と第２の差
動増幅回路の該差動対を形成する残りのトランジスタの
ベースにはバイアス電圧が加えられ、第２の差動増幅回
路の出力端が積分回路に接続されており、オフセット除
去回路は相互に負荷として縦続接続された第１と第２の
カレントミラー回路、第１のカレントミラー回路のトラ
ンジスタとベースを共通接続され、エミッタを定電流源
と前記バイアス電圧をベースに加えられるトランジスタ
との接続点に接続された複数のトランジスタからなる第
３のカレントミラー回路からなり、第３のカレントミラ
ー回路の負荷側のトランジスタの一つが第１の差動増幅
回路の前記ダイオード接続されたトランジスタのベース
に接続されていることを特徴とする。
【０００６】
【実施例】以下、本発明の積分器の実施例を示す回路図
である図１と図２を参照しながら説明する。図１は積分
回路とその入力側に接続された増幅回路の回路図であ
り、図２はその増幅回路のオフセットを除去するための
オフセット除去回路の回路図である。図１において、第
１の差動増幅回路Ａ１のトランジスタ差動対を形成する
トランジスタＱ１、Ｑ２のエミッタは互いに接続されて
可変電流源Ｓ１に接続されており、コレクタはトランジ
スタＱ６、Ｑ７からなるカレントミラー回路を経てアー
ス端子３に接続される。可変電流源Ｓ１は電源端子１に
接続する。第２の差動増幅回路Ａ２のトランジスタ差動
対を形成するトランジスタＱ３、Ｑ４のエミッタは互い
に接続されて可変電流源Ｓ２に接続されており、コレク
タはトランジスタＱ８、Ｑ９からなるカレントミラー回
路を経てアース端子３に接続される。可変電流源Ｓ２は
電源端子１に接続する。
である図１と図２を参照しながら説明する。図１は積分
回路とその入力側に接続された増幅回路の回路図であ
り、図２はその増幅回路のオフセットを除去するための
オフセット除去回路の回路図である。図１において、第
１の差動増幅回路Ａ１のトランジスタ差動対を形成する
トランジスタＱ１、Ｑ２のエミッタは互いに接続されて
可変電流源Ｓ１に接続されており、コレクタはトランジ
スタＱ６、Ｑ７からなるカレントミラー回路を経てアー
ス端子３に接続される。可変電流源Ｓ１は電源端子１に
接続する。第２の差動増幅回路Ａ２のトランジスタ差動
対を形成するトランジスタＱ３、Ｑ４のエミッタは互い
に接続されて可変電流源Ｓ２に接続されており、コレク
タはトランジスタＱ８、Ｑ９からなるカレントミラー回
路を経てアース端子３に接続される。可変電流源Ｓ２は
電源端子１に接続する。
【０００７】トランジスタＱ１とトランジスタＱ３のベ
ースには、抵抗Ｒ１を経てバイアス電圧ＶBAに重畳され
た入力信号９が加えられ、トランジスタＱ２とトランジ
スタＱ４のベースにはバイアス電圧ＶBAが加えられる。
なお、４はトランジスタＱ１のベースに接続する端子、
８はバイアス電圧ＶBAを供給する電圧源、５は電圧源８
が接続する端子である。第１の差動増幅回路Ａ１は、電
圧の入力を電流の出力に変換するトランスコンダクタン
ス増幅器であり、出力が得られるトランジスタＱ１のコ
レクタは反転入力端子であり、しかも入力信号９が抵抗
Ｒ１を経て加えられるそのベースに接続されており、出
力が負帰還される。また、第２の差動増幅回路Ａ２もト
ランスコンダクタンス増幅器であるが、入力信号９は抵
抗Ｒ１を経て非反転入力端子であるトランジスタＱ３の
ベースに加えられる。このようにトランスコンダクタン
ス増幅器である二つの差動増幅回路を組み合わせること
によって一つの増幅回路が形成される。この増幅回路は
トランスコンダクタンス増幅器であるが、バイアス電流
によってトランスコンダクタンスを変えることができ
る。第１と第２の差動増幅回路Ａ１、Ａ２のバイアス電
流を供給する可変電流源Ｓ１と可変電流源Ｓ２の電流値
を変化させることにより、トランスコンダクタンスを変
え、後に述べるようにトランジスタＱ４とトランジスタ
Ｑ９の接続点７から増幅回路の出力として得られる電流
の利得を制御できる。ベース、コレクタ間にコンデンサ
Ｃ１を接続され、コレクタを定電流源Ｓ３を介して電源
端子１に接続され、エミッタをアース端子１に接続され
たトランジスタＱ５はエミッタ接地形の完全形の積分回
路を形成している。入力側の増幅回路の出力がベースに
加えられ、積分回路の出力であると同時に積分器の出力
がコレクタから得られる。積分器の出力の時定数は、前
記増幅回路の出力として得られる電流の利得をバイアス
電流によって変化させることによって等価的に制御され
る。
ースには、抵抗Ｒ１を経てバイアス電圧ＶBAに重畳され
た入力信号９が加えられ、トランジスタＱ２とトランジ
スタＱ４のベースにはバイアス電圧ＶBAが加えられる。
なお、４はトランジスタＱ１のベースに接続する端子、
８はバイアス電圧ＶBAを供給する電圧源、５は電圧源８
が接続する端子である。第１の差動増幅回路Ａ１は、電
圧の入力を電流の出力に変換するトランスコンダクタン
ス増幅器であり、出力が得られるトランジスタＱ１のコ
レクタは反転入力端子であり、しかも入力信号９が抵抗
Ｒ１を経て加えられるそのベースに接続されており、出
力が負帰還される。また、第２の差動増幅回路Ａ２もト
ランスコンダクタンス増幅器であるが、入力信号９は抵
抗Ｒ１を経て非反転入力端子であるトランジスタＱ３の
ベースに加えられる。このようにトランスコンダクタン
ス増幅器である二つの差動増幅回路を組み合わせること
によって一つの増幅回路が形成される。この増幅回路は
トランスコンダクタンス増幅器であるが、バイアス電流
によってトランスコンダクタンスを変えることができ
る。第１と第２の差動増幅回路Ａ１、Ａ２のバイアス電
流を供給する可変電流源Ｓ１と可変電流源Ｓ２の電流値
を変化させることにより、トランスコンダクタンスを変
え、後に述べるようにトランジスタＱ４とトランジスタ
Ｑ９の接続点７から増幅回路の出力として得られる電流
の利得を制御できる。ベース、コレクタ間にコンデンサ
Ｃ１を接続され、コレクタを定電流源Ｓ３を介して電源
端子１に接続され、エミッタをアース端子１に接続され
たトランジスタＱ５はエミッタ接地形の完全形の積分回
路を形成している。入力側の増幅回路の出力がベースに
加えられ、積分回路の出力であると同時に積分器の出力
がコレクタから得られる。積分器の出力の時定数は、前
記増幅回路の出力として得られる電流の利得をバイアス
電流によって変化させることによって等価的に制御され
る。
【０００８】図２は、増幅回路の入力端子であるトラン
ジスタＱ１のベースに生ずるオフセットを除去するため
のオフセット除去回路の回路図である。このオフセット
除去回路は、トランジスタＱ１０、Ｑ１１からなる第１
のカレントミラー回路Ｂ１、トランジスタＱ１７、Ｑ１
８からなる第２のカレントミラー回路Ｂ２、トランジス
タＱ１２、Ｑ１３、Ｑ１４、Ｑ１５からなる第３のカレ
ントミラー回路Ｂ３、バイアス電圧ＶBAを端子５からベ
ースに加えられるトランジスタＱ１６から主に形成され
ている。第１のカレントミラー回路Ｂ１は定電流源Ｓ４
を経て電源端子１に接続され、第２のカレントミラー回
路Ｂ２はアース端子３に接続されている。そして、第１
と第２のカレントミラー回路Ｂ１、Ｂ２は相互に負荷と
して縦続接続されている。第３のカレントミラー回路Ｂ
３のトランジスタは、ベースを第１のカレントミラー回
路Ｂ１のトランジスタのベースと共通に接続されてお
り、エミッタを定電流源Ｓ５とトランジスタＱ１６のエ
ミッタとの接続点６に接続されている。そして、負荷側
のトランジスタＱ１３のコレクタが端子４を経て増幅回
路のトランジスタＱ１のベースに端子４を経て接続され
る。なお、図１と図２の回路におけるＳ１からＳ５まで
の電流源は、通常カレントミラー回路によって形成され
る。
ジスタＱ１のベースに生ずるオフセットを除去するため
のオフセット除去回路の回路図である。このオフセット
除去回路は、トランジスタＱ１０、Ｑ１１からなる第１
のカレントミラー回路Ｂ１、トランジスタＱ１７、Ｑ１
８からなる第２のカレントミラー回路Ｂ２、トランジス
タＱ１２、Ｑ１３、Ｑ１４、Ｑ１５からなる第３のカレ
ントミラー回路Ｂ３、バイアス電圧ＶBAを端子５からベ
ースに加えられるトランジスタＱ１６から主に形成され
ている。第１のカレントミラー回路Ｂ１は定電流源Ｓ４
を経て電源端子１に接続され、第２のカレントミラー回
路Ｂ２はアース端子３に接続されている。そして、第１
と第２のカレントミラー回路Ｂ１、Ｂ２は相互に負荷と
して縦続接続されている。第３のカレントミラー回路Ｂ
３のトランジスタは、ベースを第１のカレントミラー回
路Ｂ１のトランジスタのベースと共通に接続されてお
り、エミッタを定電流源Ｓ５とトランジスタＱ１６のエ
ミッタとの接続点６に接続されている。そして、負荷側
のトランジスタＱ１３のコレクタが端子４を経て増幅回
路のトランジスタＱ１のベースに端子４を経て接続され
る。なお、図１と図２の回路におけるＳ１からＳ５まで
の電流源は、通常カレントミラー回路によって形成され
る。
【０００９】次に、このように構成された積分器の動作
を説明するために伝達関数を導く。可変電流源Ｓ１の電
流をＩCT1 、入力信号９によって抵抗Ｒ１を流れる入力
電流をｉR 、トランジスタＱ１のエミッタに流れる電流
をＩ1 、トランジスタＱ２のエミッタに流れる電流をＩ
2 とすると、（１）式と（２）式が成立する。 Ｉ1 ＝（ＩCT1 −ｉR ）／２ （１） Ｉ2 ＝（ＩCT1 ＋ｉR ）／２ （２） トランジスタＱ１のベースエミッタ間電圧ＶBE1 とトラ
ンジスタＱ２のベースエミッタ間電圧ＶBE2 の電位差Δ
ＶBEは（３）式で表される。 ΔＶBE＝ＶBE2 −ＶBE1 ＝ＶT Ln（Ｉ2 ／ＩS ）−ＶT Ln（Ｉ1 ／ＩS ）＝ ＶT Ln（Ｉ2 ／Ｉ1 ）＝ＶT Ln｛（ＩCT1 ＋ｉR ）／（ＩCT1 −ｉR ）｝（３） ただし、ＶT は絶対温度Ｔにおける熱電圧、ＩS は逆方
向飽和電流である。
を説明するために伝達関数を導く。可変電流源Ｓ１の電
流をＩCT1 、入力信号９によって抵抗Ｒ１を流れる入力
電流をｉR 、トランジスタＱ１のエミッタに流れる電流
をＩ1 、トランジスタＱ２のエミッタに流れる電流をＩ
2 とすると、（１）式と（２）式が成立する。 Ｉ1 ＝（ＩCT1 −ｉR ）／２ （１） Ｉ2 ＝（ＩCT1 ＋ｉR ）／２ （２） トランジスタＱ１のベースエミッタ間電圧ＶBE1 とトラ
ンジスタＱ２のベースエミッタ間電圧ＶBE2 の電位差Δ
ＶBEは（３）式で表される。 ΔＶBE＝ＶBE2 −ＶBE1 ＝ＶT Ln（Ｉ2 ／ＩS ）−ＶT Ln（Ｉ1 ／ＩS ）＝ ＶT Ln（Ｉ2 ／Ｉ1 ）＝ＶT Ln｛（ＩCT1 ＋ｉR ）／（ＩCT1 −ｉR ）｝（３） ただし、ＶT は絶対温度Ｔにおける熱電圧、ＩS は逆方
向飽和電流である。
【００１０】さらに可変電流源Ｓ２の電流をＩCT2 、ト
ランジスタＱ３のエミッタに流れる電流をＩ3 、トラン
ジスタＱ４のエミッタに流れる電流をＩ4 、増幅回路の
出力端である接続点７から出力として得られる電流をｉ
G とすると（４）式、（５）式が成立する。 Ｉ3 ＝（ＩCT2 −ｉG ）／２ （４） Ｉ4 ＝（ＩCT2 ＋ｉG ）／２ （５） トランジスタＱ３のベースエミッタ間電圧ＶBE3 とトラ
ンジスタＱ４のベースエミッタ間電圧ＶBE4 の電位差Δ
ＶBEは（６）式で表される。 ΔＶBE＝ＶBE4 −ＶBE3 ＝ＶT Ln（Ｉ4 ／ＩS ）−ＶT Ln（Ｉ3 ／ＩS ）＝ ＶT Ln（Ｉ4 ／Ｉ3 ）＝ＶT Ln｛（ＩCT2 ＋ｉG ）／（ＩCT2 −ｉG ）｝（６） 故に、（７）式が成立する。 （ＩCT2 ＋ｉG ）／（ＩCT2 −ｉG ）＝（ＩCT1 ＋ｉR ）／（ＩCT1 −ｉR ） （７）
ランジスタＱ３のエミッタに流れる電流をＩ3 、トラン
ジスタＱ４のエミッタに流れる電流をＩ4 、増幅回路の
出力端である接続点７から出力として得られる電流をｉ
G とすると（４）式、（５）式が成立する。 Ｉ3 ＝（ＩCT2 −ｉG ）／２ （４） Ｉ4 ＝（ＩCT2 ＋ｉG ）／２ （５） トランジスタＱ３のベースエミッタ間電圧ＶBE3 とトラ
ンジスタＱ４のベースエミッタ間電圧ＶBE4 の電位差Δ
ＶBEは（６）式で表される。 ΔＶBE＝ＶBE4 −ＶBE3 ＝ＶT Ln（Ｉ4 ／ＩS ）−ＶT Ln（Ｉ3 ／ＩS ）＝ ＶT Ln（Ｉ4 ／Ｉ3 ）＝ＶT Ln｛（ＩCT2 ＋ｉG ）／（ＩCT2 −ｉG ）｝（６） 故に、（７）式が成立する。 （ＩCT2 ＋ｉG ）／（ＩCT2 −ｉG ）＝（ＩCT1 ＋ｉR ）／（ＩCT1 −ｉR ） （７）
【００１１】従って、電流ｉG は（８）式で表される。 ｉG ＝ＩCT2 ・ｉR ／ＩCT1 （８） （８）式により、入力電流ｉR が可変電流源Ｓ１の電流
ＩCT1 と可変電流源Ｓ２の電流ＩCT2 によって利得を制
御され、電流ｉG として積分回路を形成するトランジス
タＱ５のベースに入力されることがわかる。入力信号９
によって抵抗Ｒ１に加えられる入力電圧をｖINとする
と、入力電流ｉR は、（９）式で表される。ただし、
（９）式におけるＲ１は抵抗Ｒ１の抵抗値を表してい
る。 ｉR ＝｛（ｖIN＋ＶBA）−（ＶBA＋ＶBE2 −ＶBE1 ）｝／Ｒ１＝（ｖIN／Ｒ１） −［｛ＶT Ln（ＩCT1 ＋ｉR ）／（ＩCT1 −ｉR ）｝／Ｒ１］≒ｖIN／Ｒ１ （９）
ＩCT1 と可変電流源Ｓ２の電流ＩCT2 によって利得を制
御され、電流ｉG として積分回路を形成するトランジス
タＱ５のベースに入力されることがわかる。入力信号９
によって抵抗Ｒ１に加えられる入力電圧をｖINとする
と、入力電流ｉR は、（９）式で表される。ただし、
（９）式におけるＲ１は抵抗Ｒ１の抵抗値を表してい
る。 ｉR ＝｛（ｖIN＋ＶBA）−（ＶBA＋ＶBE2 −ＶBE1 ）｝／Ｒ１＝（ｖIN／Ｒ１） −［｛ＶT Ln（ＩCT1 ＋ｉR ）／（ＩCT1 −ｉR ）｝／Ｒ１］≒ｖIN／Ｒ１ （９）
【００１２】出力端子２から得られる出力電圧ｖ
OUT は、（１０）式で表される。ただし、（１０）式に
おけるＣ１はコンデンサＣ１の容量値を表している。 ｖOUT ＝−（１／Ｃ１）・∫ｉG dt＝−（ＩCT2 ／ＩCT1 ）・（１／Ｃ１）・ ∫ｉR dt＝−（ＩCT2 ／ＩCT1 ）・（１／Ｃ１・Ｒ１）・∫ｖIN dt （１０） 従って伝達関数は（１１）式で表され、増幅回路のバイ
アス電流であるＩCT1とＩCT2 を変化させることによっ
て、時定数（Ｃ１・Ｒ１）は変わらないがその係数を変
えることによって等価的に時定数（Ｃ１・Ｒ１）を変え
ることのできる完全形の積分器であることがわかる。 （ｖOUT ／ｖIN）＝−（ＩCT2 ／ＩCT1 ）・（１／Ｃ１・Ｒ１）・（１／ｓ） （１１） なお、ｓはｊωである。
OUT は、（１０）式で表される。ただし、（１０）式に
おけるＣ１はコンデンサＣ１の容量値を表している。 ｖOUT ＝−（１／Ｃ１）・∫ｉG dt＝−（ＩCT2 ／ＩCT1 ）・（１／Ｃ１）・ ∫ｉR dt＝−（ＩCT2 ／ＩCT1 ）・（１／Ｃ１・Ｒ１）・∫ｖIN dt （１０） 従って伝達関数は（１１）式で表され、増幅回路のバイ
アス電流であるＩCT1とＩCT2 を変化させることによっ
て、時定数（Ｃ１・Ｒ１）は変わらないがその係数を変
えることによって等価的に時定数（Ｃ１・Ｒ１）を変え
ることのできる完全形の積分器であることがわかる。 （ｖOUT ／ｖIN）＝−（ＩCT2 ／ＩCT1 ）・（１／Ｃ１・Ｒ１）・（１／ｓ） （１１） なお、ｓはｊωである。
【００１３】次に、図１のような積分回路の入力側に増
幅回路を接続された積分器のオフセットを考察する。ト
ランジスタＱ２のエミッタ電流およびベース電流を夫々
Ｉ2 、ＩB2とすると、コレクタ電流ＩC2は（１２）式で
表される。 ＩC2＝Ｉ2 −ＩB2 （１２） トランジスタＱ６およびトランジスタＱ７のベース電流
を夫々ＩB6、ＩB7、コレクタ電流を夫々ＩC6、ＩC7とす
ると、（１３）式が成立する。 ＩC6＝ＩC7＝ＩC2−（ＩB6＋ＩB7）＝Ｉ2 −ＩB2−ＩB6−ＩB7 （１３） トランジスタＱ１のエミッタ電流をＩ1 、トランジスタ
Ｑ３のベース電流をＩB3とすると、オフセットを生じさ
せる電流ＩOST は抵抗Ｒ１を入力電流ｉR とは逆方向に
流れ、（１４）式で表される。 ＩOST ＝Ｉ1 −ＩC6＋ＩB3＝Ｉ1 −Ｉ2 ＋ＩB2＋ＩB6＋ＩB7＋ＩB3 （１４）
幅回路を接続された積分器のオフセットを考察する。ト
ランジスタＱ２のエミッタ電流およびベース電流を夫々
Ｉ2 、ＩB2とすると、コレクタ電流ＩC2は（１２）式で
表される。 ＩC2＝Ｉ2 −ＩB2 （１２） トランジスタＱ６およびトランジスタＱ７のベース電流
を夫々ＩB6、ＩB7、コレクタ電流を夫々ＩC6、ＩC7とす
ると、（１３）式が成立する。 ＩC6＝ＩC7＝ＩC2−（ＩB6＋ＩB7）＝Ｉ2 −ＩB2−ＩB6−ＩB7 （１３） トランジスタＱ１のエミッタ電流をＩ1 、トランジスタ
Ｑ３のベース電流をＩB3とすると、オフセットを生じさ
せる電流ＩOST は抵抗Ｒ１を入力電流ｉR とは逆方向に
流れ、（１４）式で表される。 ＩOST ＝Ｉ1 −ＩC6＋ＩB3＝Ｉ1 −Ｉ2 ＋ＩB2＋ＩB6＋ＩB7＋ＩB3 （１４）
【００１４】次にこのようなオフセットを生じさせる電
流ＩOST を除去する図２のオフセット除去回路について
説明する。第１のカレントミラー回路Ｂ１のトランジス
タＱ１１のエミッタ電流とベース電流を夫々Ｉ11、Ｉ
B11 とすると、コレクタ電流ＩC11 は（１５）式で表さ
れる。 ＩC11 ＝Ｉ11−ＩB11 （１５） 第２のカレントミラー回路Ｂ２のトランジスタＱ１８お
よびトランジスタＱ１７のベース電流をＩB18 、ＩB17
とすると、トランジスタＱ１８およびトランジスタＱ１
７のコレクタ電流ＩC18 、ＩC17 は（１６）式で表され
る。 ＩC18 ＝ＩC17 ＝ＩC11 −（ＩB18 ＋ＩB17 ）＝Ｉ11−ＩB11 −ＩB18 −ＩB17 （１６） 第１のカレントミラー回路Ｂ１のトランジスタＱ１０の
エミッタ電流をＩ10とすると、第３のカレントミラー回
路Ｂ３のダイオード接続されたトランジスタＱ１２に流
れ込む電流Ｉ12は（１７）式で表される。 Ｉ12＝Ｉ10−ＩC17 ＋ＩB11 ＝Ｉ10−Ｉ11＋ＩB11 ＋ＩB17 ＋ＩB18 ＋ＩB11 （１７）
流ＩOST を除去する図２のオフセット除去回路について
説明する。第１のカレントミラー回路Ｂ１のトランジス
タＱ１１のエミッタ電流とベース電流を夫々Ｉ11、Ｉ
B11 とすると、コレクタ電流ＩC11 は（１５）式で表さ
れる。 ＩC11 ＝Ｉ11−ＩB11 （１５） 第２のカレントミラー回路Ｂ２のトランジスタＱ１８お
よびトランジスタＱ１７のベース電流をＩB18 、ＩB17
とすると、トランジスタＱ１８およびトランジスタＱ１
７のコレクタ電流ＩC18 、ＩC17 は（１６）式で表され
る。 ＩC18 ＝ＩC17 ＝ＩC11 −（ＩB18 ＋ＩB17 ）＝Ｉ11−ＩB11 −ＩB18 −ＩB17 （１６） 第１のカレントミラー回路Ｂ１のトランジスタＱ１０の
エミッタ電流をＩ10とすると、第３のカレントミラー回
路Ｂ３のダイオード接続されたトランジスタＱ１２に流
れ込む電流Ｉ12は（１７）式で表される。 Ｉ12＝Ｉ10−ＩC17 ＋ＩB11 ＝Ｉ10−Ｉ11＋ＩB11 ＋ＩB17 ＋ＩB18 ＋ＩB11 （１７）
【００１５】ここで、可変電流源Ｓ１の電流ＩCT1 と可
変電流源Ｓ２の電流ＩCT2 が等しいとして、（１７）式
と（１４）式を比較する。定電流源Ｓ４の電流ＩCT4 、
電流ＩCT1 、電流ＩCT2 の関係が（１８）式であるとす
ると、（１９）式と（２０）式が成立する。 ＩCT4 ＝（ＩCT1 ＋ＩCT2 ）／２ （１８） Ｉ1 ＝Ｉ10 （１９） Ｉ2 ＝Ｉ3 ＝Ｉ11 （２０） 故に、（２１）式から（２３）式までが成立する。 ＩB2＝ＩB3＝ＩB11 （２１） ＩB6＝ＩB17 （２２） ＩB7＝ＩB18 （２３） 従って、（１７）式と（１４）式が等しいことがわか
る。
変電流源Ｓ２の電流ＩCT2 が等しいとして、（１７）式
と（１４）式を比較する。定電流源Ｓ４の電流ＩCT4 、
電流ＩCT1 、電流ＩCT2 の関係が（１８）式であるとす
ると、（１９）式と（２０）式が成立する。 ＩCT4 ＝（ＩCT1 ＋ＩCT2 ）／２ （１８） Ｉ1 ＝Ｉ10 （１９） Ｉ2 ＝Ｉ3 ＝Ｉ11 （２０） 故に、（２１）式から（２３）式までが成立する。 ＩB2＝ＩB3＝ＩB11 （２１） ＩB6＝ＩB17 （２２） ＩB7＝ＩB18 （２３） 従って、（１７）式と（１４）式が等しいことがわか
る。
【００１６】トランジスタＱ１２に流れる電流はトラン
ジスタＱ１３にミラー電流として流れるから、トランジ
スタＱ１３のコレクタを端子４を経てトランジスタＱ１
のベースに接続することによりオフセットを発生する電
流ＩOST が除去されることは明らかである。また、この
オフセット除去回路は電源電圧ＶCCが変動しても、トラ
ンジスタＱ１、Ｑ４、Ｑ１０のコレクタエミッタ間電圧
ＶCE、トランジスタＱ２、Ｑ３、Ｑ１１のコレクタエミ
ッタ間電圧ＶCE、トランジスタＱ６、Ｑ９、Ｑ１７のコ
レクタエミッタ間電圧ＶCE、トランジスタＱ７、Ｑ８、
Ｑ１８のコレクタエミッタ間電圧ＶCEは夫々常に等し
く、アーリー効果の影響も生じない。なお、オフセット
除去回路は一つの積分器に１つを用意する必要はなく、
第３のカレントミラー回路の負荷側のトランジスタの数
を図２に示すように複数にし、例えばトランジスタＱ１
４、トランジスタＱ１５のコレクタを別の積分器に接続
することにより複数の積分器に一つのオフセット除去回
路を共通に用いることができる。このことは、複数の積
分器を用いて能動フィルタ等を構成する場合には都合が
よい。
ジスタＱ１３にミラー電流として流れるから、トランジ
スタＱ１３のコレクタを端子４を経てトランジスタＱ１
のベースに接続することによりオフセットを発生する電
流ＩOST が除去されることは明らかである。また、この
オフセット除去回路は電源電圧ＶCCが変動しても、トラ
ンジスタＱ１、Ｑ４、Ｑ１０のコレクタエミッタ間電圧
ＶCE、トランジスタＱ２、Ｑ３、Ｑ１１のコレクタエミ
ッタ間電圧ＶCE、トランジスタＱ６、Ｑ９、Ｑ１７のコ
レクタエミッタ間電圧ＶCE、トランジスタＱ７、Ｑ８、
Ｑ１８のコレクタエミッタ間電圧ＶCEは夫々常に等し
く、アーリー効果の影響も生じない。なお、オフセット
除去回路は一つの積分器に１つを用意する必要はなく、
第３のカレントミラー回路の負荷側のトランジスタの数
を図２に示すように複数にし、例えばトランジスタＱ１
４、トランジスタＱ１５のコレクタを別の積分器に接続
することにより複数の積分器に一つのオフセット除去回
路を共通に用いることができる。このことは、複数の積
分器を用いて能動フィルタ等を構成する場合には都合が
よい。
【００１７】本発明の積分器は、このように積分回路の
入力側に２つの差動増幅回路を組み合わせた増幅回路と
オフセットを除去するオフセット除去回路を接続してあ
り、該増幅回路のバイアス電流によって時定数を等価的
に変えることができるし、増幅回路に発生するオフセッ
トを除去することもできる。また、入力ダイナミックレ
ンジは、バイアス電圧ＶBAと電源電圧ＶCCの関係がＶBA
＝ＶCC／２の時、（２４）式で表される。 （ｖIN／Ｒ１）＜ＩCT1 （２４） これは、（２４）式を満たすことにより入力電流ｉR が
バイアス電流である電流ＩCT1 よりも小さく、トランジ
スタＱ１、Ｑ２、Ｑ６、Ｑ７が飽和しないことによる。
入力電圧ｖINの大小にかかわらず、抵抗Ｒ１と電流Ｉ
CT1 によって入力ダイナミックレンジを決定できる利点
がある。従って、入力電圧ｖINが大きい場合でも、バイ
アス電圧ＶBAを従来のように大きくする必要はない。
入力側に２つの差動増幅回路を組み合わせた増幅回路と
オフセットを除去するオフセット除去回路を接続してあ
り、該増幅回路のバイアス電流によって時定数を等価的
に変えることができるし、増幅回路に発生するオフセッ
トを除去することもできる。また、入力ダイナミックレ
ンジは、バイアス電圧ＶBAと電源電圧ＶCCの関係がＶBA
＝ＶCC／２の時、（２４）式で表される。 （ｖIN／Ｒ１）＜ＩCT1 （２４） これは、（２４）式を満たすことにより入力電流ｉR が
バイアス電流である電流ＩCT1 よりも小さく、トランジ
スタＱ１、Ｑ２、Ｑ６、Ｑ７が飽和しないことによる。
入力電圧ｖINの大小にかかわらず、抵抗Ｒ１と電流Ｉ
CT1 によって入力ダイナミックレンジを決定できる利点
がある。従って、入力電圧ｖINが大きい場合でも、バイ
アス電圧ＶBAを従来のように大きくする必要はない。
【００１８】出力ダイナミックレンジは、可変電流源Ｓ
３を形成するカレントミラー回路の負荷側のトランジス
タとトランジスタＱ５のコレクタエミッタ間飽和電圧を
夫々ＶCES とすると、ＶBA＝ＶCC／２の時に（２５）式
で表される。 ＶCC−２ＶCES （２５） これは、積分器の出力側にある積分回路がエミッタ接地
形であり、コレクタに出力が得られる構成であることに
よる。さらに、電源電圧ＶCCは（２６）式を満たすよう
にすればよい。 ＶCC＞ＶBE＋２ＶCES （２６） 電源電圧ＶCCは第１と第２の差動増幅回路のトランジス
タをオン状態にするために必要な電源電圧ＶCCである
が、その時の電源端子１からアース端子３への電流路に
おける電圧降下、例えばトランジスタＱ１のベースエミ
ッタ間電圧ＶBE、トランジスタＱ６のベースエミッタ間
電圧ＶBE、可変電流源Ｓ１を形成する負荷側のトランジ
スタのコレクタエミッタ間飽和電圧ＶCES を考慮するこ
とにより（２６）式の成立することは明らかである。ち
なみに、ベースエミッタ間電圧ＶBEが０．７Ｖ、コレク
タエミッタ間飽和電圧ＶCES が０．１Ｖとすると電源電
圧ＶCCは最低０．９Ｖ程度あればよい。
３を形成するカレントミラー回路の負荷側のトランジス
タとトランジスタＱ５のコレクタエミッタ間飽和電圧を
夫々ＶCES とすると、ＶBA＝ＶCC／２の時に（２５）式
で表される。 ＶCC−２ＶCES （２５） これは、積分器の出力側にある積分回路がエミッタ接地
形であり、コレクタに出力が得られる構成であることに
よる。さらに、電源電圧ＶCCは（２６）式を満たすよう
にすればよい。 ＶCC＞ＶBE＋２ＶCES （２６） 電源電圧ＶCCは第１と第２の差動増幅回路のトランジス
タをオン状態にするために必要な電源電圧ＶCCである
が、その時の電源端子１からアース端子３への電流路に
おける電圧降下、例えばトランジスタＱ１のベースエミ
ッタ間電圧ＶBE、トランジスタＱ６のベースエミッタ間
電圧ＶBE、可変電流源Ｓ１を形成する負荷側のトランジ
スタのコレクタエミッタ間飽和電圧ＶCES を考慮するこ
とにより（２６）式の成立することは明らかである。ち
なみに、ベースエミッタ間電圧ＶBEが０．７Ｖ、コレク
タエミッタ間飽和電圧ＶCES が０．１Ｖとすると電源電
圧ＶCCは最低０．９Ｖ程度あればよい。
【００１９】図３は本発明の積分器の他の実施例を示す
回路図であり、図１と同一部分は同じ符号を付与してあ
る。図３では、第２の差動増幅回路Ａ２における入力信
号９の入力端子が非反転入力端子であるトランジスタＱ
４のベースであることが図１の場合と異なるが、全体の
動作は図１の場合と同じである。（１１）式の伝達関数
のマイナス符号はなくなる。
回路図であり、図１と同一部分は同じ符号を付与してあ
る。図３では、第２の差動増幅回路Ａ２における入力信
号９の入力端子が非反転入力端子であるトランジスタＱ
４のベースであることが図１の場合と異なるが、全体の
動作は図１の場合と同じである。（１１）式の伝達関数
のマイナス符号はなくなる。
【００２０】
【発明の効果】以上述べたように本発明の積分器は、エ
ミッタ接地形の積分回路の入力側に二つの差動増幅回路
を組み合わせた増幅回路と、その増幅回路のオフセット
を除去するオフセット除去回路を接続してある。そし
て、増幅回路はトランスコンダクタンス増幅器であり、
そのバイアス電流を変化させることにより積分器の時定
数を等価的に制御できるようにしてある。入力信号は抵
抗を経て増幅回路に加えられるので、その入力ダイナミ
ックレンジはその抵抗と増幅回路のバイアス電流によっ
て決定でき、入力信号の電圧に関係なく広く設定でき
る。また、積分器の出力側にある積分回路がエミッタ接
地形であるので出力ダイナミックレンジを広くできる。
さらに、電源電圧を低くできるので、低電圧で動作する
積分器を提供することができる。無論、従来の積分器の
ようにオフセットは生じないから積分器の出力を常に正
確に維持できる利点がある。
ミッタ接地形の積分回路の入力側に二つの差動増幅回路
を組み合わせた増幅回路と、その増幅回路のオフセット
を除去するオフセット除去回路を接続してある。そし
て、増幅回路はトランスコンダクタンス増幅器であり、
そのバイアス電流を変化させることにより積分器の時定
数を等価的に制御できるようにしてある。入力信号は抵
抗を経て増幅回路に加えられるので、その入力ダイナミ
ックレンジはその抵抗と増幅回路のバイアス電流によっ
て決定でき、入力信号の電圧に関係なく広く設定でき
る。また、積分器の出力側にある積分回路がエミッタ接
地形であるので出力ダイナミックレンジを広くできる。
さらに、電源電圧を低くできるので、低電圧で動作する
積分器を提供することができる。無論、従来の積分器の
ようにオフセットは生じないから積分器の出力を常に正
確に維持できる利点がある。
【図１】本発明の積分器の実施例を示す回路図である。
【図２】図１に接続されるオフセット除去回路の回路図
である。
である。
【図３】本発明の積分器の他の実施例を示す回路図であ
る。
る。
【図４】従来の積分器の回路図である。
Ｒ１ 抵抗 ｖIN 入力電圧 ｖOUT 出力電圧
Claims (1)
- 【請求項１】 エミッタ接地形の積分回路と、その入力
側に接続された増幅回路と、増幅回路に接続するオフセ
ット除去回路からなる積分器であり、該増幅回路は夫々
カレントミラー回路を負荷とする第１と第２の差動増幅
回路を組み合わせて形成すると共にバイアス電流を変化
可能にしてあり、第１の差動増幅回路のトランジスタ差
動対を形成する片側のトランジスタはダイオード接続さ
れ、入力信号は抵抗を経て該ダイオード接続されたトラ
ンジスタのベースと第２の差動増幅回路のトランジスタ
差動対を形成する片側のトランジスタのベースに加えら
れ、第１と第２の差動増幅回路の該差動対を形成する残
りのトランジスタのベースにはバイアス電圧が加えら
れ、第２の差動増幅回路の出力端が積分回路に接続され
ており、オフセット除去回路は相互に負荷として縦続接
続された第１と第２のカレントミラー回路、第１のカレ
ントミラー回路のトランジスタとベースを共通接続さ
れ、エミッタを定電流源と前記バイアス電圧をベースに
加えられるトランジスタとの接続点に接続された複数の
トランジスタからなる第３のカレントミラー回路からな
り、第３のカレントミラー回路の負荷側のトランジスタ
の一つが第１の差動増幅回路の前記ダイオード接続され
たトランジスタのベースに接続されていることを特徴と
する積分器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294185A JP2694767B2 (ja) | 1993-10-29 | 1993-10-29 | 積分器 |
| US08/329,204 US5467045A (en) | 1993-10-29 | 1994-10-26 | Integrator including an offset eliminating circuit and capable of operating with low voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294185A JP2694767B2 (ja) | 1993-10-29 | 1993-10-29 | 積分器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07129699A JPH07129699A (ja) | 1995-05-19 |
| JP2694767B2 true JP2694767B2 (ja) | 1997-12-24 |
Family
ID=17804419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5294185A Expired - Lifetime JP2694767B2 (ja) | 1993-10-29 | 1993-10-29 | 積分器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5467045A (ja) |
| JP (1) | JP2694767B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11272786A (ja) * | 1998-03-25 | 1999-10-08 | Seiko Instruments Inc | 差動増幅回路 |
| US6816003B2 (en) | 2000-02-04 | 2004-11-09 | The Trustees Of Columbia University In The City Of New York | Circuits with dynamic biasing |
| WO2002063768A1 (en) * | 2001-02-05 | 2002-08-15 | The Trustees Of Columbia University In The City Of New York | Circuits with dynamic biasing |
| US7321259B1 (en) * | 2005-10-06 | 2008-01-22 | Altera Corporation | Programmable logic enabled dynamic offset cancellation |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2737432C3 (de) * | 1977-08-19 | 1980-03-06 | Hewlett-Packard Gmbh, 7030 Boeblingen | Integratorschaltung mit Begrenzung |
| JPS54147761A (en) * | 1978-05-12 | 1979-11-19 | Hitachi Ltd | Gain control unit |
| US4223275A (en) * | 1978-10-06 | 1980-09-16 | Texas Instruments Incorporated | Linear amplifiers |
| JPS60235515A (ja) * | 1984-05-08 | 1985-11-22 | Matsushita Electric Ind Co Ltd | オペアンプ |
| US4902984A (en) * | 1988-12-23 | 1990-02-20 | Raytheon Company | Differential amplifier |
| US4965529A (en) * | 1989-09-21 | 1990-10-23 | The United States Of America As Represented By The Secretary Of Commerce | High current, very wide band transconductance amplifier |
| JP2615269B2 (ja) * | 1991-02-27 | 1997-05-28 | ローム 株式会社 | 差動増幅器のオフセット低減回路 |
| US5200655A (en) * | 1991-06-03 | 1993-04-06 | Motorola, Inc. | Temperature-independent exponential converter |
| JP3159331B2 (ja) * | 1992-03-31 | 2001-04-23 | ソニー株式会社 | 信号入力判定装置及び比較回路 |
| US5184088A (en) * | 1992-06-10 | 1993-02-02 | Samsung Electronics Co., Ltd. | Controlled-gain transistor amplifier without D-C shift or signal phase reversal in load current |
-
1993
- 1993-10-29 JP JP5294185A patent/JP2694767B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-26 US US08/329,204 patent/US5467045A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5467045A (en) | 1995-11-14 |
| JPH07129699A (ja) | 1995-05-19 |
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