JP2877569B2 - 半導体インダクタンス回路 - Google Patents
半導体インダクタンス回路Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体インダクタンス
回路に関し、特にたとえば電流制御ジャイレータ回路な
どに用いられる、半導体インダクタンス回路に関する。
回路に関し、特にたとえば電流制御ジャイレータ回路な
どに用いられる、半導体インダクタンス回路に関する。
【０００２】
【従来の技術】図７を参照して、従来の半導体インダク
タンス回路１では、差動増幅回路２のトランジスタＱ１
およびＱ２のコレクタを、それぞれ差動増幅回路３のト
ランジスタＱ４およびＱ３のベースに接続し、トランジ
スタＱ１およびＱ２のベースを、それぞれトランジスタ
Ｑ３およびＱ４のコレクタに接続し、さらに、トランジ
スタＱ３のベースとトランジスタＱ４とのベースとの間
にコンデンサＣを接続していた。その結果、入力端子４
と出力端子５との間には、電圧−電流特性においてイン
ダクタンス特性が得られていた。このような半導体イン
ダクタンス回路１では、トランジスタＱ１およびＱ２の
ベース電位は外部から設定される電位に定まるが、トラ
ンジスタＱ３およびＱ４のベース電位についてはこれを
定める条件がないため、半導体インダクタンス回路１の
動作が安定しないという問題点があった。 この他に、上
述の従来技術の問題を解決できる第２の従来技術が、た
とえば特公昭５０−１２２６８号公報［Ｈ０３Ｈ ７／
４４］に開示されている。
タンス回路１では、差動増幅回路２のトランジスタＱ１
およびＱ２のコレクタを、それぞれ差動増幅回路３のト
ランジスタＱ４およびＱ３のベースに接続し、トランジ
スタＱ１およびＱ２のベースを、それぞれトランジスタ
Ｑ３およびＱ４のコレクタに接続し、さらに、トランジ
スタＱ３のベースとトランジスタＱ４とのベースとの間
にコンデンサＣを接続していた。その結果、入力端子４
と出力端子５との間には、電圧−電流特性においてイン
ダクタンス特性が得られていた。このような半導体イン
ダクタンス回路１では、トランジスタＱ１およびＱ２の
ベース電位は外部から設定される電位に定まるが、トラ
ンジスタＱ３およびＱ４のベース電位についてはこれを
定める条件がないため、半導体インダクタンス回路１の
動作が安定しないという問題点があった。 この他に、上
述の従来技術の問題を解決できる第２の従来技術が、た
とえば特公昭５０−１２２６８号公報［Ｈ０３Ｈ ７／
４４］に開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、第２の
従来技術では、ダイナミックレンジが小さいという別の
問題があった。
従来技術では、ダイナミックレンジが小さいという別の
問題があった。
【０００４】それゆえに、この発明の主たる目的は、動
作が安定し、しかもダイナミックレンジを大きくするこ
とができる、半導体インダクタンス回路を提供すること
である。
作が安定し、しかもダイナミックレンジを大きくするこ
とができる、半導体インダクタンス回路を提供すること
である。
【０００５】
【課題を解決するための手段】第１の発明は、入力端子
に接続される第１入力を有する第１トランジスタおよび
出力端子に接続される第２入力を有する第２トランジス
タを含む第１の差動増幅回路と、第１の差動増幅回路の
出力に接続される第３入力を有する第３トランジスタお
よび交流的にアースされた直流電源に接続される第４入
力を有する第４トランジスタを含む第２の差動増幅回路
と、第２の差動増幅回路の第３トランジスタの出力を第
１入力に接続する第１の帰還経路と、第２の差動増幅回
路の第４トランジスタの出力および直流電源のいずれか
一方を第２入力に接続する第２の帰還経路と、第１の差
動増幅回路の出力と交流的アースとの間に介挿されるコ
ンデンサとを備える半導体インダクタンス回路におい
て、入力端子と第１入力との間に接続された第１抵抗お
よび第１入力と第２入力との間に接続された第２抵抗を
含む分圧手段をさらに設け、分圧手段によって第１入力
と第２入力との間の電位差を分圧するようにしたことを
特徴とする、半導体インダクタンス回路である。第２の
発明は、入力端子に接続される第１入力を有する第１ト
ランジスタおよび出力端子に接続される第２入力を有す
る第２トランジスタを含む第１の差動増幅回路と、第１
の差動増幅回路の出力に接続される第３入力を有する第
３トランジスタおよび交流的にアースされた直流電源に
接続される第４入力を有する第４トランジスタを含む第
２の差動増幅回路と、第２の差動増幅回路の第３トラン
ジスタの出力を第１入力に接続する第１の帰還経路と、
第２の差動増幅回路の第４トランジスタの出力および直
流電源のいずれか一方を第２入力に接続する第２の帰還
経路と、第１の差動増幅回路の出力と交流的アースとの
間に介挿されるコンデンサとを備える半導体インダクタ
ンス回路において、少なくとも入力端子と第１入力との
間に接続された第１抵抗，出力端子と第２入力との間に
接続された第２抵抗および第１入力と第２入力との間に
接続された抵抗成分を含む分圧手段をさらに設け、分圧
手段によって第１入力と第２入力との間の電位差を分圧
するようにしたことを特徴とする、半導体インダクタン
ス回路である。
に接続される第１入力を有する第１トランジスタおよび
出力端子に接続される第２入力を有する第２トランジス
タを含む第１の差動増幅回路と、第１の差動増幅回路の
出力に接続される第３入力を有する第３トランジスタお
よび交流的にアースされた直流電源に接続される第４入
力を有する第４トランジスタを含む第２の差動増幅回路
と、第２の差動増幅回路の第３トランジスタの出力を第
１入力に接続する第１の帰還経路と、第２の差動増幅回
路の第４トランジスタの出力および直流電源のいずれか
一方を第２入力に接続する第２の帰還経路と、第１の差
動増幅回路の出力と交流的アースとの間に介挿されるコ
ンデンサとを備える半導体インダクタンス回路におい
て、入力端子と第１入力との間に接続された第１抵抗お
よび第１入力と第２入力との間に接続された第２抵抗を
含む分圧手段をさらに設け、分圧手段によって第１入力
と第２入力との間の電位差を分圧するようにしたことを
特徴とする、半導体インダクタンス回路である。第２の
発明は、入力端子に接続される第１入力を有する第１ト
ランジスタおよび出力端子に接続される第２入力を有す
る第２トランジスタを含む第１の差動増幅回路と、第１
の差動増幅回路の出力に接続される第３入力を有する第
３トランジスタおよび交流的にアースされた直流電源に
接続される第４入力を有する第４トランジスタを含む第
２の差動増幅回路と、第２の差動増幅回路の第３トラン
ジスタの出力を第１入力に接続する第１の帰還経路と、
第２の差動増幅回路の第４トランジスタの出力および直
流電源のいずれか一方を第２入力に接続する第２の帰還
経路と、第１の差動増幅回路の出力と交流的アースとの
間に介挿されるコンデンサとを備える半導体インダクタ
ンス回路において、少なくとも入力端子と第１入力との
間に接続された第１抵抗，出力端子と第２入力との間に
接続された第２抵抗および第１入力と第２入力との間に
接続された抵抗成分を含む分圧手段をさらに設け、分圧
手段によって第１入力と第２入力との間の電位差を分圧
するようにしたことを特徴とする、半導体インダクタン
ス回路である。
【０００６】
【作用】入力端子から第１の差動増幅回路の第１入力に
直流バイアスを与える。このとき、第１入力が第２入力
の電位より高いとすれば、第１の差動増幅回路の出力の
電位すなわち第２の差動増幅回路の第３入力の電位が上
昇する。そして、第３入力の電位が、一定の電位に保た
れている第４入力の電位より高くなると、第２の差動増
幅回路の第２出力の電位は上昇して第１入力の電位と等
しいところで安定する。一方、第３入力の電位は、第４
入力の電位と等しいところで安定する。したがって、第
１入力から第４入力の電位がすべて決定される。分圧手
段は、第１の差動増幅回路の第１入力と第２入力との間
の電位差を分圧するため、ダイナミックレンジを大きく
し、コンデンサの小さな容量値に対して大きなインダク
タンス値を得ることができる。
直流バイアスを与える。このとき、第１入力が第２入力
の電位より高いとすれば、第１の差動増幅回路の出力の
電位すなわち第２の差動増幅回路の第３入力の電位が上
昇する。そして、第３入力の電位が、一定の電位に保た
れている第４入力の電位より高くなると、第２の差動増
幅回路の第２出力の電位は上昇して第１入力の電位と等
しいところで安定する。一方、第３入力の電位は、第４
入力の電位と等しいところで安定する。したがって、第
１入力から第４入力の電位がすべて決定される。分圧手
段は、第１の差動増幅回路の第１入力と第２入力との間
の電位差を分圧するため、ダイナミックレンジを大きく
し、コンデンサの小さな容量値に対して大きなインダク
タンス値を得ることができる。
【０００７】
【発明の効果】この発明によれば、第１入力から第４入
力の電位がすべて決定されるので、半導体インダクタン
ス回路の動作が安定する。さらに、分圧手段を設けたた
め、ダイナミックレンジを大きくし、コンデンサの容量
値に対して大きなインダクタンス値を得ることができ
る。
力の電位がすべて決定されるので、半導体インダクタン
ス回路の動作が安定する。さらに、分圧手段を設けたた
め、ダイナミックレンジを大きくし、コンデンサの容量
値に対して大きなインダクタンス値を得ることができ
る。
【０００８】
【実施例】図１を参照して、この実施例の半導体インダ
クタンス回路１０は、差動増幅回路１２および１４を含
み、入力端子１６から差動増幅回路１２のトランジスタ
Ｑ１のベースにＤＣバイアスが与えられる。トランジス
タＱ１はトランジスタＱ２とともに差動対１８を構成
し、トランジスタＱ２のベースが出力端子２０に接続さ
れる。トランジスタＱ２のコレクタとトランジスタＱ１
のコレクタが接続される直流電源Ｖｃｃとの間にはコン
デンサＣが介挿される。また、差動対１８の出力すなわ
ちトランジスタＱ２のコレクタが差動増幅回路１４のト
ランジスタＱ３のベースに接続される。トランジスタＱ
３とともに差動対２２を構成するトランジスタＱ４のベ
ースには、直流電源２４によって一定の固定バイアスＶ
Ｂ４が供給されており、交流的アースとされる。そし
て、トランジスタＱ３およびＱ４のコレクタが、それぞ
れ入力端子１６および出力端子２０に接続される。な
お、２６，２８，３０，３２，３４，３６および３８は
定電流源（直列電流源）である。また、コンデンサＣ
は、トランジスタＱ２のコレクタと直流電源２４との間
に介挿されてもよい。
クタンス回路１０は、差動増幅回路１２および１４を含
み、入力端子１６から差動増幅回路１２のトランジスタ
Ｑ１のベースにＤＣバイアスが与えられる。トランジス
タＱ１はトランジスタＱ２とともに差動対１８を構成
し、トランジスタＱ２のベースが出力端子２０に接続さ
れる。トランジスタＱ２のコレクタとトランジスタＱ１
のコレクタが接続される直流電源Ｖｃｃとの間にはコン
デンサＣが介挿される。また、差動対１８の出力すなわ
ちトランジスタＱ２のコレクタが差動増幅回路１４のト
ランジスタＱ３のベースに接続される。トランジスタＱ
３とともに差動対２２を構成するトランジスタＱ４のベ
ースには、直流電源２４によって一定の固定バイアスＶ
Ｂ４が供給されており、交流的アースとされる。そし
て、トランジスタＱ３およびＱ４のコレクタが、それぞ
れ入力端子１６および出力端子２０に接続される。な
お、２６，２８，３０，３２，３４，３６および３８は
定電流源（直列電流源）である。また、コンデンサＣ
は、トランジスタＱ２のコレクタと直流電源２４との間
に介挿されてもよい。
【０００９】図１の半導体インダクタンス回路１０にお
いて、トランジスタＱ１およびＱ２のそれぞれの微分抵
抗をｒｅ０とすると、トランジスタＱ２のコレクタ電位
Ｖｃは、角周波数ωのときに、数１で与えられる。
いて、トランジスタＱ１およびＱ２のそれぞれの微分抵
抗をｒｅ０とすると、トランジスタＱ２のコレクタ電位
Ｖｃは、角周波数ωのときに、数１で与えられる。
【００１０】
【数１】
【００１１】また、トランジスタＱ３およびＱ４のそれ
ぞれの微分抵抗をｒｅ１すると、ｉ１＝Ｖｃ／２ｒｅ１
であるから、電流ｉ１は数２で示され、数３が得られ
る。
ぞれの微分抵抗をｒｅ１すると、ｉ１＝Ｖｃ／２ｒｅ１
であるから、電流ｉ１は数２で示され、数３が得られ
る。
【００１２】
【数２】
【００１３】
【数３】
【００１４】ここで、Ｌ＝Ｃ・２ｒｅ０・２ｒｅ１とお
くと、数４となる。
くと、数４となる。
【００１５】
【数４】
【００１６】したがって、入力端子１６と出力端子２０
との間にインダクタンス特性が得られる。次に、各トラ
ンジスタＱ１〜Ｑ４のベースバイアスについて説明す
る。入力端子１６からトランジスタＱ１のベースに直流
バイアスが与えられ、トランジスタＱ１のベース電位が
トランジスタＱ２のベース電位より高いとき、トランジ
スタＱ２のコレクタ電位ＶｃすなわちトランジスタＱ３
のベース電位が上昇する。トランジスタＱ３のベース電
位がトランジスタＱ４のベース電位（＝ＶＢ４）より高
くなると、トランジスタＱ４のコレクタ電位すなわちト
ランジスタＱ２のベース電位が上昇し、トランジスタＱ
１のベース電位に等しいところで安定する。一方、トラ
ンジスタＱ３のベース電位は、トランジスタＱ４のベー
ス電位と等しいところで安定する。このようにして、各
トランジスタＱ１〜Ｑ４のベースバイアスがすべて決定
されるのでその動作が安定する。
との間にインダクタンス特性が得られる。次に、各トラ
ンジスタＱ１〜Ｑ４のベースバイアスについて説明す
る。入力端子１６からトランジスタＱ１のベースに直流
バイアスが与えられ、トランジスタＱ１のベース電位が
トランジスタＱ２のベース電位より高いとき、トランジ
スタＱ２のコレクタ電位ＶｃすなわちトランジスタＱ３
のベース電位が上昇する。トランジスタＱ３のベース電
位がトランジスタＱ４のベース電位（＝ＶＢ４）より高
くなると、トランジスタＱ４のコレクタ電位すなわちト
ランジスタＱ２のベース電位が上昇し、トランジスタＱ
１のベース電位に等しいところで安定する。一方、トラ
ンジスタＱ３のベース電位は、トランジスタＱ４のベー
ス電位と等しいところで安定する。このようにして、各
トランジスタＱ１〜Ｑ４のベースバイアスがすべて決定
されるのでその動作が安定する。
【００１７】図２に示す半導体インダクタンス回路１０
は、図１に示す半導体インダクタンス回路１２のトラン
ジスタＱ１およびＱ２のエミッタ間およびトランジスタ
Ｑ３およびＱ４のエミッタ間にそれぞれ抵抗Ｒを介挿
し、ダイナミックレンジを大きくしたものである。図２
に示す半導体インダクタンス回路１０において、図１の
実施例と同様に、トランジスタＱ３のコレクタ電位Ｖｃ
は数５で与えられ、電流ｉ１は数６で示され、数７の結
果が得られる。
は、図１に示す半導体インダクタンス回路１２のトラン
ジスタＱ１およびＱ２のエミッタ間およびトランジスタ
Ｑ３およびＱ４のエミッタ間にそれぞれ抵抗Ｒを介挿
し、ダイナミックレンジを大きくしたものである。図２
に示す半導体インダクタンス回路１０において、図１の
実施例と同様に、トランジスタＱ３のコレクタ電位Ｖｃ
は数５で与えられ、電流ｉ１は数６で示され、数７の結
果が得られる。
【００１８】
【数５】
【００１９】
【数６】
【００２０】
【数７】
【００２１】ここで、Ｌ＝Ｃ・（２ｒｅ０＋Ｒ）（２ｒ
ｅ１＋Ｒ）とおくと、数８となり、入力端子１６と出力
端子２０との間にインダクタンス特性が得られる。
ｅ１＋Ｒ）とおくと、数８となり、入力端子１６と出力
端子２０との間にインダクタンス特性が得られる。
【００２２】
【数８】
【００２３】また、図２に示す半導体インダクタンス回
路１０の各トランジスタＱ１〜Ｑ４のベースにおけるバ
イアスは、図１の実施例と同様に決定される。図３に示
す半導体インダクタンス回路１０は、図１に示す半導体
インダクタンス回路１０に、抵抗Ｒ１，Ｒ２およびＲ
３，Ｒ４による分圧回路ならびにトランジスタＱ５〜Ｑ
８などを付加し、ダイナミックレンジを大きくしたもの
である。すなわち、入力端子１６とトランジスタＱ１と
の間にはトランジスタＱ５が介挿され、トランジスタＱ
５のベースが入力端子１６に、トランジスタＱ５のコレ
クタが直流電源Ｖｃｃに、トランジスタＱ５のエミッタ
が抵抗Ｒ１を介してトランジスタＱ１のベースにそれぞ
れ接続される。また、出力端子２０とトランジスタＱ２
との間にはトランジスタＱ６が介挿され、トランジスタ
Ｑ６のベースが出力端子２０に、トランジスタＱ６のコ
レクタが直流電源Ｖｃｃに、トランジスタＱ６のエミッ
タがトランジスタＱ２のベースにそれぞれ接続される。
そして、トランジスタＱ１のベースとトランジスタＱ２
のベースとの間には抵抗Ｒ２が介挿される。また、同様
に、差動増幅回路１２の出力すなわちトランジスタＱ２
のコレクタとトランジスタＱ３との間にはトランジスタ
Ｑ７が介挿され、トランジスタＱ７のベースがトランジ
スタＱ２のコレクタに、トランジスタＱ７のコレクタが
直流電源Ｖｃｃに、トランジスタＱ７のエミッタが抵抗
Ｒ３を介してトランジスタＱ３のベースにそれぞれ接続
される。また、直流電源２４とトランジスタＱ４との間
にはトランジスタＱ８が介挿され、トランジスタＱ８の
ベースが直流電源２４に、トランジスタＱ８のコレクタ
が直流電源Ｖｃｃに、トランジスタＱ８のエミッタがト
ランジスタＱ４のベースにそれぞれ接続される。トラン
ジスタＱ３のベースとトランジスタＱ４のベースとの間
には抵抗Ｒ４が介挿される。なお、４０，４２，４４お
よび４６は定電流源である。
路１０の各トランジスタＱ１〜Ｑ４のベースにおけるバ
イアスは、図１の実施例と同様に決定される。図３に示
す半導体インダクタンス回路１０は、図１に示す半導体
インダクタンス回路１０に、抵抗Ｒ１，Ｒ２およびＲ
３，Ｒ４による分圧回路ならびにトランジスタＱ５〜Ｑ
８などを付加し、ダイナミックレンジを大きくしたもの
である。すなわち、入力端子１６とトランジスタＱ１と
の間にはトランジスタＱ５が介挿され、トランジスタＱ
５のベースが入力端子１６に、トランジスタＱ５のコレ
クタが直流電源Ｖｃｃに、トランジスタＱ５のエミッタ
が抵抗Ｒ１を介してトランジスタＱ１のベースにそれぞ
れ接続される。また、出力端子２０とトランジスタＱ２
との間にはトランジスタＱ６が介挿され、トランジスタ
Ｑ６のベースが出力端子２０に、トランジスタＱ６のコ
レクタが直流電源Ｖｃｃに、トランジスタＱ６のエミッ
タがトランジスタＱ２のベースにそれぞれ接続される。
そして、トランジスタＱ１のベースとトランジスタＱ２
のベースとの間には抵抗Ｒ２が介挿される。また、同様
に、差動増幅回路１２の出力すなわちトランジスタＱ２
のコレクタとトランジスタＱ３との間にはトランジスタ
Ｑ７が介挿され、トランジスタＱ７のベースがトランジ
スタＱ２のコレクタに、トランジスタＱ７のコレクタが
直流電源Ｖｃｃに、トランジスタＱ７のエミッタが抵抗
Ｒ３を介してトランジスタＱ３のベースにそれぞれ接続
される。また、直流電源２４とトランジスタＱ４との間
にはトランジスタＱ８が介挿され、トランジスタＱ８の
ベースが直流電源２４に、トランジスタＱ８のコレクタ
が直流電源Ｖｃｃに、トランジスタＱ８のエミッタがト
ランジスタＱ４のベースにそれぞれ接続される。トラン
ジスタＱ３のベースとトランジスタＱ４のベースとの間
には抵抗Ｒ４が介挿される。なお、４０，４２，４４お
よび４６は定電流源である。
【００２４】図３に示す半導体インダクタンス回路１０
において、入力端子１６および出力端子２０間すなわち
トランジスタＱ５およびＱ６のベース間に加わる電圧を
Ｖ１とすると、トランジスタＱ１およびＱ２のベース間
の電位差ΔＶ１は、抵抗Ｒ１およびＲ２で分圧されて数
９で表される。
において、入力端子１６および出力端子２０間すなわち
トランジスタＱ５およびＱ６のベース間に加わる電圧を
Ｖ１とすると、トランジスタＱ１およびＱ２のベース間
の電位差ΔＶ１は、抵抗Ｒ１およびＲ２で分圧されて数
９で表される。
【００２５】
【数９】
【００２６】したがって、トランジスタＱ２のコレクタ
電位Ｖｃは数１０で与えられ、電流ｉ１は数１１で示さ
れ、数１２の結果が得られる。
電位Ｖｃは数１０で与えられ、電流ｉ１は数１１で示さ
れ、数１２の結果が得られる。
【００２７】
【数１０】
【００２８】
【数１１】
【００２９】
【数１２】
【００３０】ここで、Ｌ＝Ｃ・（１＋Ｒ２／Ｒ１）・２
ｒｅ１・２ｒｅ０とおくと、数１３となり、入力端子１
６と出力端子２０との間にインダクタンス特性が得られ
る。このとき、先の数９で示すように第１入力と第２入
力との間の電位差ΔＶ１が抵抗Ｒ１およびＲ２によって
分圧されるため、図１実施例のインダクタンス値Ｌ＝Ｃ
・２ｒｅ１・２ｒｅ０に比べて、分圧比（Ｒ１＋Ｒ２／
Ｒ１）に従った大きなインダクタンス値を得ることがで
きる。一般に、このようなインダクタンス回路で扱える
信号レベルは差動対のダイナミックレンジとコンデンサ
によって制限される。信号レベルはまず、入力端子１６
と出力端子２０との間の電位差が差動対Ｑ１，Ｑのダイ
ナミックレンジを超えないレベル（通常、定電流源の電
流Ｉｏに依存せず５０ｍＶｐｐ程度）に制限される。ま
た、信号の負荷がコンデンサＣとなるため、コンデンサ
Ｃのインピーダンス１／ｊωＣと定電流源の電流Ｉｏに
よって決まるレベルＶｃ＝１／ｊωＣ×Ｉｏによって制
限される。 図３実施例においては、電位差ΔＶ１が抵抗
Ｒ１およびＲ２によって分圧されるため、したがって、
差動対Ｑ１，Ｑ２のダイナミックレンジは（１＋Ｒ２／
Ｒ１）倍される。したがって、図３実施例では、インダ
クタンス値が（１＋Ｒ２／Ｒ１）倍されるだけではな
く、扱える信号レベルが、図１実施例に比べて（１＋Ｒ
２／Ｒ１）倍されて、大きくなる。 換言すれば、図１実
施例と図３実施例とで同じインダクタンス値を得ようと
する場合、図３実施例ではコンデンサＣの容量は図１実
施例の（Ｒ１／Ｒ１＋Ｒ２）倍でよくなり、ＩＣ化する
場合、コンデンサＣのためのスペースを大幅に小さくす
ることができる。さらに、コンデンサＣの容量が（Ｒ１
／Ｒ１＋Ｒ２）になるために、コンデンサＣによるイン
ピーダンスが（Ｒ１＋Ｒ２／Ｒ１）倍になるため、上述
のレベルＶｃが大きくなり、逆にいえば、電流Ｉｏを小
さくすることができ、低消費電力化が可能となる。
ｒｅ１・２ｒｅ０とおくと、数１３となり、入力端子１
６と出力端子２０との間にインダクタンス特性が得られ
る。このとき、先の数９で示すように第１入力と第２入
力との間の電位差ΔＶ１が抵抗Ｒ１およびＲ２によって
分圧されるため、図１実施例のインダクタンス値Ｌ＝Ｃ
・２ｒｅ１・２ｒｅ０に比べて、分圧比（Ｒ１＋Ｒ２／
Ｒ１）に従った大きなインダクタンス値を得ることがで
きる。一般に、このようなインダクタンス回路で扱える
信号レベルは差動対のダイナミックレンジとコンデンサ
によって制限される。信号レベルはまず、入力端子１６
と出力端子２０との間の電位差が差動対Ｑ１，Ｑのダイ
ナミックレンジを超えないレベル（通常、定電流源の電
流Ｉｏに依存せず５０ｍＶｐｐ程度）に制限される。ま
た、信号の負荷がコンデンサＣとなるため、コンデンサ
Ｃのインピーダンス１／ｊωＣと定電流源の電流Ｉｏに
よって決まるレベルＶｃ＝１／ｊωＣ×Ｉｏによって制
限される。 図３実施例においては、電位差ΔＶ１が抵抗
Ｒ１およびＲ２によって分圧されるため、したがって、
差動対Ｑ１，Ｑ２のダイナミックレンジは（１＋Ｒ２／
Ｒ１）倍される。したがって、図３実施例では、インダ
クタンス値が（１＋Ｒ２／Ｒ１）倍されるだけではな
く、扱える信号レベルが、図１実施例に比べて（１＋Ｒ
２／Ｒ１）倍されて、大きくなる。 換言すれば、図１実
施例と図３実施例とで同じインダクタンス値を得ようと
する場合、図３実施例ではコンデンサＣの容量は図１実
施例の（Ｒ１／Ｒ１＋Ｒ２）倍でよくなり、ＩＣ化する
場合、コンデンサＣのためのスペースを大幅に小さくす
ることができる。さらに、コンデンサＣの容量が（Ｒ１
／Ｒ１＋Ｒ２）になるために、コンデンサＣによるイン
ピーダンスが（Ｒ１＋Ｒ２／Ｒ１）倍になるため、上述
のレベルＶｃが大きくなり、逆にいえば、電流Ｉｏを小
さくすることができ、低消費電力化が可能となる。
【００３１】
【数１３】
【００３２】図３に示す半導体インダクタンス回路１０
の各トランジスタＱ１〜Ｑ４のベースにおけるバイアス
は、図１に示す実施例と同様に決定される。また、図４
に示す半導体インダクタンス回路１０は、図３に示す半
導体インダクタンス回路１０にさらに、トランジスタＱ
９〜Ｑ１１を含むカレントミラー回路４８，トランジス
タＱ１２〜Ｑ１５を含むカレントミラー回路５０，トラ
ンジスタＱ１６〜Ｑ１９を含む減衰器５２，トランジス
タＱ２０〜Ｑ２３を含む減衰器５４および可変定電流源
５６を付加したものである。なお、図４に示す半導体イ
ンダクタンス回路１０では、図３に示す半導体インダク
タンス回路１０における定電流源２６および２８を除去
して定電流源５８を用い、定電流源３０および３２を除
去して定電流源６０を用いる。なお、減衰器５２および
５４は、それぞれトランジスタＱ１６，Ｑ１７およびＱ
２１，Ｑ２２だけで構成されてもよい。
の各トランジスタＱ１〜Ｑ４のベースにおけるバイアス
は、図１に示す実施例と同様に決定される。また、図４
に示す半導体インダクタンス回路１０は、図３に示す半
導体インダクタンス回路１０にさらに、トランジスタＱ
９〜Ｑ１１を含むカレントミラー回路４８，トランジス
タＱ１２〜Ｑ１５を含むカレントミラー回路５０，トラ
ンジスタＱ１６〜Ｑ１９を含む減衰器５２，トランジス
タＱ２０〜Ｑ２３を含む減衰器５４および可変定電流源
５６を付加したものである。なお、図４に示す半導体イ
ンダクタンス回路１０では、図３に示す半導体インダク
タンス回路１０における定電流源２６および２８を除去
して定電流源５８を用い、定電流源３０および３２を除
去して定電流源６０を用いる。なお、減衰器５２および
５４は、それぞれトランジスタＱ１６，Ｑ１７およびＱ
２１，Ｑ２２だけで構成されてもよい。
【００３３】図４に示す半導体インダクタンス回路１０
は、電流Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，
Ｉ８およびＩ９の定電流源４０，３４，３６，３８，４
２，４４，６０および４６を含み、ここにおいて、Ｉ５
＝Ｉ８＝２Ｉ２＝２Ｉ３＝２Ｉ４≡ＩＢ，Ｒ１＝Ｒ２＝
Ｒ３＝Ｒ４≡ＲＢに設定する。また、可変定電流源５６
を流れる電流をＩｃとすると、カレントミラー回路４８
および５０にはほぼ同一の電流Ｉｃが供給されるように
設定する。
は、電流Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，
Ｉ８およびＩ９の定電流源４０，３４，３６，３８，４
２，４４，６０および４６を含み、ここにおいて、Ｉ５
＝Ｉ８＝２Ｉ２＝２Ｉ３＝２Ｉ４≡ＩＢ，Ｒ１＝Ｒ２＝
Ｒ３＝Ｒ４≡ＲＢに設定する。また、可変定電流源５６
を流れる電流をＩｃとすると、カレントミラー回路４８
および５０にはほぼ同一の電流Ｉｃが供給されるように
設定する。
【００３４】このような条件下において、図４に示す半
導体インダクタンス回路１０の入力端子１６および出力
端子２０間すなわちトランジスタＱ５およびＱ６のベー
ス間の電位差をＶ１とすると、トランジスタＱ１および
Ｑ２のベース間の電位差ΔＶ１は、抵抗Ｒ１，Ｒ２およ
び各トランジスタＱ１６〜Ｑ１９の抵抗成分ｒｅ（トラ
ンジスタＱ１６〜Ｑ１９に電流が流れることによって決
定される）によって分圧され、数１４のようになる。
導体インダクタンス回路１０の入力端子１６および出力
端子２０間すなわちトランジスタＱ５およびＱ６のベー
ス間の電位差をＶ１とすると、トランジスタＱ１および
Ｑ２のベース間の電位差ΔＶ１は、抵抗Ｒ１，Ｒ２およ
び各トランジスタＱ１６〜Ｑ１９の抵抗成分ｒｅ（トラ
ンジスタＱ１６〜Ｑ１９に電流が流れることによって決
定される）によって分圧され、数１４のようになる。
【００３５】
【数１４】
【００３６】ここで、抵抗成分ｒｅは数１５で表され
る。
る。
【００３７】
【数１５】
【００３８】したがって、トランジスタＱ１およびＱ２
を含む差動対１８には、電圧ΔＶ１により電流ｉ１が流
れるので、トランジスタＱ７のベースの出力電圧Ｖｃ
が、数１６によって表される。
を含む差動対１８には、電圧ΔＶ１により電流ｉ１が流
れるので、トランジスタＱ７のベースの出力電圧Ｖｃ
が、数１６によって表される。
【００３９】
【数１６】
【００４０】ここで、ｒｅ´は、トランジスタＱ１およ
びＱ２のエミッタ微分抵抗で数１７で表される。
びＱ２のエミッタ微分抵抗で数１７で表される。
【００４１】
【数１７】
【００４２】そして、差動対１８と同様に、出力電圧Ｖ
ｃによって差動対２２のトランジスタＱ３およびＱ４の
ベース間に加わる電位差ΔＶｃは、数１８で得られる。
ｃによって差動対２２のトランジスタＱ３およびＱ４の
ベース間に加わる電位差ΔＶｃは、数１８で得られる。
【００４３】
【数１８】
【００４４】したがって、電位差ΔＶｃによって、差動
対２２には、数１９で表される電流ｉ２が流れる。
対２２には、数１９で表される電流ｉ２が流れる。
【００４５】
【数１９】
【００４６】したがって、トランジスタＱ５およびＱ６
のベース間のインピーダンスは、数２０となる。
のベース間のインピーダンスは、数２０となる。
【００４７】
【数２０】
【００４８】ここで、Ｌ＝Ｃ・（２ＲＢ＋ｒｅ）2 ・
（２ｒｅ´）2 ／ｒｅ2 とおくと、電位差Ｖ１は数２１
となり、インダクタンス特性が得られる。この実施例に
おいても、分圧抵抗成分（２ＲＢ＋ｒｅ）（２ｒｅ´）
の作用によってより大きなインダクタンス値を得ること
ができる。
（２ｒｅ´）2 ／ｒｅ2 とおくと、電位差Ｖ１は数２１
となり、インダクタンス特性が得られる。この実施例に
おいても、分圧抵抗成分（２ＲＢ＋ｒｅ）（２ｒｅ´）
の作用によってより大きなインダクタンス値を得ること
ができる。
【００４９】
【数２１】
【００５０】ここで、２ＲＢ≫ｒｅとすると、インダク
タンスＬは数２２で表され、制御電流Ｉｃによって、イ
ンダクタンスＬを制御することができる。
タンスＬは数２２で表され、制御電流Ｉｃによって、イ
ンダクタンスＬを制御することができる。
【００５１】
【数２２】
【００５２】そして、図６に示す半導体インダクタンス
回路１０のトランジスタＱ１〜Ｑ４のベースにおけるバ
イアスについては、図１の実施例と同様に決定される。
また、図５に示す半導体インダクタンス回路１０は、図
６に示すようにその一方端が交流的アースされたもので
ある。すなわち、図５に示す半導体インダクタンス回路
１０では、図１に示す半導体インダクタンス回路１０と
比較してトランジスタＱ２のベースには直流電源２４が
接続されており、また、定電流源３８が除去されてい
る。
回路１０のトランジスタＱ１〜Ｑ４のベースにおけるバ
イアスについては、図１の実施例と同様に決定される。
また、図５に示す半導体インダクタンス回路１０は、図
６に示すようにその一方端が交流的アースされたもので
ある。すなわち、図５に示す半導体インダクタンス回路
１０では、図１に示す半導体インダクタンス回路１０と
比較してトランジスタＱ２のベースには直流電源２４が
接続されており、また、定電流源３８が除去されてい
る。
【００５３】図５に示す半導体インダクタンス回路１０
のインダクタンスＬの値は図１に示す実施例と同じ値と
なり、入力端子１６と出力端子２０との間にインダクタ
ンス特性が得られる。図５に示す半導体インダクタンス
回路１０の各トランジスタＱ１〜Ｑ４のベースにおける
バイアスについて説明する。トランジスタＱ１のベース
電位がトランジスタＱ２のベース電位より高くなると、
トランジスタＱ２のコレクタ電位Ｖｃ（トランジスタＱ
３のベース）は上昇する。トランジスタＱ３のベース電
位がトランジスタＱ４のベース電位より高くなると電流
ｉ１が増加する。したがって、トランジスタＱ１のベー
ス端におけるインピーダンス（図示せず）によって電圧
降下が生じる結果、トランジスタＱ３のベース電位はト
ランジスタＱ４のベース電位（＝ＶＢ４）に等しくな
る。したがって、各トランジスタＱ１〜Ｑ４のベースバ
イアスがすべて決定される。
のインダクタンスＬの値は図１に示す実施例と同じ値と
なり、入力端子１６と出力端子２０との間にインダクタ
ンス特性が得られる。図５に示す半導体インダクタンス
回路１０の各トランジスタＱ１〜Ｑ４のベースにおける
バイアスについて説明する。トランジスタＱ１のベース
電位がトランジスタＱ２のベース電位より高くなると、
トランジスタＱ２のコレクタ電位Ｖｃ（トランジスタＱ
３のベース）は上昇する。トランジスタＱ３のベース電
位がトランジスタＱ４のベース電位より高くなると電流
ｉ１が増加する。したがって、トランジスタＱ１のベー
ス端におけるインピーダンス（図示せず）によって電圧
降下が生じる結果、トランジスタＱ３のベース電位はト
ランジスタＱ４のベース電位（＝ＶＢ４）に等しくな
る。したがって、各トランジスタＱ１〜Ｑ４のベースバ
イアスがすべて決定される。
【図１】この発明の一実施例を示す回路図である。
【図２】この発明の他の実施例を示す回路図である。
【図３】この発明のその他の実施例を示す回路図であ
る。
る。
【図４】この発明のさらにその他の実施例を示す回路図
である。
である。
【図５】この発明のその他の実施例を示す回路図であ
る。
る。
【図６】図５の実施例の等価回路図である。
【図７】従来例を示す回路図である。
【符号の説明】 １０ …半導体インダクタンス回路 １２，１４ …差動増幅回路 １６ …入力端子 １８，２２ …差動対 ２０ …出力端子 ２６〜４６，５８，６０ …定電流源
Claims (2)
- 【請求項１】入力端子に接続される第１入力を有する第
１トランジスタおよび出力端子に接続される第２入力を
有する第２トランジスタを含む第１の差動増幅回路と、
前記第１の差動増幅回路の出力に接続される第３入力を
有する第３トランジスタおよび交流的にアースされた直
流電源に接続される第４入力を有する第４トランジスタ
を含む第２の差動増幅回路と、前記第２の差動増幅回路
の前記第３トランジスタの出力を前記第１入力に接続す
る第１の帰還経路と、前記第２の差動増幅回路の前記第
４トランジスタの出力および前記直流電源のいずれか一
方を前記第２入力に接続する第２の帰還経路と、前記第
１の差動増幅回路の出力と交流的アースとの間に介挿さ
れるコンデンサとを備える半導体インダクタンス回路に
おいて、前記入力端子と前記第１入力との間に接続され
た第１抵抗および前記第１入力と前記第２入力との間に
接続された第２抵抗を含む分圧手段をさらに設け、前記
分圧手段によって前記第１入力と前記第２入力との間の
電位差を分圧するようにしたことを特徴とする、半導体
インダクタンス回路。 - 【請求項２】入力端子に接続される第１入力を有する第
１トランジスタおよび出力端子に接続される第２入力を
有する第２トランジスタを含む第１の差動増幅回路と、
前記第１の差動増幅回路の出力に接続される第３入力を
有する第３トランジスタおよび交流的にアースされた直
流電源に接続される第４入力を有する第４トランジスタ
を含む第２の差動増幅回路と、前記第２の差動増幅回路
の前記第３トランジスタの出力を前記第１入力に接続す
る第１の帰還経路と、前記第２の差動増幅回路の前記第
４トランジスタの出力および前記直流電源のいずれか一
方を前記第２入力に接続する第２の帰還経路と、前記第
１の差動増幅回路の出力と交流的アースとの間に介挿さ
れるコンデンサとを備える半導体インダクタンス回路に
おいて、少なくとも前記入力端子と前記第１入力との間
に接続された第１抵抗，前記出力端子と前記第２入力と
の間に接続された第２抵抗および前記第１入力と前記第
２入力との間に接続された抵抗成分を今む分圧手段をさ
らに設け、前記分圧手段によって前記第１入力と前記第
２入力との間の電位差を分圧するようにしたことを特徴
とする、半導体インダクタンス回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192133A JP2877569B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体インダクタンス回路 |
| US07/875,793 US5267027A (en) | 1991-04-30 | 1992-04-28 | Comb filter-type Y/C separator circuit |
| CA002067615A CA2067615C (en) | 1991-04-30 | 1992-04-29 | Y/c separation circuit |
| EP92107465A EP0511682B1 (en) | 1991-04-30 | 1992-04-30 | Y/C separation circuit |
| DE69222220T DE69222220T2 (de) | 1991-04-30 | 1992-04-30 | Y/C-Trennschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192133A JP2877569B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体インダクタンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537296A JPH0537296A (ja) | 1993-02-12 |
| JP2877569B2 true JP2877569B2 (ja) | 1999-03-31 |
Family
ID=16286234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192133A Expired - Lifetime JP2877569B2 (ja) | 1991-04-30 | 1991-07-31 | 半導体インダクタンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877569B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3284751B2 (ja) * | 1994-05-27 | 2002-05-20 | 日本電信電話株式会社 | 光パルス圧縮装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1430017A (en) * | 1973-04-13 | 1976-03-31 | Unilever Ltd | Chocolate compositions |
-
1991
- 1991-07-31 JP JP3192133A patent/JP2877569B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0537296A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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