KR100195682B1 - 자이레이터 회로를 사용한 접지형 인덕턴스 회로 - Google Patents

Abstract

2개의 입력 단자 및 2개의 출력 단자를 각각 가지는 제1 및 제2 트랜스컨덕턴스 증폭기 OTA(1), OTA(2)는 OTA(1)의 제1 입력 단자가 OTA(2)의 제 2 출력 단자와 접속되고, OTA(1)의 제1 출력단자 및 OTA(2)의 제1 입력단자가 한 단부가 접지되어 있는 커패시터와 접속되면, OTA(1)의 제2 입력단자와 제 2출력단자 및 OTA(2)의 제2입력 단자와 제1 출력 단자가 AC 접지되는 방식으로 구성되어 있다.

Description

자이레이터 회로를 사용한 접지형 인덕턴스 회로.

제1도는 종래의 기술에 의해 제안되었던 자이레이터 회로를 사용한 접지형 인덕턴스의 구조를 도시한 블록도.

제2도는 제1도에 도시된 접지형 인덕턴스의 동작원리를 도시한 블록도.

제3도는 제1도에 도시된 접지형 인덕턴스의 동작원리를 도시한 다른 블록도.

제4도는 제1도에 도시된 접지형 인덕턴스를 도시한 회로도.

제5도는 본 발명의 실시예에 따라 자이레이터를 사용한 접지형 인덕턴스의 구성을 도시한 블록도.

제6도는 제5도에 도시된 접지형 인덕턴스의 동작원리를 도시한 블록도.

제7도는 본 발명의 실시예에 따라 자이레이터 회로를 사용한 접지형 인덕턴스를 도시한 회로도.

제8도는 본 발명의 다른 실시예에 따라 자이레이터 회로를 사용한 접지형 인덕턴스를 도시한 다른 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1 트랜스컨덕턴스 증폭기 2 : 제2 트랜스컨덕턴스 증폭기

3 : 커패시터

본 발명은 접지형 인덕턴스 회로(grounded inductance circuit)에 관한 것으로, 특히 자이레이터 회로(gyrator circuit)를 사용한 접지형 인덕턴스 회로에 관한 것이다.

자이레이터 회로를 사용한 접지형 인덕턴스 회로는 이미 제안되었으며, 이 회로에서 제1 및 제2 연산 트랜스컨덕턴스 증폭기(operational transconductance amlifiers : OTAs)의 2개의 입력 단자 및 2개의 출력 단자가 서로 접속되고, 제2 OTA의 2개의 입력 단자 또는 제1 OTA 의 2개의 출력 단자와 접속된 커패시터를 가지며, 제1 OTA의 입력 단자 중 하나는 AC 접지 된다.

그러나, 실제로 이러한 종류의 회로는 이론적으로 접지형 인덕턴스 회로일 수도 있지만 접지형 인덕턴스 회로로서 동작할 수 없다.

본 발명의 목적은, 실제로 접지형 인덕턴스 회로로서 기능을 하는 자이레이터 회로를 사용한 접지형 인덕턴스 회로를 제공하여 전술한 문제를 해결하는 것이다.

본 발명의 다른 목적은, DC 바이어스 변동(DC bias fluctuation)이 없으므로, 이하에서 개시하는 바와 같이 안정된 특성을 가지는 자이레이터 회로를 사용한 접지형 인덕턴스 회로를 제공하는 것이다.

본 발명에 따라 자이레이터 회로를 사용한 접지형 인덕턴스 회로는 제1 트랜스컨덕턴스 증폭기의 제1 입력 단자가 제2 트랜스컨덕턴스 증폭기의 제2출력 단자와 접속되어 있고, 제1 트랜스컨덕턴스 증폭기의 제1 출력 단자 및 제2 트랜스 컨덕턴스 증폭기의 제1 입력 단자가 한 단부가 접지되어 있는 커패시터의 다른 단부에 접속되며, 제1 트랜스컨덕턴스 증폭기의 제2 입력 단자 및 제2 출력단자, 제2 트랜스컨덕턴스 증폭기의 제2 입력 단자 및 제1 출력 단자가 각각 AC-접지되어 있는 회로로 구성된다.

또한, 본 발명은 제1 및 제2 트랜스컨덕턴스 증폭기가 전류-부하 회로(current-loaded cirtuits)로서 구성되며, 부하 전류(load current)에 대한 전류원은 전류 증폭기로 구성되는 추가적인 특징을 가진다.

제1 트랜스컨덕턴스 증폭기는 제1차동 트랜지스터의 쌍, 제1 차동 트랜지스터의 베이스 및 콜렉터와 공통으로 접속되는 베이스 및 콜렉터 가지는 제2 차동 트랜지스터의 쌍, 전류-부하용 제3 트랜지스터의 쌍, 및 제1 및 제2 차동 트랜지스터의 쌍이 에미터와 공통으로 접속되고 정전류원을 구성하는 제4 트랜지스터의 쌍을 포함한다.

제2 트랜스컨덕턴스 증폭기는 제5차동 트랜지스터의 쌍, 제5 차동 트랜지스터의 베이스 및 콜렉터와 공통으로 접속되는 베이스 및 콜렉터 가지는 제6 차동 트랜지스터의 쌍, 전류-부하(current loading)용 제7 트랜지스터의 쌍, 및 제5 및 제6 차동 트랜지스터의 쌍이 에미터와 공통으로 접속되고 정전류원을 구성하는 제8 트랜지스터의 쌍을 포함한다.

제3 및 제7 트랜지스터의 각각의 베이스는, 콜렉터와 베이스가 서로 접속되어 있는 제9 트랜지스터의 베이스에 공통으로 접속되며(콜랙터-베이스 접속), 제4 및 제8 트랜지스터의 베이스는 전류 미러 회로(current mirror circuit)를 형성하는 제10 트랜지스터의 쌍의 출력단 트랜지스터의 베이스와 공통으로 접속된다.

본 발명에 따르면, OTA(1)의 제1입력 단자와 OTA(2)의 제2 출력 단자를 접속시키고 OTA(1)의 제1 출력단자와 OTA(2)의 제1 입력 단자가 한 단부가 접지되어 있는 커패시터와 접속되며, OTA(1)의 제 2입력 단자와 제2 출력단자 및 OTA(2)의 제2 입력 단자와 제1 출력 단자가 AC 접지됨으로써 DC 바이어스 변동이 없으며 매우 안정적인 바이어스 평형(bias balance)을 갖는 회로가 구성될 수 있다.

본 발명의 이러한 목적과 기타 목적, 특징 및 장점은 첨부한 도면과 함께 이하의 상세한 설명으로부터 보다 명백해 질 것이다.

도면에서, 동일한 도면 부호는 동이한 구성용소를 나타낸다.

우선, 본 발명을 쉽게 이해하기 위하여, 제1도 내지 제4도를 참조하여 종래 기술에서 제안되었던 자이레이터 회로를 사용한 접지형 인덕턴스 회로에 대한 설명을 한다.

제1도는 일본국의 특허 공보평 제1-208011호에 개시되어 있는 자이레이터 회로를 사용한 접지형 인덕턴스를 개략적으로 도시한 도면이다.

제1도에서, 제1 및 제2의 트랜스컨덕턴스 증폭기(OTA)(1, 2) 각각의 2개의 입력 단자 및 2개의 출력단자는 서로 접속되어 있으며, 커패시터(3)는 OTA(2)의 2개의 입력 단자 또는 OTA(1)의 2개의 출력단자와 접속되어 있다. 이러한 구성에서, OTA(1)의 입력 단자 중 하나는 AC 접지되어 있다.

종래 기술에 따라 자이레이터 회로를 사용한 접지형 인덕턴스 회로의 동작 원리에 대하여 제2도를 참조하여 설명한다.

제2도에서, 제1 OTA(1) 및 제2 OTA(2)의 트랜스컨덕턴스를 G로 표시할 때, 회로의 자이레이터로소 동작시키기 위하여 Y 파라미터를 이용할 때 다음의 제1식이 성립한다.

II 및 I2 는 각각 OTA(1) 및 OTA(2)를 통과하는 전류를 나타내고, V1 및 V2는 각각 OTA(1) 및 OTA(2)에 인가되는 전압을 나타낸다.

제1식은 제2식 및 제3식으로 다시 쓸 수 있다.

더욱이, 트랜스컨덕턴스 G는 임피던스의 역수이고, 제4식에 의하여 주어지며 제5식은 제2식, 제3식 및 제4식으로부터 유도된다.

제5식에서, -V2/I2는 제2도에서 도시된 바와 같이, 단자 X-X'에 대한 임피던스로 대체될 수 있다. Z1 및 Z2 와같은 입력단 및 출력단 각각의 임피던스를 나타내기 위하여, 아래의 주어진 바와 같이 제6식이 유도된다.

커패시터(커패시터=C)가 단자 X-X' 사이에 위치한 경우, 임피던스 Z2는 제7식과 같이 주어진다.

이때, j²=-1, ω=2πf 이며, f는 주파수이다.

제7식을 제6식에 대입하면 임피던스 Z1을 결정하는 제8식이 얻어진다.

Z1=jωL이라고 가정할 때, 인덕턴스 L은 제9식으로 주어진다.

따라서, 제3도에 도시된 OTA(1)의 마이너스단 입력 단자를 접지하여 접지형 인덕턴스 회로를 형성하게 된다.

종래의 기술에 따라 자이레이터 회로를 사용한 접지형 인덕턴스 회로의 실례가 제4도에 도시되어 있다.

제4도는 전원 전압을 1.05V로 설정하고, 아날로그 접지선 (AC 접지된 선)에 대한 바이어스를 0.88V로 설정하고, 용량을 100pF으로 설정한 경우, 메인 노드에서의 DC 바이어스를 나타낸다. 이러한 DC 바이어스는 AWB 또는 SPICE 와 같은 회로 시뮬레이터로 시뮬레이션한 결과를 기초로 결정된다.

시뮬레이션의 결과는 OTA 각각의 입력 단자 및 출력 단자에 인가되는 바이어스가 서로 매우 다르며, 트랜지스터가 모든 점에서 포화되어 정상적으로 동작하지 않음을 보여준다. f=500kHz 인 경우 Zin=15.4kΩ에 대해 직렬 연결된 저항 소자 r=13.kΩ이기 때문에, 접지형 인덕턴스의 값은 실질적으로 직렬연결된 저항 소자의 값과 같다.

결과적으로, 인덕턴스의 특성에 따라서, Z=1.17, 위상 = 30.6 도(이상적으로는 Z=∞, 위상 - 90도)이며, 실제로 인덕턴스는 접지형 인덕턴스로서 쓸모가 없을 알 수 있다.

전술한 이유로 인해, 종래의 기술에 따라 자이레이터 회로를 사용한 접지형 인덕턴스 회로는 이론적으로 접지형 인덕턴스임에도 불구하고, 실질적으로 실제 회로로 사용할 수 없다는 문제점을 갖고 있다.

제5도 내지 제8도를 참조하여 본 발명의 소정의 실시예를 설명한다.제5도는 본 발명의 실시예를 예시하는 블록도이다. 제5도에 도시된 바와 같이, 이 실시예는 제1 트랜스컨덕턴스 증포기(10)(이하에서 OTA(1)로 약함)의 제1 입력단자(바반전 입력 단자)와 제2 트랜스컨덕턴스 증폭기(2)(이하세어 OTA(2)로 약함)의 제2 출력 단자가 서로 접속되고, OTA(1)의 제1 출력 단자와 OTA(2)의 제1 입력단자(비 역적 입력 단자)는 한 단부가 접지되어 있는 커패시터(3)의 다른 단부와 접속되며, OTA(1)의 제2입력 단자와 제2 출력 단자 및 OTA(2)의 제2 입력 단자와 제1출력 단자가 AC 접지되는 회로로서 구성되어 있다.

제6도는 본 발명의 실시예의 동작 원리를 예시하는 블록도이다. 본 실시예에 따라 자이레이터 회로를 하용한 접지형 인덕턴스의 동작원리를 제6도를 참조하여 상세히 설명한다.

제6도에서, OTA의 트랜스컨덕턴스를 G로 표시할 때, 회로를 자이레이터로서 동작시키기 위해서 Y 파라미터를 이용될 때, 다음의 제10식이 성립한다.

제10식은 제11식 및 제12식으로 다시 쓸 수 있다.

더욱이, 전압 V2' 및 전류 I2'은 각각 제13식 및 제14식으로 주어진다.

트랜스컨덕턴스 G는 임피던스의 역수로서 제15식으로 주어진다.

따라서 제16식은 제11식 내지 제15식으로부터 유도된다.

입력단에 대한 임피던스를 Z1'으로 표실할 때, 다음의 제17식이 성립한다.

Z=jωL이라고 가정할 때, 인덕턴스 L은 제18식으로 주어진다.

이상에서와 같이, 본 실시예에 따른 회로는 접지형 인덕턴스를 형성함을 알 수 있다.

본 발명의 실시예에 따라 자이레이터 회로를 사용한 접지형 인덕턴스 회로를 실시한 실제 회로에 대하여 제7도를 참조하여 설명한다.

제7도는 본 발명의 실시예에 따른 실제 회로를 도시하고 있다.

제7도를 참조하면, 차동 트랜지스터(Q15, Q16)의 쌍, 차동 트랜지스터(Q15, Q1`6)의 쌍의 베이스와 콜렉터와 공통으로 접속되어 있는 베이스와 콜렉터를 가지는 차동 트랜지스터(Q14, Q17)의 쌍, 전류-부하용 트랜지스터(Q10, Q11), 및 차동 트랜지스터의 쌍 각각의 에미터와 공통으로 접속되어 있는 정전류원을 형성하는 트랜지스터(Q22, Q23)을 포함한다. 차동 트랜지스터(Q19, Q20) 등을 포함하는 제2 트랜스 컨덕턴스 증폭기는 유사하게 형성된다. 커패시터(C10)은 제5도에 도시된 커패시터(3)에 대응되는 것이다. 전류가 흐르는 제1 및 제2 트랜스 컨덕턴스 증폭기에 PNP 트랜지스터(Q10)내지 PNP 트랜지스터(Q13)은 트랜지스터(Q28)의 베이스와 공통으로 접속되어 있고, 트랜지스터(Q28)의 콜렉터와 베이스가 서로 접속되어 있는(콜렉터-베이스 접속)한편, 트랜스컨덕턴스 증폭기에 대한 전류원을 형성하는 NPN 트랜지스터(Q22) 내지 NPN 트랜지스터(Q25)의 베이스는 전류 미러 회로의 출력단 트랜지스터(Q26)의 베이스와 공통으로 접속되어 있다. 여기서, 제7도의 도면 부호C 내지 J는 전류계를 나타낸다.

종래 기술의 회로의 성능과 비교를 위해, 제7도도 또한 전원 전압을 1.05V로 설정하고, 아날로그 접지선 (AC 접지된 선)에 대한 바이어스를 0.88V로 설정하고, 커패시터(C10)을 100pF으로 설정한 경우, 메인 노드에서의 DC 바이어스를 나타낸다. 이러한 DC 바이어스는 AWB 또는 SPICE 와 같은 회로 시뮬레이터로 시뮬레이션한 결과를 기초로 결정된다.

본 실시예에 따른 시뮬레이션의 결과는, 트랜스 컨덕턴스 증폭기 각각의 입력 단자 및 출력 단자에 대한 DC 바이어스가 대략 ±5mV의 정확도를 가지는 880mV이고(기준은 제7도의 노드(K,L,M 및 N)에서의 값이어야 한다), 따라서 매우 안정적임이 증명된다. 이와는 대조적으로, 제4도를 참조하여 전술한 종래의 기술에 의한 회로에서는, 바이어스가 880mV에서 중심에서부터 570mV의 최대 편차를 가진다(제1 트랜스컨덕턴스 증폭기(1)의 차동 트랜지스터의 콜렉토노드(K)에서의 DC 바이어스가 309mV이다). 결론적으로, 본 실시예는 종래의 기술에 비하여 매우 안정적인 DC 바이어스를 제공한다.

또한, 본 실시예에 따라서, f = 500kHz인 경우, Zin = 22.5kΩ에 대해 직렬 연결된 저항 소자 r=1.3kΩ에 의하여 명백하게, 접지형 인덕턴스의 값은 크게 작아진다. 인덕턴스의 특성에 따라서, Z=17.3, 위상 = 86.7도(종래 기술의 회로에 대해서는 Q=1.17, 위상 = 30.6도)이기 때문에, Q는 수동 소자(passive element)로서 실제 사용된 코일의 특성에 따라 대략 20이며, 본 실시예에 따른 접지형 인덕턴스는 실제 접지형 인덕턴스로서 만족할 만하게 동작한다고 판단된다.

이제 본 발명의 다른 실시예에 따라 자이레이터 회로를 사용한 접지형 인덕턴스를 실시하는 실제 회로에 초점을 맞추어 설명한다.

제8도는 본 발명에 따라 자이레이터 회로를 사용한 접지형 인덕턴스의 회로에 대한 다른 실시예이다.

제8도에 도시된 바와 같이, 제1 및 제2 트랜스컨덕턴스 증폭기에 대한 전류원에 대하여, NPMN 트랜지스터(Q22 내지 Q25)는 제1 실시예에서와 같은 방법으로 베이스 공통선(base common line)을 따라 접속되는 반면, 전류-로딩용 PNP 트랜지스터(Q10 내지 Q13)은 차동 트랜지스터(Q34, Q35)의 쌍 및 전류 미러 회로(Q29, Q30)으로 구성되는 전류 증폭기로 접속된다. 결과적으로, 전류 증폭기의 출력은 트랜지스터(Q28)의 베이스로 입력되고, 그 콜렉터 전류는 트랜지스터(Q28)의 베이스 전류의 변동을 제어하기 위한 피드백으로서 전류 증폭기에 입력되며, 결과적으로 전류가 흐르는 제1 및 제2 트랜스컨덕턴스 증폭기의 부하가 되는 PNP 트랜지스터(Q10, Q11, Q12 및 Q13)의 베이스 전류는 유사한 방법으로 제어됨으로써, 그 콜렉터 전류(부하 전류)는 소정의 값으로 제어 된다.

또한, 도면은 전원 전압을 1.05V로 설정하고, 아날로그 접지선에 대한 바이어스를 0.88V로 설정하고, 용량을 100pF으로 설정한 경우의 메인 DC 바이어스를 나타낸다. 이러한 DC 바이어스는 AWB 또는 SPICE 와 같은 회로 시뮬레이터로 시뮬레이션한 결과를 기초로 결정된다. 여기서, 전류 증폭기에 인가된 바이어스는 트랜지스터를 포화시키지 않도록 제어된다.

시뮬레이션의 결과는 OTA 각각의 입력 단자 및 출력 단자에 인가되는 DC 바이어스가 ±1mV의 정확도를 가지는 880mV이고(종래의 기술에 의한 회로는 880mV에서 중심으로부터 570mV의 최대 편차를 만든다), 따라서 종래 기술의 회로의 성능과 비교할 때 매우 안정적임을 보여준다.

또한, 본 실시예에 따라서, f = 500kHz인 경우, Zin = 23.8kΩ에 대해 직렬 연결된 저항 소자 r=1.18kΩ에 의하여 명백하게, 접지형 인덕턴스의 값은 크게 작아진다. 본 인덕턴스의 특성에 따르면 Z=20.17, 위상 = 87.2도(종래 기술의 회로에 따르면, Q=1.17, 위상 = 30.6도)이기 때문에, 본 실시예에 따른 접지형 인덕턴스는 실제 접지형 인덕턴스로서 만족할 만하게 동작한다고 판단된다.

전술한 바와 같이, 본 발명은 DC 바이어스 변동이 없고 매우 안정적인 바이어스 평형을 특징으로 하는 접지형 인덕턴스 특성을 제공하는 효과를 가진다. 또한, 본 발명은 하이 Q 접지형 인덕턴스 회로(high-Q grounded inductance circuit)를 구성할 수 있게 한다.

또한, 제1 및 제2 트랜스컨덕턴스 증폭기가 전류-부하 회로로서 구성되고, 전류원이 증폭기로 구성되기 때문에, 본 발명은 우수한 접지형 인덕턴스 특성을 나타내는 추가적인 효과를 가지며, 이는 부하 전류 변동이 최소화되고 바이어스가 매우 안정적인 방법으로 평형되기 때문이다. 또한, 본 발명에 따라 하이 Q 접지형 인덕턴스 회로 구성할 수 있다.

본 발명을 특정 실시예를 참조하여 설명하였으나, 본 기술 분야에서 숙련된 자라면 본 실시예의 다양한 변경과정과 수정이 가능하고 따라서 본 실시예의 그러한 변경과 수정은 본 발명의 본질 및 범위내에 있다는 것을 인식할 수 있을 것이다.

Claims (6)

1. 2개의 임력 단자와 2개의 출력 단자를 각각 가지고 있는 제1 및 제2 트랜스컨덕턴스 증폭기(1, 2; transconductance amplifiers)를 포함하는 자이레이터 회로(gyrator circuit)를 사용한 접지형 인덕턴스 회로에 있어서, 상기 제2 트랜스컨덕턴스 증폭기(2)의 제2 출력 단자(203)와 접속되어 있는 상기 제1 트랜스 컨덕턴스 증폭기(1)의 제1 입력 단자(100), 한 단부가 접지되어 있는 커패시터(C)의 다른 단부에 접속되어 있는 상기 제1 트랜스컨덕턴스 증폭기(1)의 제1 출력단자(102) 및 상기 제2 트랙스컨덕턴스 증폭기(2)의 제1입력 단자(200), 및 각각 AC 접지되어 있는 상기 제1 트랜스컨덕턴스 증폭기(1)의 제2 입력 단자(101)와 제2 출력단자(103) 및 상기 제2 트랜스컨덕턴스 증폭기(2)의 제2 입력 단자(201)와 제1 출력단자(202)를 포함하는 것을 특징으로 하는 자이레이터 회로를 사용한 접지형 인덕턴스 회로.
2. 제1항에 있어서, 상기 제1 및 제2 트랜스컨덕턴스 증폭기는 전류-부하 회로(current-loaded circuits)로 구성되며, 상기 부하 전류에 대한 전류원은 전류 증폭기로 구성되는 것을 특징으로 하는 자이레이터 회로를 사용한 접지형 인덕턴스 회로.
3. 제2항에 있어서, 상기 제1 트랜스컨덕턴스 증폭기는 제1 차동 트랜시터의 쌍, 상기 제1 차동 트랜지스터의 쌍이 베이스 및 콜렉터와 공통으로 접속되는 베이스 및 콜렉터를 가지는 제2 차동 트랜지스터의 쌍, 전류-부하(current loading)용 제3트랜지스터의 쌍, 및 상기 제1 및 제2 차동 트랜지스터의 쌍의 에미터와 공통으로 접속되고 정전류원을 구성하는 제4 트랜지스터의 쌍을 포함하는 것을 특징으로 하는 자이레이터 회로를 사용한 접지형 인덕턴스 회로.
4. 제3항에 있어서, 상기 제2 트랜스컨덕턴스 증폭기는 제5 차동 트랜시터의 쌍, 상기 제5 차동 트랜지스터의 쌍이 베이스 및 콜렉터와 공통으로 접속되는 베이스 및 콜렉터를 가지는 제6 차동 트랜지스터의 쌍, 전류-부하용 제7트랜지스터의 쌍, 및 상기 제5 및 제6 차동 트랜지스터의 쌍의 에미터와 공통으로 접속되고 정전류원을 구성하는 제8 트랜지스터의 쌍을 포함하는 것을 특징으로 하는 자이레이터 회로를 사용한 접지형 인덕턴스 회로.
5. 제4항에 있어서, 상기 제3 및 제7 트랜지스터의 각각의 베이스는, 콜렉터와 베이스는 서로 접속되어 있는(콜렉터-베이스 접속) 제9 트랜지스터의 베이스와 공통으로 접속되고, 상기 제4 및 제8 트랜지스터의 베이스는 전류 미러 회로(current mirror circuit)를 형성하는 제10 트랜지스터의 쌍의 출력단 트랜지스터의 베이스와 공통으로 접속 되는 것을 특징으로 하는 자이레이터 회로를 사용한 접지형 인덕턴스 회로.
6. 제4항에 있어서, 상기 제3 및 제7 트랜지스터의 각각의 베이스는, 상기 제1 트랜스컨덕턴스 증폭기 및 상기 전류 증폭기와 접속되는 것을 특징으로 하는 자이레이터 회로를 사용한 접지형 인덕턴스 회로.