KR0166002B1 - 자이레이터 회로를 이용한 접지된 인덕턴스 회로 - Google Patents

자이레이터 회로를 이용한 접지된 인덕턴스 회로 Download PDF

Info

Publication number
KR0166002B1
KR0166002B1 KR1019960019614A KR19960019614A KR0166002B1 KR 0166002 B1 KR0166002 B1 KR 0166002B1 KR 1019960019614 A KR1019960019614 A KR 1019960019614A KR 19960019614 A KR19960019614 A KR 19960019614A KR 0166002 B1 KR0166002 B1 KR 0166002B1
Authority
KR
South Korea
Prior art keywords
transistor
amplifier
operational
circuit
input
Prior art date
Application number
KR1019960019614A
Other languages
English (en)
Other versions
KR970004311A (ko
Inventor
도모히로 후지이
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970004311A publication Critical patent/KR970004311A/ko
Application granted granted Critical
Publication of KR0166002B1 publication Critical patent/KR0166002B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J3/00—Continuous tuning
    • H03J3/02—Details
    • H03J3/04—Arrangements for compensating for variations of physical values, e.g. temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/46—One-port networks
    • H03H11/48—One-port networks simulating reactances
    • H03H11/50—One-port networks simulating reactances using gyrators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
    • H03F3/45085—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45371—Indexing scheme relating to differential amplifiers the AAC comprising parallel coupled multiple transistors at their source and gate and drain or at their base and emitter and collector, e.g. in a cascode dif amp, only those forming the composite common source transistor or the composite common emitter transistor respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45648—Indexing scheme relating to differential amplifiers the LC comprising two current sources, which are not cascode current sources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45732—Indexing scheme relating to differential amplifiers the LC comprising a voltage generating circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Networks Using Active Elements (AREA)
  • Amplifiers (AREA)

Abstract

자이레이터 회로를 이용한 접지된 인덕턴스 회로는 제1연산 상호 콘덕턴스 증폭기, 제2연산 상호 콘덕턴스 증폭기, 제1캐패시터를 포함한다.
제1연산 상호 콘덕턴스 증폭기의 제1출력단은 제2연산 상호 콘덕턴스 증폭기의 제1입력단에 접속되며, 제1연산 상호 콘덕턴스 증폭기의 제2출력단은 제2연산 상호 콘덕턴스 증폭기의 제2입력단에 접속된다.
제2연산 상호 콘덕턴스 증폭기의 제1출력단이 제1연산 상호 콘덕턴스 증폭기의 제2입력단에 접속되며, 제2연산 상호 콘덕턴스 증폭기의 제2출력단이 제1연산 상호 콘덕턴스 증폭기의 제1입력단에 접속된다.
제1연산 상호 콘덕턴스 증폭기의 상기 제2입력단과 제2연산 상호 콘덕턴스 증폭기의 제1입력단이 서로 접속되고, 두 입력단의 접점에는 접지 전위에 대해 선정된 dc바이어스가 인가된다.
접점과 제2연산 상호 콘덕턴스 증폭기의 제2입력단 사이에는 캐패시터가 접속되며, 제1연산 상호 콘덕턴스증폭기의 제1입력단과 접지전위 사이에는 ac신호가 인가된다.

Description

자이레이터 회로를 이용한 접지된 인덕턴스 회로
제1도는 통상적인 자이레이터 회로의 원리를 설명하기 위한 회로도.
제2도는 제1도에 도시한 자이레이터 회로의 ac-등가 회로를 도시한 블럭도.
제3도는 자이레이터 회로에서 사용되는 OTA 의 회로.
제4도는 제3도에 도시한 OTA로 이루어진 자이레이터 회로를 이용한 공진 회로의 회로도.
제5도는 제4도에 도시한 자이레이터 회로의 입력 임피던스의 온도 종속성을 주파수에 대하여 도시한 그래프.
제6도는 본 발명에 따른 자이레이터 회로를 이용한 LC 공진 회로의 회로도.
제7도는 제6도에 도시한 자이레이터 회로의 입력 임피던스의 온도 종속성을 주파수에 대하여 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
OTA1, OTA2 : 연산 상호 콘덕턴스 증폭기 SCS : 안정한 전류 공급원
TC : 전달 회로 CA : 증폭회로
본 발명은 자이레이터(gyrator)회로를 이용한 접지된 인덕턴스 회로 및 LC공진 회로에 관한 것이며, 특히 온도 변화에 대해 주파수가 안정화된 LC공진 회로에 관한 것이다.
IC를 포함하는 전자회로 분야에서 IC의 주변에 통상적으로 배치되고 있는 전자부품들을 IC 내부에 통합시키려는 다양한 시도가 최근에 이루어지고 있다.
특히, 인덕턴스 소자를 IC 의 내부에 제공하는 것이 유익한 것으로 여겨지는데, 그 이유는 LC 공진회로의 대부분의 면적을 인덕턴스 소자가 차지하며 인덕턴스 소자의 특성을 특정하게 할 수 있는 재량이 제한되고 있기 때문이다.
인덕턴스 소자를 IC의 내부에 제공하는 한 방법으로서, 자이레이터 회로를 이용하여 ac-등가 인덕턴스를 형성하는 방법이 보고되어 있다.
제1도는 통상적인 자이레이터 회로의 원리를 설명하기 위한 회로도이다.
상기 도면에 도시된 바와 같이 자이레이터 회로는 제1 및 제2연산 상호 콘덕턴스 증폭기, OTA1 및 OTA2로 구성되는데, 여기서 OTA1의 차동 출력단 C, D은 OTA2의 차동입력단 S, T에 각각 접속되고, OTA2의 차동출력단 E, F은 OTA1의 차동입력단 B, A에 각각 교차-접속된다.
OTA1의 차동출력단 C, D사이에는 캐패시터 C1가 연결된다.
제2도는 제1도에 도시한 자이레이터 회로의 ac-등가 회로를 도시한 블럭도이다.
제1도 및 2도에서, I' 및 V'는 각각 전류 I 및 전압 V의 ac성분을 나타낸다.
OTA1에서 전류 선로를 통해 ac전류 I1'가 흐르며, 그 콘덕턴스는 캐패시터 C1의 양단에 발생되는 OTA2의 베이스 전압 V2'에 의해 제어된다.
따라서 다음의 식이 성립한다.
여기서 G2는 OTA2의 상호 콘덕턴스를 나타낸다.
유사하게,
여기서 G1는 OTA1의 상호 콘덕턴스를 나타낸다.
식(1) 및 (2)에서 V2'를 -I2' / (jC1w)로 대체하고 I2'를 소거하면
이 되며,
를 대입하면
로 주어진다.
OTA1의 상호 콘덕턴스가 OTA2의 상호 콘덕턴스와 같다면, 즉 G1=G2이면
이며, 여기서 Rg는 OTA 각각의 임피던스를 나타낸다.
제3도는 자이레이터 회로에서 실제 사용되는 OTA의 회로도이다.
상기 도면에 도시된 바와 같이 각각의 차동 입력이 NPN 트랜지스터 쌍(Q1, Q2), (Q3, Q4)의 베이스에 접속되며, 여기서 트랜지스터 Q1와 Q4가 하나의 차동 증폭기를 구성하고 트랜지스터 Q2와 Q3가 또 하나의 차동 증폭기를 구성한다.
제3도에서, 기호 xn 는 기호가 붙어있지 않은 트랜지스터의 에미터 영역 보다 n배 큰 에미터 영역이라는 것을 나타낸다.
n의 값은 4인 것이 적절하다.
S3로 표시된 정전류원은 캐리어 Ig를 제1차 차동 증폭기의 트랜지스터 Q1, Q4의 에미터에 공급하고, 정전류원 S4은 동일한 세기의 캐리어 Ig를 제2차 차동 증폭기의 트랜지스터 Q2, Q3의 에미터에 공급한다.
전류 부하 L1 및 L2를 통해 동일한 세기의 정전류 Ig가 흐른다.
상기한 OTA의 회로 구성은 OTA의 동적 범위를 확장하려고 의도한 것이다.
트랜지스터 Q1, Q2, Q3, Q4의 콜렉터 전류를 각각 I1, I2, I3, I4라 하면
상기 식과 같고, 따라서
이며, 여기서 Vd는 차동 입력 전압을 나타내며, VBE1및 VBE2, VBE3및 VBE4는 각각 트랜지스터 Q1, Q2, Q3, Q4의 베이스-에미터 전압을, Is는 역포화 전류를 나타내고, VT는 열 전압, kT/q 을 나타낸다.
식(7) 내지 (11')에서 Io, Ig, Vd를 제외하고 변수들을 소거하면 다음의 식이 유도된다.
식 (12)을 Vd의 멱급수로 표현하고 높은 차수의 항을 무시하면
상기와 같으며, [δIc/ δVd]Vd=0는 상호 콘덕턴스 G로 정의되고, [Io]Vd=0이므로,
여기서,
상기 식들은 자이레이터 회로를 구성하는 두 OTA 각각에 적용된다.
제4도는 제3도에 도시한 바와 같은 OTA로 이루어진 자이레이터 회로를 이용한 공진 회로의 회로도이다.
제1도에 도시한 자이레이터 회로와 유사하게, OTA1의 제1출력단C과 제2출력단 D은 OTA2의 트랜지스터 Q13, Q14의 베이스에 접속된 제1 입력단과 트랜지스터 Q15, Q16의 베이스에 접속된 제2 입력단에 각각 접속되는 한편, OTA2의 제1출력단 E과 제2출력단 F은 OTA1의 트랜지스터 Q7, Q8의 베이스에 접속된 제2입력단과 트랜지스터 Q5, Q6의 베이스에 접속된 제1 입력단에 각각 접속된다.
또한 자이레이터 인덕턴스의 한 끝을 ac-접지 시키기 위해 OTA1의 제2입력단 Q과 접지 전위 사이에 안정한 dc 전압 VS1 이 인가되어서, OTA2의 제1입력단 E이 정전압 VS1으로 유지되게 한다.
도면에서, 기호 ×4는, 전술한 바와 같이, 트랜지스터가 기호가 붙여져 있지 않은 트랜지스터의 에미터 영역 보다 4배 큰 에미터 영역을 갖는 것을 나타낸다.
ac 신호원과 접지 전위 사이에는 병렬 공지을 위한 캐패시터 C3가 접속된다.
직렬 공진을 위한 또다른 캐패시터 C2는 신호원과 저항기 R1을 통해 OTA1의 입력단 사이에 접속된다.
안정한 전류 공급원 SCS은 정전류 Ig를 전류 미러 회로를 통해 OTA1의 NPN트랜지스터 Q9, Q10 및 OTA2의 NPN 트랜지스터 Q17, Q18로 이루어진 전류원에 공급하며, 정전류 Ig를 OTA1의 PNP 부하 트랜지스터 Q11, Q12 및 OTA2의 Q19, Q20에 공급하기 위해 제공된 것이다.
안정한 전류 공급원은 직렬 접속된 PNP 트랜지스터 Q3 및 NPN 트랜지스터 Q1, 직렬 접속된 PNP 트랜지스터 Q4 및 NPN 트랜지스터 Q2, dc 전압원 VS2, 전류-조절 저항기 R2로 이루어 진다.
트랜지스터 Q3 의 에미터가 dc 전압원 VS2의 양전극에 접속되고 트랜지스터 Q1의 에미터가 dc 전압원 VS2의 접지된 음전극에 접속되어, 전류 발생 회로를 구성한다.
트랜지스터 Q1는 다이오드형으로 접속되고, 그 베이스가 트랜지스터 Q2의 베이스에 접속되어, 전류 미러 회로를 구성한다.
직렬 접속된 트랜지스터 Q2, Q4가 전류 미러 회로의 출력 회로를 이루며, 여기서 다이오드형으로 접속된 트랜지스터 Q4가 부하 트랜지스터로 작용한다.
부하 트랜지스터 Q4의 콜렉터가 트랜지스터 Q3의 베이스에 접속되어 네가티브-피드백 신호 선로를 형성해 줌으로써, 트랜지스터 Q2, Q4의 콜렉터를 통해 흐르는 전류 Ic를 안정하게 된다.
전류 세기는 저항기 R2의 값에 따라 결정된다.
트랜지스터 Q1, Q2의 베이스에 접속된 베이스 라인이 트랜지스터 Q9, Q10, Q17, Q18의 베이스에 연결되어, OTA1 및 OTA2의 전류원 트랜지스터(Q9, Q10, Q17, Q18)로 전류를 전달하는 전류 미러 회로를 형성한다.
트랜지스터 Q3, Q4의 베이스에 접속된 베이스 라인이 트랜지스터 Q11, Q12, Q19, Q20의 베이스에 연결되어, OTA1 및 OTA2의 전류 부하 트랜지스터(Q11, Q12, Q19, Q20)로 전류를 전달하는 또다른 전류 미러 회로를 형성한다.
이제 제4도에 도시된 자이레이터 회로의 동작을 설명하겠다.
식(14)에 설명한 바와 같이 OTA1 및 OTA2의 출력 전류는
와 같이 주어지며, 여기서 첨자1 및 2는 각각 OTA1 및 OTA2와 관련된 양이며,
여기서, Vp및 Vq는 각각 OTA1의 제1 및 제2 입력단 P, Q에서의 전위를 나타내고, Vr및 Vs는 각각 OTA2의 제1 및 제2 입력단 R, S에서의 전위를 나타낸다.
출력 전류 Io의 양의 부호는 제3도에 도시된 바와 같이, 제2 출력단에서 제1 출력단 쪽으로 흐르는 전류의 방향과 대응하는 것이다.
캐패시터 C1의 임피던스를 z 라고 하면,
식(20)을 식 (17)에 대입하면
상기식은 식(3)을 만족시킨다.
제5도는 제4도에 도시한 자이레이터 회로의 입력 임피던스의 온도 종속성을 주파수에 대하여 도시한 것이다.
도면에서 온도가 -10℃ 에서 50℃로 변동하면 임피던스 특성이 30㎑, 말하자면 450㎑의 중심 주파수에 대해 ±15㎑, 시프트 한다.
이러한 입력 임피던스의 원치않는 시프트로 인해 상기한 온도 변화에 대해 ±15㎑정도 공진 주파수의 파동이 수반된다.
세라믹 소자를 캐패시터 소자로 사용하는 보통의 공진 회로에서 온도 변화에 대한 주파수 변화는 전술한 범위의 온도 변화에 대해 대략 ±15㎑이다.
이러한 이유로, 종래 기술의 자이레이터 회로를 사용하는 공진 회로의 온도 종속성은 보통의 공진 회로 보다 10배 정도 크다.
제4도에서, 들어오는 메인 dc바이어스는 스파이스(Spice)등의 회로 시뮬레이터를 통하여 시뮬레이션된다.
시뮬레이션은 다음의 조건 하에서 실시된다.
온도 25℃, 직렬 공진 주파수 410㎑, 병렬 공진 주파수 490㎑, 450㎑에서 입력된 임피던스 11㏀, dc전압원 V2의 전압 1.05V, ac 접지 전위 860mV. 또한, 시뮬레이션을 실시할 때, dc 전압원 VS2과 ac 접지 전위의 온도 특성이 사용되는 트랜지스터의 VBE의 온도 특성과 동일하다고 가정하여 트랜지스터의 VBE의 온도 특성을 고려하지 않는다.
전술한 시뮬레이션의 결과로 부터, OTA의 입ㆍ출력단의 바이어스가 그 정상값에서 상당히 벗어나서 트랜지스터를 포화시키며 따라서 트랜지스터의 정상적인 작동이 방해되는 것을 알 수 있다.
또한 제4도의 공진 회로의 입력 임피던스의 위상은 90도의 정상값과 달리 대략 37도인 것으로 알려져 있다.
본 발명의 목적은 dc 바이어스가 정상값에서 벗어나지 않고 직렬 및 병렬 공진 주파수가 온도 변화의 영향을 받지 않는 안정한 주파수 특성을 가진 자이레이터 회로를 이용한 접지된 인덕턴스 회로 및 LC 공지 ㄴ회로를 제공하려는 것이다.
본 발명의 목적은 제1연산 상호 콘덕턴스 증폭기, 제2연산 상호 콘덕턴스 증폭기, 제1캐패시터를 포함하는 자이레이터 회로를 이용한 접지된 인덕턴스 회로에 의해 달성될 수 있는데, 여기서 제1연산 상호 콘덕턴스 증폭기의 제1출력단이 제2 연산 상호 콘덕턴스 증폭기의 제1입력단에 접속되며, 제1 연산 상호 콘덕턴스 증폭기의 제2출력단이 제2연산 상호 콘덕턴스 증폭기의 제2 입력단에 접속되며, 상기 제2연산 상호 콘덕턴스 증폭기의 제1출력단이 제1연산 상호 콘덕턴스 증폭기의 제2입력단에 접속되며, 상기 제2 연산 상호 콘덕턴스 증폭기의 제2출력단이 제1연산 상호 콘덕턴스 증폭기의 제1입력단에 접속되며, 제1연산 상호 콘덕턴스 증폭기의 제2입력단과 제2연산 상호 콘덕턴스 증폭기의 제1입력단이 서로 접속되어 있고, 두 입력단의 접점에는 접지 전위에 대해 선정된 dc 바이어스가 인가되며, 상기 접점과 상기 제2연산 상호 콘덕턴스 증폭기의 상기 제2입력단 사이에는 제1캐패시터가 접속되며, 상기 제1연산 상호 콘덕턴스 증폭기의 상기 제1 입력단과 접지 전위 사이에는 ac신호 전압이 인가된다.
본 발명의 회로에서 제1연산 상호 콘덕턴스 증폭기(이하, OTA1으로 인용한다.)의 제2입력단과 제2연산 상호 콘덕턴스 증폭기(이하, OTA2로 인용한다)의 제1입력단에는 동일한 dc전위가 인가되며, 따라서 동일한 dc전위가 OTA1 및 OTA2의 제1출력단에 인가되므로, 두 OTA는 유사하게 동작하며, 두 OTA 중 하나가 포화 상태로 되는 상황을 피할 수 있다.
전술한 바와 같이, 본 발명에 따르면 두 OTA의 상호 콘덕턴스 G1및 G2는 동일하게 된다.
식(22)에서 G1= G2로 놓으면
상기식을 얻을 수 잇다.
각각의 연산 상호 콘덕턴스 증폭기는 제1도전형 이득 트랜지스터를 가진 적어도 하나의 차동 증폭기를 구비하는 것이 바람직한데, 상기 이득 트랜지스터들의 에미터들은 제1도전형 전류원 트랜지스터의 콜렉터에 함께 접속되고 상기 이득 트랜지스터의 콜렉터들은 개개의 제2도전형 부하 트랜지스터에 접속된다.
상기 접지된 인덕턴스 회로는 상기 연산 상호 콘덕턴스 증폭기의 상기 전류원 트랜지스터에 정전류를 제공하기 위한 안정한 전류 공급원과 상기 안정한 전류 공급원에 의해 제공되는 상기 정전류를 전류 미러 회로를 통해 상기 연산 상호 콘덕턴스 증폭기로 전달하기 위한 전달 회로를 포함하며, 상기 안정한 전류 공급원은 상기 제1도전형의 제1트랜지스터와 상기 제1트랜지스터에 직렬로 접속된 제2도전형의 제2트랜지스터를 구비하고, 상기 제1도전형의 제3트랜지스터와 상기 제3트랜지스터에 직렬로 접속된 상기 제2 도전형의 제4트랜지스터를 구비하며, 상기 제3트랜지스터의 에미터는 전류-조절 저항기의 한 단부에 접속되고, 저항기의 저항값은 임의로 선택된 하나의 연산 상호 콘덕턴스 증폭기가 자이레이터 회로의 의도한 인덕턴스를 실현할 수 있는 최적의 콘덕턴스를 가질 수 있도록 결정되며, 상기 전달 회로는 상기 제1도전형의 제5 트랜지스터와 상기 제5 트랜지스터에 직렬로 접속된 상기 제2도전형의 제6트랜지스터를 구비하며, 상기 제1트랜지스터가 다이오드형으로 접속되고, 다이오드형으로 접속된 제1 트랜지스터의 베이스는 상기 제3트랜지스터의 베이스에 접속되며, 상기 제4트랜지스터가 다이오드형으로 접속되고, 다이오드형으로 접속된 제4트랜지스터의 베이스는 상기 제2트랜지스터의 베이스에 접속되며, 제6트랜지스터의 베이스는 상기 제4트랜지스터의 베이스에 접속되며, 상기 제5트랜지스터는 다이오드형으로 접속되고, 제5트랜지스터의 베이스는 상기 연산 상호 콘덕턴스 증폭기의 상기 전류원 트랜지스터의 베이스에 연결되며, 상기 제1, 제5트랜지스터의 에미터와 상기 저항기의 다른쪽 단부는 동작 dc전압원의 접지된 전극에 접속되며, 제4, 제6 트랜지스터는 상기 동작 dc 전압원의 다른쪽 단부에 접속된다.
전술한 안정한 전류원은 공지된 회로지만, 후술하는 바와 같이 각각의 OTA의 상호 콘덕턴스 G를 온도 변화에 대해 안정화시킨 수 있다.
OTA의 전류원 트랜지스터의 에미터 영역에 대한 제3트랜지스터(그 에미터에 조절 저항기 R가 접속됨)의 에미터 영역의 비율을 m이라 하고, 안정한 전류원의 출력 전류를 Ig라 하면, Ig는 다음과 같이 주어진다.
따라서,
한편 식 (15)로부터
상기 식을 얻을 수 있다.
식 (24)을 식 (25)에 대입하면
위와 같은 결과가 되는데, 이는 안정한 전류 공급원을 채택함에 따라 OTA 두개 모두에서 콘덕턴스의 온도 변동이 동시에 보상된다는 것을 의미한다.
본 발명에서 두 OTA는 동일한 콘덕턴스를 가지므로, 두 OTA의 콘덕턴스의 온도 변화는 하나의 안정한 전류 공급원을 통해 동시에 보상될 수 있다.
그러나, 제4도에 도시된 종래 기술의 자이레이터 회로에서는 두 OTA가 상이한 콘덕턴스를 가지므로 그러하지 아니하다.
전술한 본 발명의 목적, 특성, 장점등은 본 발명의 양호한 실시예를 도시한 첨부 도면을 참고하여 후술하는 설명을 보면 더 명확해 질 것이다.
제6도는 본 발명에 따른 자이레이터 회로를 이용한 LC 공진회로의 회로도이다.
이 도면에서, 제4도에 도시된 것과 동일한 부분에는 동일한 참조번호가 붙여졌다.
본 발명에 따른 자이레이터 회로가 제4도에 도시한 종래 기술의 자이레이터 회로와 다른 점은 기본적으로 OTA1 의 제2입력단 Q과 OTA2의 제1입력단 R이 접지 전위에 대해 동일한 dc전압 VS1으로 바이어스되며, 안정한 전류 공급원 SCS이 안정한 전류를 전달 회로 TC를 통해 공급한다는 것이다.
이러한 특성은 온도 변화에 대한 자이레이터 히ㅗ로의 등가 인덕턴스를 안정화 하는데 매우 중요한 것이다.
본 발명의 실시예에서, 전압원 VS2의 동작 전압 1.05V을 감안하면 두 입력단 Q, R은 862㎷로 바이어스 된다.
이렇게 바이어싱하면 OTA1 및 OTA2의 제1출력단 C, E에는 동일한 전위 VS1가 걸린다.
OTA1의 한 입력단이 OTA2와 동일한 전위로 바이어스되고, OTA1의 한 출력단에 OTA2와 동일한 전위가 인가되므로, 두 OTA는 동일한 상호 콘덕턴스 특성을 갖는다.
그 결과, 비-균형(off-balance)바이어싱으로 인해 한쪽의 OTA가 포화 상태로 동작하는 일을 피할 수 있다.
또한, 전술한 바와 같이, 두 OTA에 동일한 dc전압이 바이어스되므로, 전류원 트랜지스터 Q9, Q10, Q17, Q18 모두의 에미터로 공급되는 케리어는 후술되는 전달회로 TC를 거쳐 안정한 전류 공급원 SCS으로부터 공급되는 하나의 베이스 바이어스에 의해 제어될 수 있다.
안정한 전류 공급원 SCS의 회로 구성 및 동작은 제4도의 안정한 전류 공급원 SCS이 상이한 특성을 가진 OTA1 및 OTA2에 베이스 바이어스를 공급한다는 점을 제외하면 제4도의 안정한 전류 공급원과 동일한 것이다.
전달 회로는 서로 직렬로 접속된 NPN 트랜지스터 Q22와 PNP 트랜지스터 Q21로 구성된다.
트랜지스터 Q22는 다이오드형으로 접속되고, 그 베이스는 연산 상호 콘덕턴스 증폭기의 전류원 트랜지스터의 베이스 라인에 접속된다.
트랜지스터 Q21의 베이스는 트랜지스터 Q3, Q4의 베이스에 접속되어 전류 미러 회로를 형성한다.
전달 회로 TC의 동작시, 트랜지스터 Q4, Q2의 콜렉터 전류는 트랜지스터 Q2, Q4, Q21로 이루어진 전류 미러 회로를 거쳐 전달회로 TC로 전달된다.
Q21, Q22의 콜렉터 전류는 트랜지스터 Q21, Q22로 이루어진 전류 미러 회로를 거쳐 OTA1 및 OTA2로 전달되며, OTA1 및 OTA2의 전류원 트랜지스터의 베이스 라인으로 전달된다.
전달 회로를 제공하면 트랜지스터 Q2의 베이스 전류가 전류원 트랜지스터의 베이스 라인으로 흐르는 것을 방지할 수 있는 장점이 있다.
만약 트랜지스터 Q2의 베이스 전류가 베이스 라인으로 흐른다면, 베이스 전류의 손실로 인해 안정한 전류 공급원 SCS에서 제어 에러를 야기할 수 있다.
본 발명의 자이레이터 회로는 부하 트랜지스터 Q11, Q12, Q19, Q20를 통해 흐르는 전류를 안정화시키는 전류 증폭 회로를 갖는다.
전류 증폭 회로 CA는 NPN트랜지스터 Q25, Q26와 저항기 R3, R4로 이루어진 전류원 회로와 NPN트랜지스터 Q28, Q29, Q27와 PNP트랜지스터 Q30, Q31로 이루어진 차동 증폭기와 저항기 R5 및 캐패시터 C4로 이루어진 피드백 경로와 NPN 트랜지스터 Q23, PNP 트랜지스터 Q24로 이루어진 출력 버퍼 회로를 구비한다.
트랜지스터 Q25는 다이오드형으로 접속되어 있고 그 베이스는 트랜지스터 Q26의 베이스에 접속된다. 트랜지스터 Q25에서 발생하는 전류는 저항기 R3, 트랜지스터 Q25, 트랜지스터 Q26으로 이루어진 전류 미러 회로를 거쳐 차동 증폭기의 전류원 트랜지스터 Q27로 전달된다.
전류 미러 회로의 입력단(저항기 R4 및 트랜지스터 Q26의 콜렉터의 접점의 전위)은 차동 이득 트랜지스터중 하나(Q28)의 베이스에 공급된다.
차동 이득 트랜지스터중 다른 쪽(Q29)의 베이스는 출력 버퍼 회로의 출력단(트랜지스터 Q23과 Q24의 콜렉터의 접점)에 접속된다.
트랜지스터 Q30, Q31는 차동 증폭기의 부하 트랜지스터로 작용한다.
차동 출력단중 하나(트랜지스터 Q28과 Q30의 접점)는 트랜지스터 Q24의 베이스에 접속되며 그 베이스 라인은 OTA1 및 OTA2의 부하 트랜지스터 Q11, Q12, Q19, Q20의 베이스드을 연결시킨다.
트랜지스터 Q29의 베이스와 트랜지스터 Q23 및 Q24의 콜렉터의 접점 사이를 연결하는 신호 선로를 통해 네가티브 피드백이 실현되므로 부하 트랜지스터 Q11, Q12, Q19, Q20의 베이스 라인으로 인가되는 전위가 안정화되며, 따라서 안정한 전류가 전류 미러 회로를 통해 부하 트랜지스터 Q11, Q12, Q19, Q20로 공급된다.
또한 트랜지스터 Q23의 베이스가 전달회로 TC의 트랜지스터 Q22의 베이스와 OTA의 전류원 트랜지스터 Q9, Q10, Q17, Q18의 베이스를 연결시키는 베이스 라인에 접속되어, 각각의 전류원 트랜지스터 Q9, Q10, Q17, Q18가 OTA로 공급하는 전류가 각각의 부하 트랜지스터 Q11, Q12, Q19, Q20를 통해 흐르는 전류와 같게 해준다.
제6도에서, 들어오는 메인 dc 바이어스는 스파이스 등의 회로 시뮬레이터를 통하여 시뮬레이션된다.
시뮬레이션은 다음의 조건 하에서 실시된다.
온도 25℃, 직렬 공진 주파수 410㎑, 병렬 공진 주파수 490㎑, 중심 주파수 450㎑, 450㎑에서 입력 임피던스 약 12㏀, dc 전압원 VS2의 전압 1.05V, ac 접지 전위 860㎷ 또한 시뮬레이션을 실시할때, dc전압원 VS2과 ac접지 전위의 온도 특성이 사용되는 트랜지스터의 VBE의 온도 특성과 동일하다고 가정하여 트랜지스터의 VBE의 온도 특성을 고려하지 않는다.
전술한 시뮬레이션의 결과로부터, OTA의 입력단과 출력단의 바이어스 전압의 차이는 3㎷ 정도로 작으며, 이는 ac 접지 바이어스 VS에 대해 ±0.35% 의 차이율이다.
제4도에 도시한 종래 기술의 LC공진 회로에서는 OTA의 입력단과 출력단의 바이어스 전압의 차이는 137㎷ 정도로 크며 16% 의 차이율로 표시된다.
상기한 시뮬레이션의결과로부터, 본 발명의 회로가 온도 변화에 대해 상당히 안정하다는 것을 알 수 있다.
또한, 제6도의 공진 회로의 입력 임피던스의 위상은 대략 65도인데, 이는 종래 기술의 공진회로에서 37도인 것과 비교하면 현저히 개선되었음을 보여준다.
제7도는 제6도에 도시한 자이레이터 회로의 입력 임피던스의 온도 종속성을 주파수에 대하여 도시한 것이다.
도면에서 온도가 -10℃에서 50℃로 변동하면 임피던스 특성이 2㎑, 말하자면 450㎑의 중심 주파수에 대해 ±1㎑, 시프트하는 것을 알 수 있다.
이에 비해, 제4도에 도시한 종래 기술의 자이레이터 회로를 이용한 LC공진 회로에서는 입력 임피던스 특성의 시프트가 30㎑, 즉 ±15㎑이다.
따라서 제7도로부터, 본 발명의 LC공진 회로의 공진 주파수는 온도 변화에 의한 영향을 거의 받지 않으며, 상당히 안정한 특성을 보임을 알수 있다.
세라믹 소자를 캐패시터 소자로 사용하는 보통의 공진 회로에서 온도 변화에 대한 주파수 변화는 전술한 온도 변화의 범위에 대해 대략 ±15㎑이므로, 본 발명에 따라 LC공진 회로를 실제로 사용하는 데에는 하등의 문제가 없다.
전술한 바와 같이 본 발명의 특성 및 장점등을 설명하였지만, 그 설명은 단지 예시를 위한 것이며, 첨부된 특허청구범위의 범주내에서 여러가지 변형이 이루어질 수 있다.

Claims (4)

  1. 자이레이터 회로를 이용한 접지된 인덕턴스 회로에 있어서, 제1 연산 상호 콘덕턴스 증폭기, 제2연산 상호 콘덕턴스 증폭기 및 제1캐패시터를 포함하며, 상기 제1연산 상호 콘덕턴스 증폭기의 제1출력단은 상기 제2 연산 상호 콘덕턴스 증폭기의 제1입력단에 접속되며, 상기 제1연산 상호 콘덕턴스 증폭기의 제2출력단은 상기 제2연산 상호 콘덕턴스 증폭기의 제2입력단에 접속되며, 상기 제2연산 상호 콘덕턴스 증폭기의 제1출력단이 상기 제1연산 상호 콘덕턴스 증폭기의 제2입력단에 접속되며, 상기 제2연산 상호 콘덕턴스 증폭기의 제2출력단이 상기 제1연산 상호 콘덕턴스 증폭기의 제1입력단에 접속되며, 상기 제1연산 상호 콘덕턴스 증폭기의 상기 제2입력단과 상기 제2연산 상호 콘덕턴스 증폭기의 상기 제1입력단이 서로 접속되어 있고, 두 입력단의 접점에는 접지 전위에 대해 선정된 dc바이어스 전압이 인가되며, 상기 점점과 상기 제2연산 상호 콘덕턴스 증폭기의 상기 제2입력단 사이에는 상기 제1캐패시터가 접속되며, 상기 제1연산 상호 콘덕턴스 증폭기의 상기 제1입력단과 상기 접지 전위 사이에는 ac신호 전압이 인가되는 것을 특징으로 하는 접지된 인덕턴스 회로.
  2. 제1항에 있어서, 각각의 상기 연산 상호 콘덕턴스 증폭기는 제1도전형 이득 트랜지스터를 가진 적어도 하나의 차동 증폭기를 구비하며, 상기 이득 트랜지스터들의 에미터들은 제1도전형 전류원 트랜지스터의 콜렉터에 함께 접속되고, 상기 이득 트랜지스터의 콜렉터들은 개개의 제2도전형 부하 트랜지스터에 접속되며, 상기 접지된 인덕턴스 회로는 상기 연산 상호 콘덕턴스 증폭기의 상기 전류원 트랜지스터에 정전류를 제공하기 위한 안정한 전류 공급원과 상기 안정한 전류 공급에 의해 제공된 상기 정전류를 전류 미러 회로를 통해 상기 연산 상호 콘덕턴스 증폭기의 상기 전류원 트랜지스터에 전달하기 위한 전달 회로를 더 포함하며, 상기 안정한 전류 공급원은 상기 제1도전형의 제1트랜지스터와 상기 제1트랜지스터에 직렬로 접속된 제2도전형의 제2트랜지스터를 구비하고, 상기 제1도전형의 제3트랜지스터와 상기 제3트랜지스터에 직렬로 접속된 상기 제2도전형의 제4트랜지스터를 구비하며, 상기 제3트랜지스터의 에미터는 전류-조절 저항기의 한 단부에 접속되고, 상기 저항기의 저항값은 임의로 선택된 하나의 연산 상호 콘덕턴스 증폭기가 상기 자이레이터 회로의 의도된 인덕턴스를 실현할 수 있는 최적의 콘덕턴스를 가질 수 있도록 결정되며, 상기 전달회로는 상기 제1도전형의 제5트랜지스터와 상기 제5트랜지스터에 직렬로 접속된 상기 제2도전형의 제6트랜지스터를 구비하며, 상기 제1트랜지스터가 다이오드형으로 접속되고, 상기 다이오드형으로 접속된 제1트랜지스터의 베이스는 상기 제3트랜지스터의 베이스에 접속되며, 상기 제4트랜지스터가 다이오드형으로 접속되고, 상기 다이오드형으로 접속된 제4트랜지스터의 베이스는 상기 제2트랜지스터의 베이스에 접속되며, 상기 제6트랜지스터의 베이스는 상기 제4트랜지스터의 베이스에 접속되며, 상기 제5트랜지스터는 다이오드형으로 접속되고, 상기 젤5트랜지스터의 베이스는 상기 연산 상호 콘덕턴스 증폭기의 상기 전류원 트랜지스터의 베이스에 접속되며, 상기 제1 및 제5 트랜지스터의 에미터들과 상기 저항기의 다른쪽 단부는 동작 dc전압원의 접지된 전극에 접속되며, 상기 제2, 제4 및 제6트랜지스터의 에미터들은 상기 동작 dc 전압원의 다른쪽 단부에 접속되는 것을 특징으로 하는 접지된 인덕턴스 회로.
  3. 한 출력단이 접지되어 있는 ac신호원과 병렬로 저속된 청구범위 제1항에 따른 자이레이터 회로와 제2캐패시터를 구비하는 것을 특징으로 하는 LC 공진회로.
  4. 한 출력단이 접지되어 있는 ac신호원과 직렬로 접속된 청구범위 제1항에 따른 자이레이터 회로와 제3캐패시터를 구비하는 것을 특징으로 하는 LC공진 회로.
KR1019960019614A 1995-06-03 1996-06-03 자이레이터 회로를 이용한 접지된 인덕턴스 회로 KR0166002B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7159868A JP2800721B2 (ja) 1995-06-03 1995-06-03 ジャイレータ回路を用いたｌｃ共振回路
JP95-159868 1995-06-03

Publications (2)

Publication Number Publication Date
KR970004311A KR970004311A (ko) 1997-01-29
KR0166002B1 true KR0166002B1 (ko) 1999-03-20

Family

ID=15702977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960019614A KR0166002B1 (ko) 1995-06-03 1996-06-03 자이레이터 회로를 이용한 접지된 인덕턴스 회로

Country Status (5)

Country Link
US (1) US5635884A (ko)
EP (1) EP0746096A1 (ko)
JP (1) JP2800721B2 (ko)
KR (1) KR0166002B1 (ko)
CN (1) CN1066873C (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057175A (ko) * 1997-12-29 1999-07-15 김영환 자이레이터를 이용한 임피던스 정합장치
US6472908B1 (en) * 2000-02-03 2002-10-29 Applied Micro Circuits Corporation Differential output driver circuit and method for same
US7019586B2 (en) * 2004-03-23 2006-03-28 Silicon Laboratories Inc. High-speed Gm-C tuning
US7215227B2 (en) * 2004-03-31 2007-05-08 Silicon Laboratories Inc. Gm-C filter compensation
EP1637486B1 (de) * 2004-09-20 2007-11-14 Müller Martini Holding AG Verfahren und Einrichtung zum Messen der Dicke von in einem Förderstrom in bestimmten Abständen eine Messeinrichtung durchlaufenden Druckprodukten
JP2009529821A (ja) * 2006-03-09 2009-08-20 エヌエックスピー ビー ヴィ 増幅段
JP4859709B2 (ja) * 2007-03-01 2012-01-25 富士通セミコンダクター株式会社 電圧制御回路
JP2009033643A (ja) * 2007-07-30 2009-02-12 Renesas Technology Corp 半導体集積回路
US9385671B2 (en) * 2014-05-14 2016-07-05 Stmicroelectronics S.R.L. Control circuit for low noise amplifier and related differential and single-ended amplification devices
US10063199B2 (en) * 2016-06-09 2018-08-28 Analog Devices Global Buffer with increased headroom

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5075382A (ko) * 1973-11-05 1975-06-20
JPH0821832B2 (ja) * 1988-02-15 1996-03-04 松下電器産業株式会社 ジャイレータ回路を用いたリアクタンス回路
US5117205A (en) * 1990-05-01 1992-05-26 U.S. Philips Corporation Electrically controllable oscillator circuit, and electrically controllable filter arrangement comprising said circuits
JPH0575382A (ja) * 1991-09-12 1993-03-26 Matsushita Electric Ind Co Ltd バンドパスフイルタ
JP2757799B2 (ja) * 1994-12-05 1998-05-25 日本電気株式会社 ジャイレータ回路を用いた接地インダクタンス回路

Also Published As

Publication number Publication date
CN1141536A (zh) 1997-01-29
US5635884A (en) 1997-06-03
JP2800721B2 (ja) 1998-09-21
JPH08330903A (ja) 1996-12-13
KR970004311A (ko) 1997-01-29
EP0746096A1 (en) 1996-12-04
CN1066873C (zh) 2001-06-06

Similar Documents

Publication Publication Date Title
US4714872A (en) Voltage reference for transistor constant-current source
JP2549540B2 (ja) レベルシフト回路
US4506208A (en) Reference voltage producing circuit
KR0166002B1 (ko) 자이레이터 회로를 이용한 접지된 인덕턴스 회로
US4760353A (en) Integrated gyrator oscillator
US4302718A (en) Reference potential generating circuits
JPH0618015B2 (ja) 電 流 安 定 化 回 路
JPS6354006A (ja) 電流ミラ−回路
EP0142081B1 (en) Signal processing circuit
KR940007974B1 (ko) 전자회로
KR100195682B1 (ko) 자이레이터 회로를 사용한 접지형 인덕턴스 회로
JPH02186706A (ja) バイアス電圧発生回路及びその方法
US4045694A (en) Current divider
JP2869664B2 (ja) 電流増幅器
EP0475507B1 (en) Amplifier arrangement
KR0181328B1 (ko) 자이레이터 회로를 사용한 복조 회로
KR0177928B1 (ko) 광대역 증폭회로
US4429284A (en) Operational amplifier
KR890004771B1 (ko) 차동 증폭기
KR19990008200A (ko) 온도 보상이 가능한 기준 전압원
US4247789A (en) Electronic circuitry for multiplying/dividing analog input signals
US4025842A (en) Current divider provided temperature-dependent bias potential from current regulator
US5030927A (en) Reactance control circuit with a DC amplifier for minimizing a variation of a reference reactance value
USRE30572E (en) Low distortion signal amplifier arrangement
KR100307834B1 (ko) 전압전류변환회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010912

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee