JP3703857B2 - 液晶表示装置 - Google Patents
液晶表示装置 Download PDFInfo
- Publication number
- JP3703857B2 JP3703857B2 JP15869893A JP15869893A JP3703857B2 JP 3703857 B2 JP3703857 B2 JP 3703857B2 JP 15869893 A JP15869893 A JP 15869893A JP 15869893 A JP15869893 A JP 15869893A JP 3703857 B2 JP3703857 B2 JP 3703857B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- mos transistor
- end connected
- signal
- bus line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】
この発明は、液晶表示装置に関し、特に例えば大画面、高精細度の画面を得る場合において好適な液晶表示装置に関するものである。
【０００２】
【従来の技術】
図１２は従来の液晶表示装置を示す構成図である。
図において、１は表示パネル、２はスイッチ素子としての例えば薄膜トランジスタ（以下、ＴＦＴと称する）、３はＴＦＴ２と共に１画素を構成する液晶表示素子であって、これら対をなすＴＦＴ２と液晶表示素子３が図に示すようにマトリクス状に配列されて表示パネル１を構成する。
【０００３】
４は各ＴＦＴ２のゲートに接続されたゲートバスライン、５は各ＴＦＴ２のソースに接続されたソースバスライン、６はそれぞれゲートバスライン４を介して各ＴＦＴ２のゲートに矩形波のゲート信号を供給する走査回路、７は外部からの映像信号をサンプリングしてホールドし、しかる後それぞれソースバスライン５を介して各ＴＦＴ２のソースに供給するサンプルホールド回路である。４１は走査回路６に接続されたゲートバスライン４の入力部、４２はゲートバスライン４の終端部である。
ゲートバスライン４は一般に図１３に示すように入力部４１と終端部４２の間に多数のゲート配線抵抗４３、ゲート配線容量４４が分布する等価回路で表される。
【０００４】
次に動作について図１４を参照しながら説明する。
いま、走査回路６よりゲートバスライン４の入力部４２に図１４Ａに示すような電圧ＶPなるゲート信号ＳIが印加されると、このゲート信号ＳIはゲートバスライン４を伝送するうちにそのゲート配線抵抗４３およびゲート配線容量４４によって順次遅延され、最終的に終端部４２に現れるゲート信号は図１４Ｂに示すような波形のゲート信号ＳOとなる。
【０００５】
一方、表示パネル１内の各ＴＦＴ２は、ゲート信号が所定電圧ＶTを越えたときオン状態、所定電圧ＶTより小さくなった時にオフ状態になる。従って、図１４Ｂに示すような波形のゲート信号ＳOのなまりによって各ＴＦＴ２のオン状態になる時刻に遅れが生じる。つまり、ゲートバスライン４の一番入力部４１側にあるＴＦＴ２がオンしてから一番終端部４２側にあるＴＦＴ２がオンするまでに図１４Ｂに示すように遅延時間Δｔ１を生じる。
【０００６】
いま、ゲートバスライン４上の任意の位置Ｐにおける遅延時間ΔｔPは、ゲートバスライン４の入力部４１とある位置Ｐの間のゲート配線抵抗４３をＲ（Ω）、ゲート配線容量４４をＣ（Ｆ）とすると、次式で表せる。但し、Ｌｎは自然対数を表す。
【０００７】
ΔｔP＝Ｃ・Ｒ・Ｌｎ〔１／｛１−（ＶT／ＶP）｝〕 （１）
【０００８】
上記（１）式より、ΔｔPはＣ・Ｒの積に比例することが分かる。また、Ｃ、Ｒの値は、対象とするゲートバスライン４上の位置とその入力部４１との間隔によって決まり、入力部４１から離れている程Ｃ、Ｒの値は大きくなり、従って、遅延時間ΔｔPもそれだけ大きくなることが分かる。
【０００９】
ちなみに、いま、例えば表示パネル１の水平方向の画素数を１９２０（６４０×３）個、垂直方向の画素数が４８０個の場合に、１画素当たりのゲート配線容量を0.5×１０-12（Ｆ）、１画素当たりのゲート配線抵抗を2.5（Ω）とすると、ゲートバスライン４の終端部４２側におけるＣの値は9.6×１０-10（0.5×１０-12×１９２０）（Ｆ）となり、また、ゲートバスライン４の終端部４２側におけるＲの値は4.8×１０3（2.5×１９２０）（Ω）となり、そして、Ｃ・Ｒ＝4.6μｓとなるので、ＶT／ＶPの値を0.67とすると、このときの遅延時間ΔｔP1即ち図１４Ｂにおける立ち上がり遅延時間Δｔ１は上記（１）式より5.6（＝4.6×1.1）μｓとなる。
【００１０】
また、図１４Ａに示すような電圧ＶPなるゲート信号ＳIがゲートバスライン４の入力部４１に印加されたときに、最終的に終端部４２に現れる図１４Ｂに示すような波形のゲート信号ＳOの電圧Ｖ0は次式のごとく表される。但し、ｔは任意の時間、ｔ２はゲート信号ＳOの立ち下がり開始時間を表す。
【００１１】
ＶO＝ＶP・ｅｘｐ｛−（ｔ−ｔ２）／Ｃ・Ｒ｝ （２）
【００１２】
従って、このときのゲート信号ＳOが立ち下がり開始時間ｔ２から立ち下がり始めて所定電圧ＶT以下になるまでの立ち下がり遅延時間Δｔ２は次式のごとくなる。
【００１３】
Δｔ２＝Ｃ・Ｒ・Ｌｎ（ＶT／ＶP） （３）
【００１４】
ここで、ＶT／ＶPの値を0.67とすると、このときの立ち下がり遅延時間Δｔ２は上記（３）式よりΔｔ２＝0.4×Ｃ・Ｒμｓとなり、例えば上記画素数の表示パネル１の場合、立ち下がり遅延時間Δｔ２は1.8（＝0.4×4.6）μｓとなる。
【００１５】
一方、上記画素数の場合の各ゲートバスライン４の選択時間は、１フィールド時間（16.7ｍｓ）を垂直方向の画素数に対応するゲートバスライン４の本数４８０で割った時間34.8μｓより短くなくてはならない。
例えば、ゲートバスライン４が図１５に示すような間隔で選択されて行くものとすると、１つのゲートバスライン４が選択されている時間が、別のゲートバスライン４が選択されている時間と重なることは許されないので、例えば4.8μｓのマージンを取った場合、ゲートバスライン４が付勢状態にある時間は最大３０μｓとなり、このため、上記5.6μｓなる立ち上がり遅延時間Δｔ１は無視できない値である。
【００１６】
かくして、立ち上がり遅延時間Δｔ１が大きくなると、その分だけゲートバスライン４の終端部４２側のＴＦＴ２のオン状態になる時刻が遅れ、そのオン状態の期間を十分に取れなくなり、液晶表示装置における表示画面の表示輝度が低下する。これは表示画面上の左右で輝度が異なる表示不良で、一般に輝度傾斜と呼ばれる。
【００１７】
【発明が解決しようとする課題】
従来の液晶表示装置は以上のように構成され、ゲートバスラインによるゲート信号の遅延によってゲートバスラインの終端部側にある表示パネルを構成するスイッチ素子程オン状態になる時刻が遅れ、そのオン状態の期間が十分に取れなくなるので、表示画面に輝度傾斜が現れ、特に大画面、高精細化が進んでゲートバスラインが長くなってゲート配線抵抗やゲート配線容量の値が大きくなったり、或はゲートバスラインが細かくなってゲート配線抵抗の値が大きくなると、上述の輝度傾斜が深刻な表示不良となり、大画面化、高精細化の障害となるという問題点があった。
【００１８】
この発明はこのような問題点を解決するためになされたもので、ゲートバスラインによるスイッチ素子の動作の遅延を低減し、輝度傾斜を除去して常に良好な表示画面を得ることができる大画面化、高精細化が可能な液晶表示装置を得ることを目的とする。
【００１９】
【課題を解決するための手段】
請求項１記載の発明に係る液晶表示装置は、矩形波信号を発生する矩形波信号発生手段と、上記矩形波信号の少なくとも立ち上がりの遅延時間を補正し、駆動信号として出力する駆動手段と、マトリクス状に配列された複数個のスイッチ素子および該スイッチ素子によって印加電圧を制御される複数個の液晶表示素子を有し、上記駆動信号によって上記スイッチ素子が駆動される表示手段とを備え、上記駆動手段は、ゲートが入力端子に接続され、ドレインが第１の電源端子に接続された第１のＭＯＳトランジスタと、ゲートが上記第１のＭＯＳトランジスタのソースに接続され、ドレインが上記第１の電源端子に接続され、ソースが出力端子に接続された第２のＭＯＳトランジスタと、一端が上記第１のＭＯＳトランジスタのソースに接続され、他端が上記第２のＭＯＳトランジスタのソースに接続された第１のコンデンサと、一端が上記第１のＭＯＳトランジスタのソースに接続され、他端が第２の電源端子に接続された第１の抵抗と、一端が上記第２のＭＯＳトランジスタのソースに接続され、他端が上記第２の電源端子に接続された第２の抵抗と、一端が出力端子に接続され、他端が上記第２の電源端子に接続された第２のコンデンサからなるものである。
【００２０】
請求項２記載の発明に係る液晶表示装置は、矩形波信号を発生する矩形波信号発生手段と、上記矩形波信号の少なくとも立ち上がりの遅延時間を補正し、駆動信号として出力する駆動手段と、マトリクス状に配列された複数個のスイッチ素子および該スイッチ素子によって印加電圧を制御される複数個の液晶表示素子を有し、上記駆動信号によって上記スイッチ素子が駆動される表示手段とを備えた液晶表示装置であって、上記駆動手段は、ゲートが入力端子に接続され、ドレインが第１の電源端子に接続され、ソースが出力端子に接続されたＭＯＳトランジスタと、一端が上記ＭＯＳトランジスタのゲートに接続され、他端が上記出力端子に接続された第１のコンデンサと、一端が上記出力端子に接続され、他端が第２の電源端子に接続された第２のコンデンサと、一端が上記ＭＯＳトランジスタのソースに接続され、他端が上記第２の電源端子に接続された第１の抵抗とからなるものである。
請求項３記載の発明に係る液晶表示装置は、一端が上記出力端子に接続され、他端が第２の電源端子に接続されたクランプ素子を有するものである。
【００２１】
【作用】
請求項１記載の発明においては、矩形波信号発生手段からの矩形波信号の少なくとも立ち上がりの遅延時間を駆動手段で補正し、駆動信号として表示手段に出力し、表示手段を構成する液晶表示素子の印加電圧を制御するスイッチ素子を駆動する。これにより、表示手段の各ゲートバスラインに接続されているスイッチ素子の全てがほぼ同時にオン状態となり、表示画面の左右で輝度が異なる輝度傾斜が防止される。
【００２３】
【実施例】
実施例１．
以下、この発明の一実施例を図について説明する。
図１はこの発明の一実施例を示す図であり、図１２と対応する部分には同一符号を付し、その詳細説明は省略する。
図において、６Ａはそれぞれゲートバスライン４を介して各ＴＦＴ２のゲートに矩形波のゲート信号を供給する矩形波発生手段としての走査回路、１０は走査回路６Ａと表示手段としての表示パネル１との間に設けられ、走査回路６Ａからのゲートバスライン４によるゲート信号の立ち上がりおよび立ち下がり遅延時間分を予め補正して表示パネル１の各ＴＦＴ２を各ゲートバスライン４毎に順次駆動する駆動手段としての駆動回路である。
その他の構成は、図１２の場合と同様である。なお、走査回路６Ａは図１２の走査回路６から発生されるゲート信号ＳIの電圧ＶPより大きな電圧ＶP1を有する矩形波のゲート信号ＳI1を発生するようになされている。
【００２４】
次に動作について図２を参照しながら説明する。
いま、走査回路６Ａより電圧ＶP1（＞ＶP）なる矩形波のゲート信号ＳI1が駆動回路１０に印加されると、この駆動回路１０はその出力側に波形整形されたゲート信号、例えば図２Ａに示すようにその立ち上がり部分（前縁部）のレベルが波高値の平均値より所定量高くかつ立ち下がり部分（後縁部）に所定量のアンダーシュートを有し、実質的に表示パネル１内のゲートバスライン４における遅延時間を補正できるように予め設定されたゲート信号ＳI2を駆動信号として出力する。
【００２５】
このゲート信号ＳI2はゲートバスライン４を伝送するうちにそのゲート配線抵抗４３およびゲート配線容量４４（図１３）によって順次遅延され、最終的に終端部４２に現れるゲート信号は図２Ｂに示すような波形のゲート信号ＳO1となる。
【００２６】
いま、ゲート信号ＳI2の減衰部分が（ＶPP−ＶP）・ｅｘｐ（−ａ・ｔ）＋Ｖｐで近似できるものとする。ここで、ａは駆動回路１０を構成する後述の抵抗器やコンデンサ等の回路要素およびゲートバスライン４のゲート配線抵抗やゲート配線容量等の値で決まる定数、ＶPPはゲート信号ＳI2のピーク電圧、ＶPはゲート信号ＳI2の減衰部分が減衰していく値、ｔは任意の時間である。
このとき、ゲートバスライン４上の任意の位置Ｐにおけるゲート信号ＳO1の電圧ＶOPは次式のように変化する。
【００２７】
【００２８】
但し、ゲートバスライン４の入力部４１と任意の位置Ｐの間のゲート配線抵抗４３をＲ（Ω）、ゲート配線容量４４をＣ（Ｆ）とする。
これより、任意の位置Ｐにおける遅延時間ΔｔP1は、次式で近似できる。
【００２９】
ΔｔP1≒Ｃ・Ｒ（ＶT／ＶPP） （５）
【００３０】
上記（５）式より、ΔｔP1はＣ・Ｒの積に比例することが分かる。また、Ｃ、Ｒの値は、対象とするゲートバスライン４上の位置とその入力部４１との間隔によって決まり、入力部４１から離れている程Ｃ、Ｒの値は大きくなり、従って、遅延時間ΔｔP1もそれだけ大きくなることが分かる。
【００３１】
ちなみに、いま、上述同様に例えば表示パネル１の水平方向の画素数を１９２０（６４０×３）個、垂直方向の画素数が４８０個の場合に、１画素当たりのゲート配線容量を0.5×１０-12（Ｆ）、１画素当たりのゲート配線抵抗を2.5（Ω）とすると、ゲートバスライン４の終端部４２側におけるＣの値は9.6×１０-10（0.5×１０-12×１９２０）（Ｆ）となり、また、ゲートバスライン４の終端部４２側におけるＲの値は4.8×１０3（2.5×１９２０）（Ω）となり、そして、Ｃ・Ｒ＝4.6μｓとなるので、ゲート信号ＳI2のピーク値ＶPPとしてＶT／ＶPP＝0.1となるように設定することにより、このときの遅延時間ΔｔP1即ち図２Ｂにおける立ち上がり遅延時間Δｔ３は上記（５）式より0.46（＝4.6×０.1）μｓとなり、従来の図１２の場合に比し、大幅にゲートバスライン４による遅延時間が短縮されていることが分かる。
【００３２】
また、図２Ｂにおけるゲート信号ＳO1の立ち下がりについて見ると、いま、その立ち下がりの減衰部分を−ＶPL・ｅｘｐ｛−ｂ（ｔ−ｔ２）｝で表した場合（但し、ＶPL、ｂは駆動回路１０を構成する後述の抵抗器やコンデンサ等の回路要素およびゲートバスライン４の配線抵抗や配線容量等の値で決まる定数、ｔ２はゲート信号ＳO1の立ち下がり開始時間である）、ゲート信号ＳO1の電圧Ｖ01は次式で表される。
【００３３】
【００３４】
この（６）式において、ｔの一次までを取ると、次式のごとく表される。
ＶO1＝ＶP−｛（ｔ−ｔ２）／Ｒ・Ｃ｝（ＶP＋ＶPL） （７）
【００３５】
従って、このときのゲート信号ＳO1が立ち下がり開始時間ｔ２から立ち下がり始めて所定電圧ＶT以下になるまでの立ち下がり遅延時間Δｔ４は次式のごとくなる。
【００３６】
Δｔ４＝Ｃ・Ｒ｛１−（ＶT／ＶP）｝／｛１＋（ＶPL／ＶP）｝ （８）
【００３７】
ここで、例えばＶT／ＶP＝0.67のとき、ＶPL／ＶP＝５となるようにＶPLの値を設定すれば、このときの立ち下がり遅延時間Δｔ４は上記（８）式よりΔｔ４＝0.055×Ｃ・Ｒμｓとなり、例えば上記画素数の表示パネル１の場合、立ち下がり遅延時間Δｔ４は0.253（＝0.055×4.6）μｓとなり、図１２に示した従来の場合に比し、大幅に短縮されていることが分かる。
【００３８】
図３は図１で使用された駆動回路１０の１ゲートバスライン当たりの回路構成の一例を代表的に示す回路図である。
図において、１１は走査回路６Ａに接続された入力端子、１２はスイッチ素子例えばＮチャネル型のＭＯＳトランジスタであって、そのゲートは入力端子１１に接続され、そのドレインは第１の電源端子ＶDDに接続され、そのソースは抵抗器１３を介して第２の電源端子ＶSSに接続される。
【００３９】
１４はＭＯＳトランジスタ１２のゲートーソース間に接続されたコンデンサ、１５はＭＯＳトランジスタ１２のソースと第２の電源端子ＶSSとの間に抵抗器１３と並列に接続されたコンデンサである。そして、ＭＯＳトランジスタ１２のソース即ちコンデンサ１４と１５の接続点より出力端子１６が導出される。
【００４０】
次に、動作について図４〜図７を参照して説明する。
いま、走査回路６Ａより上述の電圧ＶP1なる矩形波のゲート信号ＳI1が印加されると、このゲート信号ＳI1がハイレベル（電圧がＶP1）のときは、ＭＯＳトランジスタ１２がオンし、このときの等価回路は図４のように表せる。図４において、Ｒ1は抵抗器１３の抵抗値、Ｒ2はＭＯＳトランジスタ１２のオン抵抗値、Ｃａ、Ｃｂはそれぞれコンデンサ１４、１５の容量値である。
【００４１】
そして、入力されたゲート信号ＳI1に対する出力信号であるゲート信号ＳI2は、図５に示すように、初期値０からまずコンデンサ１４および１５の容量分配比で決まる値（ＶP1・Ｃａ／（Ｃａ＋Ｃｂ））即ちピーク値ＶPPに近付き、やがてＭＯＳトランジスタ１２と抵抗器１３の抵抗配分比で決まる値（＝ＶDD・Ｒ1／（Ｒ1＋Ｒ2））即ち電圧ＶPに収束して行く。
【００４２】
一方、走査回路６Ａより印加された電圧ＶP1なる矩形波のゲート信号ＳI1がハイレベルよりローレベル（電圧が０Ｖ）に変化すると、ＭＯＳトランジスタ１２がオフし、このときの等価回路は図６のように表せる。
【００４３】
そして、入力されたゲート信号ＳI1に対する出力信号であるゲート信号ＳI2は、図７に示すように、終期値（＝ＶDD・Ｒ1／（Ｒ1＋Ｒ2））即ち電圧ＶPからコンデンサ１４および１５の容量分配比で決まる値（ＶP1・Ｃａ／（Ｃａ＋Ｃｂ））だけ低下して−ＶPLまで達し、その後０Ｖに向かって収束して行く。
【００４４】
かくして、、コンデンサ１４はゲート信号ＳI1の交流成分のみを通過させるので、ゲート信号ＳI1の立ち上がりおよび立ち下がりに対応した正と負のパルスを出力側に伝え、また、ＭＯＳトランジスタ１２と抵抗器１３の働きによってゲート信号ＳI1は増幅されて出力側に伝達されるため、実質的に出力端子１６には、上述の正、負のパルスと矩形波信号が加え合わさった図２Ａに示すようなゲート信号ＳI2が波形整形された駆動信号として出力されることになる。
【００４５】
このように、本実施例では、図２Ａに示すような波形のゲート信号ＳI2を駆動信号として表示パネル１のゲートバスライン４を介して各ＴＦＴ２のゲートに供給するようにしたので、実質的にゲート信号ＳI2の立ち上がり部分の成分により、ゲートバスライン４による遅延時間が補償され、ゲートバスライン４の終端部４２でも図２Ｂに示すように従来に比し大幅に短縮された立ち上がり遅延時間Δｔ３を有するゲート信号ＳO1を得ることができ、ゲートバスライン４に接続されているＴＦＴ２の全てをほぼ同時にオン状態とすることができ、もって表示画面の左右で輝度が異なる輝度傾斜が防止され、常に良好な表示画面を得ることができる。
また、立ち上がり遅延時間Δｔ３を短縮できるので、実質的にスイッチ素子を駆動するに必要なゲート信号の信号幅が短くて済み、１フレーム時間で駆動できるゲートバスライン数を多く取ることが可能となり、大画面化、高精細化を図ることができる。
【００４６】
さらに、実質的にゲート信号ＳI2の立ち下がり部分の成分により、ゲートバスライン４による遅延時間が補償され、ゲートバスライン４の終端部４２でも図２Ｂに示すように従来に比し大幅に短縮された立ち下がり遅延時間Δｔ４を有するゲート信号ＳO1を得ることができ、これにより、ゲートバスラインの切り換え選択に要する時間的マージンを小さいものとすることができ、それだけバスラインの切り換え動作を迅速かつ正確に行うことができ、また、ゲート信号の信号幅を短くできるので、大画面化、高精細化に寄与できる。
【００４７】
実施例２．
図８はこの発明の他の実施例を示す回路図であり、図３と対応する部分には同一符号を付し、その詳細説明を省略する。
本実施例は、例えば図１２の走査回路６より発生されたような電圧がＶPなる矩形波のゲート信号ＳIに対応できる駆動回路を有する液晶表示装置を提供するもので、従って、その全体の回路構成は走査回路に図１２の走査回路６のようなものを用い、駆動回路に図８に示すような駆動回路１０Ａを用いる以外は、図１と同様のものが用いられる。なお、ここでも、駆動回路１０Ａは１ゲートバスライン当たりの回路構成の一例を代表的に示している。
【００４８】
図８において、１７はＮチャネル型ＭＯＳトランジスタ、１８は抵抗器であって、ＭＯＳトランジスタ１７のドレインは第１の電源端子ＶDDに接続され、そのゲートは入力端子１１に接続され、そのソースはＭＯＳトランジスタ１２のゲートに接続されると共に、抵抗器１８を介して第２の電源端子ＶSSに接続される。
【００４９】
次に、動作について図９を参照して説明する。
いま、図９Ａに示すような電圧ＶPなる矩形波のゲート信号ＳIがＭＯＳトランジスタ１７のゲートに印加されると、ＭＯＳトランジスタ１７がオンし、ＭＯＳトランジスタ１２のゲート側に図９Ｂに示すような電源端子ＶDDと等価な値を有する信号ＳI′が得られる。
【００５０】
すると、ＭＯＳトランジスタ１２がオンし、後は上述した図３と同様の動作が行われ、この結果、出力端子１６には図２Ｂと同様の図９Ｃに示すようなゲート信号ＳI2が駆動信号として導出される。
そして、このゲート信号ＳI2を駆動信号として表示パネル１のゲートバスライン４を介して各ＴＦＴ２のゲートに供給すれば、実質的にゲートバスライン４に接続されているＴＦＴ２の全てをほぼ同時にオン状態とすることができる。
【００５１】
このように、本実施例でも、上記実施例１と同様の作用効果が得られると共に、さらに、本実施例では、走査回路に慣用の走査回路を流用でき、開発期間の短縮、コストの低廉化等が図れる。
【００５２】
実施例３．
図１０はこの発明のさらに他の実施例を示す回路図であり、図３と対応する部分には同一符号を付し、その詳細説明を省略する。
本実施例は、駆動信号として出力するゲート信号の立ち下がり部分を所定レベル例えば０Ｖにクランプした駆動回路を有する液晶表示装置を提供するもので、従って、その全体の回路構成は駆動回路に図１０に示すような駆動回路１０Ｂを用いる以外は、図１と同様のものが用いられる。なお、ここでも、駆動回路１０Ｂは１ゲートバスライン当たりの回路構成の一例を代表的に示している。
図１０において、１９は出力端子１６と第２の電源端子ＶSSに接続されたクランプ用のクランプ素子例えばダイオードである。
【００５３】
次に、動作について図１１を参照して説明する。なお、本実施例における回路の等価回路は実質的に実施例１で使用された図４および図６と同じであるので、これらの図４および図７とこれらと関連する図５および図７をも参照して説明する。
いま、走査回路６Ａより上述の電圧ＶP1なる矩形波のゲート信号ＳI1が印加されると、このゲート信号ＳI1がハイレベル（電圧がＶP1）のときは、ＭＯＳトランジスタ１２がオンし、このときの等価回路は図４のように表せる。図４において、Ｒ1は抵抗器１３の抵抗値、Ｒ2はＭＯＳトランジスタ１２のオン抵抗値、Ｃａ、Ｃｂはそれぞれコンデンサ１４、１５の容量値である。
【００５４】
この入力されたゲート信号ＳI1に対する出力信号であるゲート信号ＳI2は、図５に示すように、初期値０からまずコンデンサ１４および１５の容量分配比で決まる値（ＶP1・Ｃａ／（Ｃａ＋Ｃｂ））即ちピーク値ＶPPに近付き、やがてＭＯＳトランジスタ１２と抵抗器１３の抵抗配分比で決まる値（＝ＶDD・Ｒ1／（Ｒ1＋Ｒ2））即ち電圧ＶPに収束して行く。
【００５５】
一方、走査回路６Ａより印加された電圧ＶP1なる矩形波のゲート信号ＳI1がハイレベルよりローレベル（電圧が０Ｖ）に変化すると、ＭＯＳトランジスタ１２がオフし、このときの等価回路は図６のように表せる。
【００５６】
この入力されたゲート信号ＳI1に対する出力信号であるゲート信号ＳI2は、図７に示すように、終期値（＝ＶDD・Ｒ1／（Ｒ1＋Ｒ2））即ち電圧ＶPからコンデンサ１４および１５の容量分配比で決まる値（ＶP1・Ｃａ／（Ｃａ＋Ｃｂ））だけ低下し、そして、図７では表されていないが、ゲート信号ＳI2の電圧値が０Ｖ以下になると、ダイオード１９がオンしてその値を０Ｖにクランプするようになる。
【００５７】
かくして、、コンデンサ１４はゲート信号ＳI1の交流成分のみを通過させるので、ゲート信号ＳI1の立ち上がりに対応した正のパルスを出力側に伝え、また、ＭＯＳトランジスタ１２と抵抗器１３の働きによってゲート信号ＳI1は増幅されて出力側に伝達されるため、実質的に出力端子１６には、上述の正のパルスと矩形波信号が加え合わさった図１１Ａに示すようなゲート信号ＳI3が波形整形された駆動信号として出力されることになる。
【００５８】
そして、このゲート信号ＳI3はゲートバスライン４を伝送するうちにそのゲート配線抵抗４３およびゲート配線容量４４（図１３）によって順次遅延され、最終的に終端部４２に現れるゲート信号は図１１Ｂに示すような波形のゲート信号ＳO2となる。
【００５９】
このときの、ゲートバスライン４の終端部４２側におけるゲート信号Ｓ02の立ち上がり遅延時間Δｔ３は、上記実施例１の場合と同様に考えることができるので、表示パネル１として例えば実施例１と同様の画素数のものを用いるものとすると、上記（５）式より0.46（＝4.6×０.1）μｓとなり、この場合も従来の図１２の場合に比し、大幅にゲートバスライン４による遅延時間が短縮されていることが分かる。
なお、この場合のゲート信号ＳO2の立ち下がり遅延時間Δｔ２は従来例と同じである。
【００６０】
そして、このゲート信号ＳI3を駆動信号として表示パネル１のゲートバスライン４を介して各ＴＦＴ２のゲートに供給すれば、実質的にゲートバスライン４に接続されているＴＦＴ２の全てをほぼ同時にオン状態とすることができる。
【００６１】
このように、本実施例でも、実施例１と同様に、表示画面の左右で輝度が異なる輝度傾斜が防止され、常に良好な表示画面を得ることができると共に、大画面化、高精細化を図ることができる。
【００６２】
実施例４．
なお、上記各実施例では、駆動回路として各ゲートバスライン毎にそれぞれ図３、図８、または図１０に示すような回路を設ける場合について説明したが、図示せずも駆動回路の入出力側にそれぞれ相互に同期して切り換わる切換手段を設け、そして、図３、図８、または図１０に示した回路の単一のものからなる駆動回路の入出力端子を各ゲートバスラインに対応して上記切換手段で切り換えるようにしてもよい。
【００６３】
【発明の効果】
以上のように、請求項１記載の発明によれば、矩形波信号を発生する矩形波信号発生手段と、上記矩形波信号の少なくとも立ち上がりの遅延時間を補正し、駆動信号として出力する駆動手段と、マトリクス状に配列された複数個のスイッチ素子および該スイッチ素子によって印加電圧を制御される複数個の液晶表示素子を有し、上記駆動信号によって上記スイッチ素子が駆動される表示手段とを備え、上記駆動手段は、ゲートが入力端子に接続され、ドレインが第１の電源端子に接続された第１のＭＯＳトランジスタと、ゲートが上記第１のＭＯＳトランジスタのソースに接続され、ドレインが上記第１の電源端子に接続され、ソースが出力端子に接続された第２のＭＯＳトランジスタと、一端が上記第１のＭＯＳトランジスタのソースに接続され、他端が上記第２のＭＯＳトランジスタのソースに接続された第１のコンデンサと、一端が上記第１のＭＯＳトランジスタのソースに接続され、他端が第２の電源端子に接続された第１の抵抗と、一端が上記第２のＭＯＳトランジスタのソースに接続され、他端が上記第２の電源端子に接続された第２の抵抗と、一端が出力端子に接続され、他端が上記第２の電源端子に接続された第２のコンデンサからなるので、表示画面の左右で輝度が異なる輝度傾斜が防止され、常に良好な表示画面を得ることができ、しかも大画面化、高精細化を図ることができるという効果がある。
【図面の簡単な説明】
【図１】この発明に係る液晶表示装置の一実施例を示す構成図である。
【図２】図１の動作説明に供するための波形図である。
【図３】この発明に係る液晶表示装置の一実施例の要部の一例を示す回路図である。
【図４】ゲート信号ハイレベル時の図３の等価回路図である。
【図５】ゲート信号ハイレベル時の図３の動作説明に供するための図である。
【図６】ゲート信号ローレベル時の図３の等価回路図である。
【図７】ゲート信号ローレベル時の図３の動作説明に供するための図である。
【図８】この発明に係る液晶表示装置の他の実施例の要部の一例を示す回路図である。
【図９】図８の動作説明に供するための波形図である。
【図１０】この発明に係る液晶表示装置のさらに他の実施例の要部の一例を示す回路図である。
【図１１】図１０の動作説明に供するための波形図である。
【図１２】従来の液晶表示装置を示す構成図である。
【図１３】ゲートバスラインの等価回路図である。
【図１４】図１２の動作説明に供するための波形図である。
【図１５】ゲートバスラインを選択する動作の説明に供するためのタイミング波形図である。
【符号の説明】
１ 表示パネル
２ ＭＯＳトランジスタ
３ 液晶表示素子
４ ゲートバスライン
６Ａ 走査回路
１０、１０Ａ、１０Ｂ 駆動回路
【産業上の利用分野】
この発明は、液晶表示装置に関し、特に例えば大画面、高精細度の画面を得る場合において好適な液晶表示装置に関するものである。
【０００２】
【従来の技術】
図１２は従来の液晶表示装置を示す構成図である。
図において、１は表示パネル、２はスイッチ素子としての例えば薄膜トランジスタ（以下、ＴＦＴと称する）、３はＴＦＴ２と共に１画素を構成する液晶表示素子であって、これら対をなすＴＦＴ２と液晶表示素子３が図に示すようにマトリクス状に配列されて表示パネル１を構成する。
【０００３】
４は各ＴＦＴ２のゲートに接続されたゲートバスライン、５は各ＴＦＴ２のソースに接続されたソースバスライン、６はそれぞれゲートバスライン４を介して各ＴＦＴ２のゲートに矩形波のゲート信号を供給する走査回路、７は外部からの映像信号をサンプリングしてホールドし、しかる後それぞれソースバスライン５を介して各ＴＦＴ２のソースに供給するサンプルホールド回路である。４１は走査回路６に接続されたゲートバスライン４の入力部、４２はゲートバスライン４の終端部である。
ゲートバスライン４は一般に図１３に示すように入力部４１と終端部４２の間に多数のゲート配線抵抗４３、ゲート配線容量４４が分布する等価回路で表される。
【０００４】
次に動作について図１４を参照しながら説明する。
いま、走査回路６よりゲートバスライン４の入力部４２に図１４Ａに示すような電圧ＶPなるゲート信号ＳIが印加されると、このゲート信号ＳIはゲートバスライン４を伝送するうちにそのゲート配線抵抗４３およびゲート配線容量４４によって順次遅延され、最終的に終端部４２に現れるゲート信号は図１４Ｂに示すような波形のゲート信号ＳOとなる。
【０００５】
一方、表示パネル１内の各ＴＦＴ２は、ゲート信号が所定電圧ＶTを越えたときオン状態、所定電圧ＶTより小さくなった時にオフ状態になる。従って、図１４Ｂに示すような波形のゲート信号ＳOのなまりによって各ＴＦＴ２のオン状態になる時刻に遅れが生じる。つまり、ゲートバスライン４の一番入力部４１側にあるＴＦＴ２がオンしてから一番終端部４２側にあるＴＦＴ２がオンするまでに図１４Ｂに示すように遅延時間Δｔ１を生じる。
【０００６】
いま、ゲートバスライン４上の任意の位置Ｐにおける遅延時間ΔｔPは、ゲートバスライン４の入力部４１とある位置Ｐの間のゲート配線抵抗４３をＲ（Ω）、ゲート配線容量４４をＣ（Ｆ）とすると、次式で表せる。但し、Ｌｎは自然対数を表す。
【０００７】
ΔｔP＝Ｃ・Ｒ・Ｌｎ〔１／｛１−（ＶT／ＶP）｝〕 （１）
【０００８】
上記（１）式より、ΔｔPはＣ・Ｒの積に比例することが分かる。また、Ｃ、Ｒの値は、対象とするゲートバスライン４上の位置とその入力部４１との間隔によって決まり、入力部４１から離れている程Ｃ、Ｒの値は大きくなり、従って、遅延時間ΔｔPもそれだけ大きくなることが分かる。
【０００９】
ちなみに、いま、例えば表示パネル１の水平方向の画素数を１９２０（６４０×３）個、垂直方向の画素数が４８０個の場合に、１画素当たりのゲート配線容量を0.5×１０-12（Ｆ）、１画素当たりのゲート配線抵抗を2.5（Ω）とすると、ゲートバスライン４の終端部４２側におけるＣの値は9.6×１０-10（0.5×１０-12×１９２０）（Ｆ）となり、また、ゲートバスライン４の終端部４２側におけるＲの値は4.8×１０3（2.5×１９２０）（Ω）となり、そして、Ｃ・Ｒ＝4.6μｓとなるので、ＶT／ＶPの値を0.67とすると、このときの遅延時間ΔｔP1即ち図１４Ｂにおける立ち上がり遅延時間Δｔ１は上記（１）式より5.6（＝4.6×1.1）μｓとなる。
【００１０】
また、図１４Ａに示すような電圧ＶPなるゲート信号ＳIがゲートバスライン４の入力部４１に印加されたときに、最終的に終端部４２に現れる図１４Ｂに示すような波形のゲート信号ＳOの電圧Ｖ0は次式のごとく表される。但し、ｔは任意の時間、ｔ２はゲート信号ＳOの立ち下がり開始時間を表す。
【００１１】
ＶO＝ＶP・ｅｘｐ｛−（ｔ−ｔ２）／Ｃ・Ｒ｝ （２）
【００１２】
従って、このときのゲート信号ＳOが立ち下がり開始時間ｔ２から立ち下がり始めて所定電圧ＶT以下になるまでの立ち下がり遅延時間Δｔ２は次式のごとくなる。
【００１３】
Δｔ２＝Ｃ・Ｒ・Ｌｎ（ＶT／ＶP） （３）
【００１４】
ここで、ＶT／ＶPの値を0.67とすると、このときの立ち下がり遅延時間Δｔ２は上記（３）式よりΔｔ２＝0.4×Ｃ・Ｒμｓとなり、例えば上記画素数の表示パネル１の場合、立ち下がり遅延時間Δｔ２は1.8（＝0.4×4.6）μｓとなる。
【００１５】
一方、上記画素数の場合の各ゲートバスライン４の選択時間は、１フィールド時間（16.7ｍｓ）を垂直方向の画素数に対応するゲートバスライン４の本数４８０で割った時間34.8μｓより短くなくてはならない。
例えば、ゲートバスライン４が図１５に示すような間隔で選択されて行くものとすると、１つのゲートバスライン４が選択されている時間が、別のゲートバスライン４が選択されている時間と重なることは許されないので、例えば4.8μｓのマージンを取った場合、ゲートバスライン４が付勢状態にある時間は最大３０μｓとなり、このため、上記5.6μｓなる立ち上がり遅延時間Δｔ１は無視できない値である。
【００１６】
かくして、立ち上がり遅延時間Δｔ１が大きくなると、その分だけゲートバスライン４の終端部４２側のＴＦＴ２のオン状態になる時刻が遅れ、そのオン状態の期間を十分に取れなくなり、液晶表示装置における表示画面の表示輝度が低下する。これは表示画面上の左右で輝度が異なる表示不良で、一般に輝度傾斜と呼ばれる。
【００１７】
【発明が解決しようとする課題】
従来の液晶表示装置は以上のように構成され、ゲートバスラインによるゲート信号の遅延によってゲートバスラインの終端部側にある表示パネルを構成するスイッチ素子程オン状態になる時刻が遅れ、そのオン状態の期間が十分に取れなくなるので、表示画面に輝度傾斜が現れ、特に大画面、高精細化が進んでゲートバスラインが長くなってゲート配線抵抗やゲート配線容量の値が大きくなったり、或はゲートバスラインが細かくなってゲート配線抵抗の値が大きくなると、上述の輝度傾斜が深刻な表示不良となり、大画面化、高精細化の障害となるという問題点があった。
【００１８】
この発明はこのような問題点を解決するためになされたもので、ゲートバスラインによるスイッチ素子の動作の遅延を低減し、輝度傾斜を除去して常に良好な表示画面を得ることができる大画面化、高精細化が可能な液晶表示装置を得ることを目的とする。
【００１９】
【課題を解決するための手段】
請求項１記載の発明に係る液晶表示装置は、矩形波信号を発生する矩形波信号発生手段と、上記矩形波信号の少なくとも立ち上がりの遅延時間を補正し、駆動信号として出力する駆動手段と、マトリクス状に配列された複数個のスイッチ素子および該スイッチ素子によって印加電圧を制御される複数個の液晶表示素子を有し、上記駆動信号によって上記スイッチ素子が駆動される表示手段とを備え、上記駆動手段は、ゲートが入力端子に接続され、ドレインが第１の電源端子に接続された第１のＭＯＳトランジスタと、ゲートが上記第１のＭＯＳトランジスタのソースに接続され、ドレインが上記第１の電源端子に接続され、ソースが出力端子に接続された第２のＭＯＳトランジスタと、一端が上記第１のＭＯＳトランジスタのソースに接続され、他端が上記第２のＭＯＳトランジスタのソースに接続された第１のコンデンサと、一端が上記第１のＭＯＳトランジスタのソースに接続され、他端が第２の電源端子に接続された第１の抵抗と、一端が上記第２のＭＯＳトランジスタのソースに接続され、他端が上記第２の電源端子に接続された第２の抵抗と、一端が出力端子に接続され、他端が上記第２の電源端子に接続された第２のコンデンサからなるものである。
【００２０】
請求項２記載の発明に係る液晶表示装置は、矩形波信号を発生する矩形波信号発生手段と、上記矩形波信号の少なくとも立ち上がりの遅延時間を補正し、駆動信号として出力する駆動手段と、マトリクス状に配列された複数個のスイッチ素子および該スイッチ素子によって印加電圧を制御される複数個の液晶表示素子を有し、上記駆動信号によって上記スイッチ素子が駆動される表示手段とを備えた液晶表示装置であって、上記駆動手段は、ゲートが入力端子に接続され、ドレインが第１の電源端子に接続され、ソースが出力端子に接続されたＭＯＳトランジスタと、一端が上記ＭＯＳトランジスタのゲートに接続され、他端が上記出力端子に接続された第１のコンデンサと、一端が上記出力端子に接続され、他端が第２の電源端子に接続された第２のコンデンサと、一端が上記ＭＯＳトランジスタのソースに接続され、他端が上記第２の電源端子に接続された第１の抵抗とからなるものである。
請求項３記載の発明に係る液晶表示装置は、一端が上記出力端子に接続され、他端が第２の電源端子に接続されたクランプ素子を有するものである。
【００２１】
【作用】
請求項１記載の発明においては、矩形波信号発生手段からの矩形波信号の少なくとも立ち上がりの遅延時間を駆動手段で補正し、駆動信号として表示手段に出力し、表示手段を構成する液晶表示素子の印加電圧を制御するスイッチ素子を駆動する。これにより、表示手段の各ゲートバスラインに接続されているスイッチ素子の全てがほぼ同時にオン状態となり、表示画面の左右で輝度が異なる輝度傾斜が防止される。
【００２３】
【実施例】
実施例１．
以下、この発明の一実施例を図について説明する。
図１はこの発明の一実施例を示す図であり、図１２と対応する部分には同一符号を付し、その詳細説明は省略する。
図において、６Ａはそれぞれゲートバスライン４を介して各ＴＦＴ２のゲートに矩形波のゲート信号を供給する矩形波発生手段としての走査回路、１０は走査回路６Ａと表示手段としての表示パネル１との間に設けられ、走査回路６Ａからのゲートバスライン４によるゲート信号の立ち上がりおよび立ち下がり遅延時間分を予め補正して表示パネル１の各ＴＦＴ２を各ゲートバスライン４毎に順次駆動する駆動手段としての駆動回路である。
その他の構成は、図１２の場合と同様である。なお、走査回路６Ａは図１２の走査回路６から発生されるゲート信号ＳIの電圧ＶPより大きな電圧ＶP1を有する矩形波のゲート信号ＳI1を発生するようになされている。
【００２４】
次に動作について図２を参照しながら説明する。
いま、走査回路６Ａより電圧ＶP1（＞ＶP）なる矩形波のゲート信号ＳI1が駆動回路１０に印加されると、この駆動回路１０はその出力側に波形整形されたゲート信号、例えば図２Ａに示すようにその立ち上がり部分（前縁部）のレベルが波高値の平均値より所定量高くかつ立ち下がり部分（後縁部）に所定量のアンダーシュートを有し、実質的に表示パネル１内のゲートバスライン４における遅延時間を補正できるように予め設定されたゲート信号ＳI2を駆動信号として出力する。
【００２５】
このゲート信号ＳI2はゲートバスライン４を伝送するうちにそのゲート配線抵抗４３およびゲート配線容量４４（図１３）によって順次遅延され、最終的に終端部４２に現れるゲート信号は図２Ｂに示すような波形のゲート信号ＳO1となる。
【００２６】
いま、ゲート信号ＳI2の減衰部分が（ＶPP−ＶP）・ｅｘｐ（−ａ・ｔ）＋Ｖｐで近似できるものとする。ここで、ａは駆動回路１０を構成する後述の抵抗器やコンデンサ等の回路要素およびゲートバスライン４のゲート配線抵抗やゲート配線容量等の値で決まる定数、ＶPPはゲート信号ＳI2のピーク電圧、ＶPはゲート信号ＳI2の減衰部分が減衰していく値、ｔは任意の時間である。
このとき、ゲートバスライン４上の任意の位置Ｐにおけるゲート信号ＳO1の電圧ＶOPは次式のように変化する。
【００２７】
但し、ゲートバスライン４の入力部４１と任意の位置Ｐの間のゲート配線抵抗４３をＲ（Ω）、ゲート配線容量４４をＣ（Ｆ）とする。
これより、任意の位置Ｐにおける遅延時間ΔｔP1は、次式で近似できる。
【００２９】
ΔｔP1≒Ｃ・Ｒ（ＶT／ＶPP） （５）
【００３０】
上記（５）式より、ΔｔP1はＣ・Ｒの積に比例することが分かる。また、Ｃ、Ｒの値は、対象とするゲートバスライン４上の位置とその入力部４１との間隔によって決まり、入力部４１から離れている程Ｃ、Ｒの値は大きくなり、従って、遅延時間ΔｔP1もそれだけ大きくなることが分かる。
【００３１】
ちなみに、いま、上述同様に例えば表示パネル１の水平方向の画素数を１９２０（６４０×３）個、垂直方向の画素数が４８０個の場合に、１画素当たりのゲート配線容量を0.5×１０-12（Ｆ）、１画素当たりのゲート配線抵抗を2.5（Ω）とすると、ゲートバスライン４の終端部４２側におけるＣの値は9.6×１０-10（0.5×１０-12×１９２０）（Ｆ）となり、また、ゲートバスライン４の終端部４２側におけるＲの値は4.8×１０3（2.5×１９２０）（Ω）となり、そして、Ｃ・Ｒ＝4.6μｓとなるので、ゲート信号ＳI2のピーク値ＶPPとしてＶT／ＶPP＝0.1となるように設定することにより、このときの遅延時間ΔｔP1即ち図２Ｂにおける立ち上がり遅延時間Δｔ３は上記（５）式より0.46（＝4.6×０.1）μｓとなり、従来の図１２の場合に比し、大幅にゲートバスライン４による遅延時間が短縮されていることが分かる。
【００３２】
また、図２Ｂにおけるゲート信号ＳO1の立ち下がりについて見ると、いま、その立ち下がりの減衰部分を−ＶPL・ｅｘｐ｛−ｂ（ｔ−ｔ２）｝で表した場合（但し、ＶPL、ｂは駆動回路１０を構成する後述の抵抗器やコンデンサ等の回路要素およびゲートバスライン４の配線抵抗や配線容量等の値で決まる定数、ｔ２はゲート信号ＳO1の立ち下がり開始時間である）、ゲート信号ＳO1の電圧Ｖ01は次式で表される。
【００３３】
この（６）式において、ｔの一次までを取ると、次式のごとく表される。
ＶO1＝ＶP−｛（ｔ−ｔ２）／Ｒ・Ｃ｝（ＶP＋ＶPL） （７）
【００３５】
従って、このときのゲート信号ＳO1が立ち下がり開始時間ｔ２から立ち下がり始めて所定電圧ＶT以下になるまでの立ち下がり遅延時間Δｔ４は次式のごとくなる。
【００３６】
Δｔ４＝Ｃ・Ｒ｛１−（ＶT／ＶP）｝／｛１＋（ＶPL／ＶP）｝ （８）
【００３７】
ここで、例えばＶT／ＶP＝0.67のとき、ＶPL／ＶP＝５となるようにＶPLの値を設定すれば、このときの立ち下がり遅延時間Δｔ４は上記（８）式よりΔｔ４＝0.055×Ｃ・Ｒμｓとなり、例えば上記画素数の表示パネル１の場合、立ち下がり遅延時間Δｔ４は0.253（＝0.055×4.6）μｓとなり、図１２に示した従来の場合に比し、大幅に短縮されていることが分かる。
【００３８】
図３は図１で使用された駆動回路１０の１ゲートバスライン当たりの回路構成の一例を代表的に示す回路図である。
図において、１１は走査回路６Ａに接続された入力端子、１２はスイッチ素子例えばＮチャネル型のＭＯＳトランジスタであって、そのゲートは入力端子１１に接続され、そのドレインは第１の電源端子ＶDDに接続され、そのソースは抵抗器１３を介して第２の電源端子ＶSSに接続される。
【００３９】
１４はＭＯＳトランジスタ１２のゲートーソース間に接続されたコンデンサ、１５はＭＯＳトランジスタ１２のソースと第２の電源端子ＶSSとの間に抵抗器１３と並列に接続されたコンデンサである。そして、ＭＯＳトランジスタ１２のソース即ちコンデンサ１４と１５の接続点より出力端子１６が導出される。
【００４０】
次に、動作について図４〜図７を参照して説明する。
いま、走査回路６Ａより上述の電圧ＶP1なる矩形波のゲート信号ＳI1が印加されると、このゲート信号ＳI1がハイレベル（電圧がＶP1）のときは、ＭＯＳトランジスタ１２がオンし、このときの等価回路は図４のように表せる。図４において、Ｒ1は抵抗器１３の抵抗値、Ｒ2はＭＯＳトランジスタ１２のオン抵抗値、Ｃａ、Ｃｂはそれぞれコンデンサ１４、１５の容量値である。
【００４１】
そして、入力されたゲート信号ＳI1に対する出力信号であるゲート信号ＳI2は、図５に示すように、初期値０からまずコンデンサ１４および１５の容量分配比で決まる値（ＶP1・Ｃａ／（Ｃａ＋Ｃｂ））即ちピーク値ＶPPに近付き、やがてＭＯＳトランジスタ１２と抵抗器１３の抵抗配分比で決まる値（＝ＶDD・Ｒ1／（Ｒ1＋Ｒ2））即ち電圧ＶPに収束して行く。
【００４２】
一方、走査回路６Ａより印加された電圧ＶP1なる矩形波のゲート信号ＳI1がハイレベルよりローレベル（電圧が０Ｖ）に変化すると、ＭＯＳトランジスタ１２がオフし、このときの等価回路は図６のように表せる。
【００４３】
そして、入力されたゲート信号ＳI1に対する出力信号であるゲート信号ＳI2は、図７に示すように、終期値（＝ＶDD・Ｒ1／（Ｒ1＋Ｒ2））即ち電圧ＶPからコンデンサ１４および１５の容量分配比で決まる値（ＶP1・Ｃａ／（Ｃａ＋Ｃｂ））だけ低下して−ＶPLまで達し、その後０Ｖに向かって収束して行く。
【００４４】
かくして、、コンデンサ１４はゲート信号ＳI1の交流成分のみを通過させるので、ゲート信号ＳI1の立ち上がりおよび立ち下がりに対応した正と負のパルスを出力側に伝え、また、ＭＯＳトランジスタ１２と抵抗器１３の働きによってゲート信号ＳI1は増幅されて出力側に伝達されるため、実質的に出力端子１６には、上述の正、負のパルスと矩形波信号が加え合わさった図２Ａに示すようなゲート信号ＳI2が波形整形された駆動信号として出力されることになる。
【００４５】
このように、本実施例では、図２Ａに示すような波形のゲート信号ＳI2を駆動信号として表示パネル１のゲートバスライン４を介して各ＴＦＴ２のゲートに供給するようにしたので、実質的にゲート信号ＳI2の立ち上がり部分の成分により、ゲートバスライン４による遅延時間が補償され、ゲートバスライン４の終端部４２でも図２Ｂに示すように従来に比し大幅に短縮された立ち上がり遅延時間Δｔ３を有するゲート信号ＳO1を得ることができ、ゲートバスライン４に接続されているＴＦＴ２の全てをほぼ同時にオン状態とすることができ、もって表示画面の左右で輝度が異なる輝度傾斜が防止され、常に良好な表示画面を得ることができる。
また、立ち上がり遅延時間Δｔ３を短縮できるので、実質的にスイッチ素子を駆動するに必要なゲート信号の信号幅が短くて済み、１フレーム時間で駆動できるゲートバスライン数を多く取ることが可能となり、大画面化、高精細化を図ることができる。
【００４６】
さらに、実質的にゲート信号ＳI2の立ち下がり部分の成分により、ゲートバスライン４による遅延時間が補償され、ゲートバスライン４の終端部４２でも図２Ｂに示すように従来に比し大幅に短縮された立ち下がり遅延時間Δｔ４を有するゲート信号ＳO1を得ることができ、これにより、ゲートバスラインの切り換え選択に要する時間的マージンを小さいものとすることができ、それだけバスラインの切り換え動作を迅速かつ正確に行うことができ、また、ゲート信号の信号幅を短くできるので、大画面化、高精細化に寄与できる。
【００４７】
実施例２．
図８はこの発明の他の実施例を示す回路図であり、図３と対応する部分には同一符号を付し、その詳細説明を省略する。
本実施例は、例えば図１２の走査回路６より発生されたような電圧がＶPなる矩形波のゲート信号ＳIに対応できる駆動回路を有する液晶表示装置を提供するもので、従って、その全体の回路構成は走査回路に図１２の走査回路６のようなものを用い、駆動回路に図８に示すような駆動回路１０Ａを用いる以外は、図１と同様のものが用いられる。なお、ここでも、駆動回路１０Ａは１ゲートバスライン当たりの回路構成の一例を代表的に示している。
【００４８】
図８において、１７はＮチャネル型ＭＯＳトランジスタ、１８は抵抗器であって、ＭＯＳトランジスタ１７のドレインは第１の電源端子ＶDDに接続され、そのゲートは入力端子１１に接続され、そのソースはＭＯＳトランジスタ１２のゲートに接続されると共に、抵抗器１８を介して第２の電源端子ＶSSに接続される。
【００４９】
次に、動作について図９を参照して説明する。
いま、図９Ａに示すような電圧ＶPなる矩形波のゲート信号ＳIがＭＯＳトランジスタ１７のゲートに印加されると、ＭＯＳトランジスタ１７がオンし、ＭＯＳトランジスタ１２のゲート側に図９Ｂに示すような電源端子ＶDDと等価な値を有する信号ＳI′が得られる。
【００５０】
すると、ＭＯＳトランジスタ１２がオンし、後は上述した図３と同様の動作が行われ、この結果、出力端子１６には図２Ｂと同様の図９Ｃに示すようなゲート信号ＳI2が駆動信号として導出される。
そして、このゲート信号ＳI2を駆動信号として表示パネル１のゲートバスライン４を介して各ＴＦＴ２のゲートに供給すれば、実質的にゲートバスライン４に接続されているＴＦＴ２の全てをほぼ同時にオン状態とすることができる。
【００５１】
このように、本実施例でも、上記実施例１と同様の作用効果が得られると共に、さらに、本実施例では、走査回路に慣用の走査回路を流用でき、開発期間の短縮、コストの低廉化等が図れる。
【００５２】
実施例３．
図１０はこの発明のさらに他の実施例を示す回路図であり、図３と対応する部分には同一符号を付し、その詳細説明を省略する。
本実施例は、駆動信号として出力するゲート信号の立ち下がり部分を所定レベル例えば０Ｖにクランプした駆動回路を有する液晶表示装置を提供するもので、従って、その全体の回路構成は駆動回路に図１０に示すような駆動回路１０Ｂを用いる以外は、図１と同様のものが用いられる。なお、ここでも、駆動回路１０Ｂは１ゲートバスライン当たりの回路構成の一例を代表的に示している。
図１０において、１９は出力端子１６と第２の電源端子ＶSSに接続されたクランプ用のクランプ素子例えばダイオードである。
【００５３】
次に、動作について図１１を参照して説明する。なお、本実施例における回路の等価回路は実質的に実施例１で使用された図４および図６と同じであるので、これらの図４および図７とこれらと関連する図５および図７をも参照して説明する。
いま、走査回路６Ａより上述の電圧ＶP1なる矩形波のゲート信号ＳI1が印加されると、このゲート信号ＳI1がハイレベル（電圧がＶP1）のときは、ＭＯＳトランジスタ１２がオンし、このときの等価回路は図４のように表せる。図４において、Ｒ1は抵抗器１３の抵抗値、Ｒ2はＭＯＳトランジスタ１２のオン抵抗値、Ｃａ、Ｃｂはそれぞれコンデンサ１４、１５の容量値である。
【００５４】
この入力されたゲート信号ＳI1に対する出力信号であるゲート信号ＳI2は、図５に示すように、初期値０からまずコンデンサ１４および１５の容量分配比で決まる値（ＶP1・Ｃａ／（Ｃａ＋Ｃｂ））即ちピーク値ＶPPに近付き、やがてＭＯＳトランジスタ１２と抵抗器１３の抵抗配分比で決まる値（＝ＶDD・Ｒ1／（Ｒ1＋Ｒ2））即ち電圧ＶPに収束して行く。
【００５５】
一方、走査回路６Ａより印加された電圧ＶP1なる矩形波のゲート信号ＳI1がハイレベルよりローレベル（電圧が０Ｖ）に変化すると、ＭＯＳトランジスタ１２がオフし、このときの等価回路は図６のように表せる。
【００５６】
この入力されたゲート信号ＳI1に対する出力信号であるゲート信号ＳI2は、図７に示すように、終期値（＝ＶDD・Ｒ1／（Ｒ1＋Ｒ2））即ち電圧ＶPからコンデンサ１４および１５の容量分配比で決まる値（ＶP1・Ｃａ／（Ｃａ＋Ｃｂ））だけ低下し、そして、図７では表されていないが、ゲート信号ＳI2の電圧値が０Ｖ以下になると、ダイオード１９がオンしてその値を０Ｖにクランプするようになる。
【００５７】
かくして、、コンデンサ１４はゲート信号ＳI1の交流成分のみを通過させるので、ゲート信号ＳI1の立ち上がりに対応した正のパルスを出力側に伝え、また、ＭＯＳトランジスタ１２と抵抗器１３の働きによってゲート信号ＳI1は増幅されて出力側に伝達されるため、実質的に出力端子１６には、上述の正のパルスと矩形波信号が加え合わさった図１１Ａに示すようなゲート信号ＳI3が波形整形された駆動信号として出力されることになる。
【００５８】
そして、このゲート信号ＳI3はゲートバスライン４を伝送するうちにそのゲート配線抵抗４３およびゲート配線容量４４（図１３）によって順次遅延され、最終的に終端部４２に現れるゲート信号は図１１Ｂに示すような波形のゲート信号ＳO2となる。
【００５９】
このときの、ゲートバスライン４の終端部４２側におけるゲート信号Ｓ02の立ち上がり遅延時間Δｔ３は、上記実施例１の場合と同様に考えることができるので、表示パネル１として例えば実施例１と同様の画素数のものを用いるものとすると、上記（５）式より0.46（＝4.6×０.1）μｓとなり、この場合も従来の図１２の場合に比し、大幅にゲートバスライン４による遅延時間が短縮されていることが分かる。
なお、この場合のゲート信号ＳO2の立ち下がり遅延時間Δｔ２は従来例と同じである。
【００６０】
そして、このゲート信号ＳI3を駆動信号として表示パネル１のゲートバスライン４を介して各ＴＦＴ２のゲートに供給すれば、実質的にゲートバスライン４に接続されているＴＦＴ２の全てをほぼ同時にオン状態とすることができる。
【００６１】
このように、本実施例でも、実施例１と同様に、表示画面の左右で輝度が異なる輝度傾斜が防止され、常に良好な表示画面を得ることができると共に、大画面化、高精細化を図ることができる。
【００６２】
実施例４．
なお、上記各実施例では、駆動回路として各ゲートバスライン毎にそれぞれ図３、図８、または図１０に示すような回路を設ける場合について説明したが、図示せずも駆動回路の入出力側にそれぞれ相互に同期して切り換わる切換手段を設け、そして、図３、図８、または図１０に示した回路の単一のものからなる駆動回路の入出力端子を各ゲートバスラインに対応して上記切換手段で切り換えるようにしてもよい。
【００６３】
【発明の効果】
以上のように、請求項１記載の発明によれば、矩形波信号を発生する矩形波信号発生手段と、上記矩形波信号の少なくとも立ち上がりの遅延時間を補正し、駆動信号として出力する駆動手段と、マトリクス状に配列された複数個のスイッチ素子および該スイッチ素子によって印加電圧を制御される複数個の液晶表示素子を有し、上記駆動信号によって上記スイッチ素子が駆動される表示手段とを備え、上記駆動手段は、ゲートが入力端子に接続され、ドレインが第１の電源端子に接続された第１のＭＯＳトランジスタと、ゲートが上記第１のＭＯＳトランジスタのソースに接続され、ドレインが上記第１の電源端子に接続され、ソースが出力端子に接続された第２のＭＯＳトランジスタと、一端が上記第１のＭＯＳトランジスタのソースに接続され、他端が上記第２のＭＯＳトランジスタのソースに接続された第１のコンデンサと、一端が上記第１のＭＯＳトランジスタのソースに接続され、他端が第２の電源端子に接続された第１の抵抗と、一端が上記第２のＭＯＳトランジスタのソースに接続され、他端が上記第２の電源端子に接続された第２の抵抗と、一端が出力端子に接続され、他端が上記第２の電源端子に接続された第２のコンデンサからなるので、表示画面の左右で輝度が異なる輝度傾斜が防止され、常に良好な表示画面を得ることができ、しかも大画面化、高精細化を図ることができるという効果がある。
【図面の簡単な説明】
【図１】この発明に係る液晶表示装置の一実施例を示す構成図である。
【図２】図１の動作説明に供するための波形図である。
【図３】この発明に係る液晶表示装置の一実施例の要部の一例を示す回路図である。
【図４】ゲート信号ハイレベル時の図３の等価回路図である。
【図５】ゲート信号ハイレベル時の図３の動作説明に供するための図である。
【図６】ゲート信号ローレベル時の図３の等価回路図である。
【図７】ゲート信号ローレベル時の図３の動作説明に供するための図である。
【図８】この発明に係る液晶表示装置の他の実施例の要部の一例を示す回路図である。
【図９】図８の動作説明に供するための波形図である。
【図１０】この発明に係る液晶表示装置のさらに他の実施例の要部の一例を示す回路図である。
【図１１】図１０の動作説明に供するための波形図である。
【図１２】従来の液晶表示装置を示す構成図である。
【図１３】ゲートバスラインの等価回路図である。
【図１４】図１２の動作説明に供するための波形図である。
【図１５】ゲートバスラインを選択する動作の説明に供するためのタイミング波形図である。
【符号の説明】
１ 表示パネル
２ ＭＯＳトランジスタ
３ 液晶表示素子
４ ゲートバスライン
６Ａ 走査回路
１０、１０Ａ、１０Ｂ 駆動回路
Claims (3)
- 矩形波信号を発生する矩形波信号発生手段と、
上記矩形波信号の少なくとも立ち上がりの遅延時間を補正し、駆動信号として出力する駆動手段と、
マトリクス状に配列された複数個のスイッチ素子および該スイッチ素子によって印加電圧を制御される複数個の液晶表示素子を有し、上記駆動信号によって上記スイッチ素子が駆動される表示手段と
を備え、
上記駆動手段は、ゲートが入力端子に接続され、ドレインが第１の電源端子に接続された第１のＭＯＳトランジスタと、
ゲートが上記第１のＭＯＳトランジスタのソースに接続され、ドレインが上記第１の電源端子に接続され、ソースが出力端子に接続された第２のＭＯＳトランジスタと、
一端が上記第１のＭＯＳトランジスタのソースに接続され、他端が上記第２のＭＯＳトランジスタのソースに接続された第１のコンデンサと、
一端が上記第１のＭＯＳトランジスタのソースに接続され、他端が第２の電源端子に接続された第１の抵抗と、
一端が上記第２のＭＯＳトランジスタのソースに接続され、他端が上記第２の電源端子に接続された第２の抵抗と、
一端が出力端子に接続され、他端が上記第２の電源端子に接続された第２のコンデンサからなることを特徴とする液晶表示装置。 - 矩形波信号を発生する矩形波信号発生手段と、
上記矩形波信号の少なくとも立ち上がりの遅延時間を補正し、駆動信号として出力する駆動手段と、
マトリクス状に配列された複数個のスイッチ素子および該スイッチ素子によって印加電圧を制御される複数個の液晶表示素子を有し、上記駆動信号によって上記スイッチ素子が駆動される表示手段と
を備えた液晶表示装置であって、
上記駆動手段は、ゲートが入力端子に接続され、ドレインが第１の電源端子に接続され、ソースが出力端子に接続されたＭＯＳトランジスタと、
一端が上記ＭＯＳトランジスタのゲートに接続され、他端が上記出力端子に接続された第１のコンデンサと、
一端が上記出力端子に接続され、他端が第２の電源端子に接続された第２のコンデンサと、
一端が上記ＭＯＳトランジスタのソースに接続され、他端が上記第２の電源端子に接続された第１の抵抗とからなる液晶表示装置。 - 一端が上記出力端子に接続され、他端が第２の電源端子に接続されたクランプ素子を有することを特徴とする請求項２記載の液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15869893A JP3703857B2 (ja) | 1993-06-29 | 1993-06-29 | 液晶表示装置 |
| US08/257,847 US5543793A (en) | 1993-06-29 | 1994-06-10 | Analog/digital conversion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15869893A JP3703857B2 (ja) | 1993-06-29 | 1993-06-29 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0713526A JPH0713526A (ja) | 1995-01-17 |
| JP3703857B2 true JP3703857B2 (ja) | 2005-10-05 |
Family
ID=15677408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15869893A Expired - Lifetime JP3703857B2 (ja) | 1993-06-29 | 1993-06-29 | 液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5543793A (ja) |
| JP (1) | JP3703857B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600345A (en) * | 1995-03-06 | 1997-02-04 | Thomson Consumer Electronics, S.A. | Amplifier with pixel voltage compensation for a display |
| KR100483384B1 (ko) * | 1997-08-13 | 2005-08-29 | 삼성전자주식회사 | 액정표시장치 |
| US6504499B1 (en) | 2000-11-01 | 2003-01-07 | International Business Machines Corporation | Analog-to-digital converter having positively biased differential reference inputs |
| KR100796787B1 (ko) * | 2001-01-04 | 2008-01-22 | 삼성전자주식회사 | 게이트 신호 지연 보상 액정 디스플레이 장치, 패널 및 방법 |
| JP2007206465A (ja) * | 2006-02-03 | 2007-08-16 | Sony Corp | アクティブマトリクス型表示装置 |
| TWI332757B (en) * | 2006-06-14 | 2010-11-01 | Realtek Semiconductor Corp | Circuit and method for reducing mismatch between signal converters |
| JP5061530B2 (ja) * | 2006-08-22 | 2012-10-31 | ソニー株式会社 | 表示装置 |
| JP4597180B2 (ja) * | 2007-11-06 | 2010-12-15 | 本田技研工業株式会社 | 車両用空調システム |
| US7570190B1 (en) * | 2008-03-28 | 2009-08-04 | Motorola, Inc. | Method and system for operating a comparator |
| KR101418046B1 (ko) * | 2012-12-18 | 2014-07-10 | 연세대학교 산학협력단 | 듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기 |
| CN103618524B (zh) * | 2013-11-27 | 2016-02-24 | 中国航空工业集团公司第六三一研究所 | 一种通用离散量的处理电路及方法 |
| KR102429103B1 (ko) * | 2015-10-05 | 2022-08-05 | 주식회사 엘엑스세미콘 | 게이트구동회로 |
| CN108922464A (zh) * | 2018-08-10 | 2018-11-30 | 苏州噜噜猫软件科技有限公司 | 液晶显示装置及其扫描检测方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4218675A (en) * | 1977-06-17 | 1980-08-19 | Motorola Inc. | Serial-parallel analog-to-digital converter using voltage level shifting of a maximum reference voltage |
-
1993
- 1993-06-29 JP JP15869893A patent/JP3703857B2/ja not_active Expired - Lifetime
-
1994
- 1994-06-10 US US08/257,847 patent/US5543793A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5543793A (en) | 1996-08-06 |
| JPH0713526A (ja) | 1995-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0176295B1 (ko) | 액정 표시 장치 | |
| US6624800B2 (en) | Controller circuit for liquid crystal matrix display devices | |
| US7864155B2 (en) | Display control circuit, display control method, and liquid crystal display device | |
| US7233304B1 (en) | Liquid crystal display apparatus | |
| KR100895303B1 (ko) | 액정 표시 장치 및 그 구동 방법 | |
| JP3703857B2 (ja) | 液晶表示装置 | |
| US8026883B2 (en) | Liquid crystal display having gate delay compensator | |
| EP3113167A1 (en) | Method of driving display panel and display apparatus for performing the same | |
| US6441562B1 (en) | Driving apparatus of a flat panel display | |
| EP1527435A1 (en) | Method and circuit for driving a liquid crystal display | |
| US6323848B1 (en) | Liquid crystal display driving semiconductor device | |
| US8144095B2 (en) | Image display device, display panel and method of driving image display device | |
| KR100483527B1 (ko) | 액정표시장치의데이터전압인가방법 | |
| KR100767373B1 (ko) | 액정 표시 장치의 구동 장치 | |
| KR101139525B1 (ko) | 액정 표시 장치 및 그의 차동 구동 방법 | |
| KR20050015099A (ko) | 액정 표시 장치 및 그의 구동 방법 | |
| US5262766A (en) | Display unit having brightness control function | |
| KR100853215B1 (ko) | 액정 표시 장치 | |
| JPH04282610A (ja) | アクティブマトリクス表示装置 | |
| KR100870393B1 (ko) | 액정표시장치 | |
| KR100309924B1 (ko) | 액정표시장치및액정표시장치의구동방법 | |
| KR20030073073A (ko) | 액정 표시 장치의 게이트 구동신호 발생회로 | |
| KR100783709B1 (ko) | 킥백 전압을 보상하는 액정 표시 장치 및 그 구동 방법 | |
| US20050231655A1 (en) | Method and circuit for driving a liquid crystal display | |
| JPS62241479A (ja) | 表示装置の駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050623 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050721 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090729 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100729 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100729 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110729 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110729 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120729 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120729 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130729 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |