CN104181371A

CN104181371A - 电路布置

Info

Publication number: CN104181371A
Application number: CN201410217450.6A
Authority: CN
Inventors: D·瓦卡卡瓦洛托; E·奥瑞蒂
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-05-22
Filing date: 2014-05-21
Publication date: 2014-12-03
Anticipated expiration: 2034-05-21
Also published as: US20140347119A1; DE102014107017A1; US9024678B2; DE102014107017B4; CN104181371B

Abstract

电路布置，包括第一晶体管、第二晶体管和第三晶体管。第一晶体管和第二晶体管被配置成使得流过所述第一晶体管的电流与流过所述第二晶体管和所述第三晶体管的电流成比例。第一晶体管、第二晶体管和第三晶体管被配置为操作在欧姆模式。所述第二晶体管和所述第三晶体管串联耦合到彼此。第一晶体管、第二晶体管和第三晶体管在至少一个特征中彼此匹配。

Description

电路布置

技术领域

各种实施例总体上涉及一种电路布置。该电路布置可以用于电流感测。

背景技术

电流感测可以例如用于输出电压调节或实现过流保护。低值感测电阻器可放置在与电流路径串联。电流路径可以承载要被感测的电流。流经感测电阻器的电流可以产生小的电压降。跨感测电阻器的电压降可以被放大，以提供与电流成比例的信号。跨感测电阻器两端的电压降可以例如被转换成电流。感测电阻器可能在集成功率电路的外部，由于没有能够处理高电流水平的集成精密电阻器。

电流水平可以由电流镜降低，所述电流镜可以提供比要被感测的电流更小但成比例的电流。但是，镜像电流没有贡献给流过负载的电流，从而使得电路的总效率可能被降低。

电流水平也可以通过分离流过感测电阻器的电流的少量而被减小。被分离的电流可以被反馈到流过负载，使得通过感测没有电流而丢失。跨感测电阻器两端的电压降可以举例来说通过例如运算跨导放大器(OTA)转换成电流。然而，感测电阻器的电阻和用于电压至电流转换(跨导放大器)放大器的电阻可以彼此不同若干数量级，并可能依赖于生产工艺和温度。

进一步地，集成的功率电路的开关元件的导通电阻可能会极大地依赖于其温度，其生产工艺，以及其过驱动电压。这可能导致所感测的电流中的大的扩散。然而，经常要求该电流感测在温度和电源电压变化时必须是稳定和精确的。

发明内容

根据各种实施例，提供了一种电路布置，包括第一晶体管，第二晶体管和第三晶体管。第一晶体管，第二晶体管和第三晶体管可以被配置以使流过所述第一晶体管的电流与流过所述第二晶体管和所述第三晶体管的电流成比例。第一晶体管，第二晶体管和第三晶体管可以被配置成操作在欧姆模式。所述第二晶体管和所述第三晶体管可以彼此串联耦合。第一晶体管，第二晶体管和第三晶体管在至少一个特征中彼此匹配。该电路布置可以用于转换器的电流感测，例如，在同步降压转换器，升压转换器，降压转换器，开关模式电源，以及在其他电流感测应用中。

附图说明

在附图中，类似的附图标记通常在不同的视图中指代相同的部件。附图不一定是按比例绘制的，而是将重点放在说明本发明的原理。在附图中，附图标记最左边的位可以确定该附图标记首次出现在其中的附图。相同的标号可以用来在整个附图中指代相同的特征和组件。在下面的描述中，本发明的各种实施例参照以下附图进行描述，其中：

图1示出根据各种实施例的电路布置；

图2示出根据各种实施例的电路布置；

图3示出根据各种实施例的电路布置；

图4示出根据各种实施例的电路布置的波形图；

图5示出根据各种实施例的过电流检测电路；

图6示出根据各种实施例的过电流检测电路；以及

图7示出根据各种实施例的过电流检测电路。

具体实施方式

下面的详细描述，指的是通过举例的方式示出其中可以实践本发明具体细节和实施例的附图。

词语“示例性”在本文中用于表示“用作示例，实例或图示”。任何本文中描述为“示例性”的实施例或设计并不一定要被解释为优于或胜过其他实施例或设计。

图1示出根据各种实施例的电路布置100。该电路布置100可以被配置为高侧电流感测。在高侧电流感测中，感测电阻器放置在电源和负载之间。该电路布置100可以包括第一晶体管M1，第二晶体管M2和第三晶体管M3。第一晶体管M1、第二晶体管M2和第三晶体管M3可以被构造成使得流过第一晶体管M1的电流I1与流过第二晶体管M2和第三晶体管M3的电流I2成比例。第一晶体管M1和第二晶体管M2之间的比例可以由因子N设置。因子N可以是整数。其可以是在10至10,000的范围内。其可以在100至1000的范围内。其可以为大约100。因子N可以通过设计第二晶体管的宽度W与长度L之比W/L比第一晶体管M1的宽度W与长度L之比W/L小因子N来设定。只有一小部分流过晶体管M1的电流I1流过晶体管M2和M3，并且电流I2也对负载电流Iload有贡献。第一晶体管M1和第二晶体管M2可以在其各自的控制输入处例如在其各自的栅极处共享公共的输入。它们的控制输入可以被连接到信号gate_drive。信号gate_drive可以由功率集成电路的驱动器级来提供。其可以是具有两种状态的数字信号，例如逻辑低状态和逻辑高状态。第一晶体管M1和第二晶体管M2可以在一个逻辑状态中导通，并且在另一逻辑状态中不导通。低逻辑状态可以是例如gate_drive＝VIN；高逻辑状态可以是例如gate_drive＝VSS_HS。第一晶体管M1的第一端子和第二晶体管M2的第一端子可以耦合到端子SWO。第一晶体管M1的第二端子可以耦合到电位VIN。

第一晶体管M1可以是功率晶体管，例如功率场效应晶体管(FET)，例如功率金属氧化物半导体场效应晶体管(MOSFET)或竖直扩散MOSFET(VDMOS)或双扩散MOSFET(DMOS)。其可以是功率集成电路的开关元件。其可以被用于控制流过负载的电流ILOAD。未在图1中所示的负载可以耦合到端子SWO。

第三晶体管M3可以被串联耦合到第二晶体管M2。其可以具有耦合到第二晶体管M2的第二端子的第一端子和耦合到所述第一晶体管M1的第二端子的第二端子。第二晶体管M2和第三晶体管M3的串联布置可以并联耦合到所述第一晶体管M1。

第一晶体管M1，第二晶体管M2和第三晶体管M3可被配置成操作在欧姆模式，其中跨所述晶体管的电压和流过晶体管的电流可以互相成比例。操作的欧姆模式也可以被称为操作的线性模式。

第三晶体管M3可以被用作针对流过其的电流I3的感测电阻器。跨第三晶体管M3两端的电压Vd可以被测量并且流过第三晶体管M3的电流I3可以从电压Vd和第三晶体管M3的电阻Rd来计算，例如通过下式

I3＝Vd/R (1)

电阻R可以是晶体管的导通电阻Ron。对于工作在欧姆或线性区的通用n型MOSFET，其可以由下式给出：

Ron＝1/(μn Cox(W/L)(Vgs-Vth)) (2)

其中μn为电子的迁移率，Cox为氧化物电容，W/L为设备的有效区域的宽度W和长度L之间的比率，V_gs为栅极到源极电压，Vth为阈值电压。

对于工作在欧姆或线性区的通用p型MOSFET，导通电阻值可由下式给出

Ron＝1/(μp Cox(W/L)(Vsg+Vth)) (3)

其中μp为空穴的迁移率，Cox为氧化物电容，W/L为设备的有效区域的宽度W和长度L之间的比率，V_sg为源极到栅极电压，Vth为阈值电压，其中在p型MOSFET的情况下Vth为负。

电阻R可以由因子M和施加到第三晶体管M3的控制栅极118的电压VSS_HS来设置。因子M可以是整数。其可以在10至10,000的范围内。其可以在100至1000的范围内。其可以为大约100。因子M可以通过设计第三晶体管M3的宽度W与长度L之比W/L比第一晶体管M1的宽度W与长度L之比W/L小因子M来设定。

第一晶体管M1、第二晶体管M2和第三晶体管M3可以在至少一个特征中相互匹配。特征可以是晶体管类型、温度、位置、以及生产工艺其中一个。例如，第一晶体管M1、第二晶体管M2和第三晶体管M3可以均为p型晶体管，例如p-型场效应晶体管，例如PMOS-FET的。它们可以单片集成，例如在公共衬底上。以这种方式，它们可以在操作过程中处于相同的位置，并具有相同的温度，使得由于不同的温度敏感性的效果可以被降低。它们可能使用相同的生产工艺来制备，以使它们共享相同的生产参数。以这种方式，生产参数变化的影响可被减小。由于第一晶体管M1、第二晶体管M2和第三晶体管M3可以在至少一个特征中相互匹配，他们也将在至少一个电属性或特征中彼此匹配。所述至少一个电属性或特征的匹配可被用于消除在该至少一个电属性或特征中的变化的效果，因为该效果可能抵消。

该电路布置100还可以包括放大器A。放大器A可以具有输入端，或更精确地，第一输入102和第二输入104，以及输出106。其可以被配置为将其输入102、104的电压(例如电压Vd)，转换成其输出106的电流。放大器A可以是运算跨导放大器(OTA)。然而，可以使用不同的放大结构。放大器A的输入102、104可以耦合到第三晶体管M3并且放大器A可以放大跨第三晶体管M3两端的电压降Vd。

该电路布置还可以包括耦合在第三晶体管M3的第一端子和放大器A的第一输入102之间的第四晶体管M4。电路布置可进一步包括耦合在第三晶体管M3的第二端子和放大器A的第二输入104之间的第五晶体管M5。和第四晶体管M4的控制输入120和第五晶体管M5的控制输入122可被耦合在一起。类似于第三晶体管M3，第四晶体管M4和第五晶体管M5可被配置成操作在欧姆模式。其电阻可通过因子K以及通过将电压VSS_HS施加到第四放大器M4的控制栅极120和第五放大器M5的控制栅极122来设置。因子K可以是整数。其可以在10至10,000的范围内。其可以在100至1000的范围内。其可以为大约100。K可以是远大于因子M或因子N的因子，例如，其可以是10至100倍更大。以这种方式，感测电流Isense可能远远小于电流I1和电流I2。较小的电流可能会比较容易处理，并可降低电流消耗。因子K可以通过设计第四晶体管M4和第五晶体管M5的宽度W与长度L之比W/L比第一晶体管M1的宽度W与长度L之比W/L小因子K来设定。第四晶体管M4和第五晶体管M5可具有相同的电阻。

类似于第一晶体管M1、第二晶体管M2和第三晶体管M3在至少一个特征中匹配彼此，第四晶体管M4和第五晶体管M5也可以在至少一个特征中彼此匹配，从而导致相同的优点。该特征可再次是晶体管类型、温度、位置、和生产工艺其中一个。类似于第一晶体管M1，第二晶体管M2和第三晶体管M3被单片集成在公共衬底上，第四晶体管M4和第五晶体管M5也可以单片集成在公共衬底上，导致相同的优点。

第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5可以在至少一个特征中相互匹配，并且它们可以单片集成在公共衬底上，从而导致上面提到的优点。

该电路布置100还可以包括被配置为将放大器A的输出106耦合到放大器A的输入的反馈结构110。反馈结构110可以包括第六晶体管M6，虽然其它的反馈结构是可能的。第六晶体管M6可以是n型晶体管，例如n-型场效应晶体管NFET，例如NMOSFET。其可以包括可以耦合到放大器A的输出106的控制输入端112。第六晶体管M6可以包括受控路径。在受控路径中的电流可以由在第六晶体管M6的控制输入112处的信号来控制。第六晶体管M6的受控路径可能耦合在输入(例如放大器A的第二输入104)和参考电位(例如信号地SGND)之间。

该电路布置100可进一步包括复制结构114，例如用于拷贝或缩放通过反馈结构110的电流。复制结构114可以包括：第一支路，第二支路和控制输入。第一支路可以包括反馈110，例如第六晶体管M6。第二支路可提供与第一支路的电流成比例的电流，并且可以包括第七晶体管M7。第七晶体管M7可以是与第六晶体管M6相同类型的晶体管。其可以是n型晶体管，例如n型MOSFET。第六晶体管M6的控制输入和第七晶体管M7的控制输入可以彼此耦合，并且可以形成复制结构114的控制输入。复制结构114的控制输入可以被连接到放大器A的输出106。相同的电流可以流入第一支路和第二支路。例如，电流Isense可以流过第一支路并且电流Isense可以流过第二支路。然而，第一支路中的电流和第二支路中的电流不需要是相同的，它们可以例如是互相成比例的。

该电路布置100可进一步包括偏压结构108，被构造成偏压放大器A。偏压结构可以包括电流源108。电流源108可以耦合在参考电位和反馈结构110没有被耦合到的放大器A的输入。电流源108可以提供电流Iped。参考电位可以是信号地线的电位，例如SGND。放大器A的电流源108耦合到的输入可以是放大器A的第一输入102。偏压结构可以被用来提供阈值、切断、偏压、基准或参考值，其可以用于电流感测并且将结合图4至7更详细地进行说明。

第三晶体管M3的控制输入118，第四晶体管M4的控制输入120和第五晶体管M5的控制输入112可被耦合到彼此，并且可以使用公共的电压来供电。控制输入可以是相应晶体管的栅极。电压可以是VSS_HS并且可以被选择来将第三晶体管M3、第四晶体管M4和第五晶体管M5操作在线性或欧姆区域。当电压VSS_HS被作为信号gate_drive施加至第一晶体管M1和第二晶体管M2的输入时，这些晶体管也可以工作在线性区域。这例如在电源被接通时可以是这种情况。

将基尔霍夫电流定律应用到电路布置100的节点3，得出：

Iload＝I1+I2 (4)

其中Iload是流过连接在端子SWO处的负载的电流，I1是流过第一晶体管M1的电流，且I2为流过第二晶体管M2的电流。

因为相比于电流I2，电流Iped通常可以忽略不计，并且没有电流或只有很小的电流流入放大器A，可以假定：

I2＝I3 (5)

其中I3是流过第三晶体管M3的电流。

假设第一晶体管M1具有电阻R，其可以例如是其导通电阻Ron，即当第一晶体管M1导通时其所具有的电阻，第二晶体管M2可以具有电阻N·R，并且第三晶体管M3可以具有电阻M·R。将基尔霍夫电压定律应用到回路1得出：

R·I1＝N·R·I2+M·R·I3 (6)

其简化为

I1＝N·I2+M·I3 (7)

将式(7)代入式(4)，并使用式(5)得出：

I2＝I3＝Iload/(1+N+M) (8)

以及

VD＝M·R·I3＝Iload·M·R/(1+N+M) (9)

跨导放大器A将实行

Isense＝Vd/(K·R)+Iped＝Iload·M/(K·(1+M+N))+Iped (10)

电流Iload可以从电流Isense和Iped的测量结果来确定。电流Iload和电流Isense之间的关系可以是线性的。如果Iped＝0，电流Iload和电流的Isense之间的关系可以是成比例的。通过将第一晶体管M1，第二晶体管M2，第三晶体管M3，第四晶体管M4和第五晶体管M5在至少一个特征中彼此匹配，其可以例如是相同的晶体管类型和相同的生产工艺，在第一晶体管M1的电阻R的任何改变也将存在于第二晶体管M2的电阻N·R中，在第三晶体管M3的电阻M·R中，以及在第四晶体管M4和第五晶体管M5的电阻K·R中。作为结果，电阻的相应变化可以抵消。由于第三晶体管M3、第四晶体管M4和第五晶体管M5共享相同的栅极电压，也可以减少电压VSS_HS的偏差的影响。因此，电阻R与温度的相关性，与用于生产的工艺和过驱动电压的相关性可以得以降低。电流Iload因此可以稳定和精确的方式在温度和电源电压的变化中被感测到。

存在于式(8)的唯一参数是因子N，M和K。然而，因子N，M和K可以高精确度来实现，例如，当第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5都使用相同的生产工艺来制造。

在图1所示的电路布置100采用高侧电流感测。第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5可以是PFET中，也就是p型沟道场效应晶体管，例如p沟道金属氧化物半导体场效应晶体管(PMOSFET)或p沟道结型栅极晶体管(PJFET)。第六晶体管M6、第七晶体管M7可以是NFET，即n型沟道场效应晶体管，例如n-沟道金属氧化物半导体场效应晶体管(NMOSFET)或n沟道结型栅极晶体管(NJFET)。图2和图3示出了电路布置的可替代实施例。

图2示出根据各种实施例的电路布置200。操作的描述和原理可以是相同的，如同在图1中所示的电路布置100。如电路布置100中，电路布置200可被配置为用于高侧电流感测。与电路布置100相反，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5不再是p型晶体管，但也可以是n型晶体管。第六晶体管M6、第七晶体管M7可以是n型晶体管。

第一晶体管M1、第二晶体管M2和第三晶体管M3可以在至少一个特征中相互匹配。第四晶体管M4和第五晶体管M5也可以在至少一个特征中彼此匹配，从而导致上述优点。该特征可再次是晶体管类型、温度、位置、和生产工艺中的一个。第一晶体管M1、第二晶体管M2和第三晶体管M3被单片集成在公共衬底上。第四晶体管M4和第五晶体管M5也可以单片集成在公共衬底上，从而导致上述优点。第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5可以在至少一个特征中相互匹配，并且它们可以单片集成在公共衬底上，从而导致上述优点。

第三晶体管M3、第四晶体管M4和第五晶体管M5的控制输入可以用电压V_BTS来提供。在稳态条件下V_BTS可由V_BTS＝V_SWO+Vdrive给出，其中V_SWO是端子SWO的电位并且Vdrive例如可以是5.0V。同样，第三晶体管M3、第四晶体管M4和第五晶体管M5在其栅极共享公共的电位，从而使过驱动电压中的变化可以被减小。

图3示出的电路布置300根据各种实施例。说明书和操作可以是相同的，如同在图1中所示的电路布置100。该电路布置300可以被配置为低侧电流感测。在低侧电流感测中，感测电阻器被放置在负载和电路地之间。

与电路布置100相反，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5不再是p型晶体管，而是n型晶体管。第六晶体管M6、第七晶体管M7不再是n型晶体管，也可以是p型晶体管。

第三晶体管M3、第四晶体管M4和第五晶体管M5的控制输入可以用电压VDD_LS来提供。再次，第三晶体管M3、第四晶体管M4和第五晶体管M5在其栅极处共享公共的电位，从而使过驱动电压的变化可以被减小。当电源开关处于断开状态时，信号gate_drive可以等于V_PGND并且当电源开关处于接通状态时，其可以等于VDD_LS。

第一晶体管M1、第二晶体管M2和第三晶体管M3可以在至少一个特征中相互匹配。第四晶体管M4和第五晶体管M5还可以在至少一个特征中彼此匹配，从而导致上述优点。该特征可再次是晶体管类型、温度、位置、和生产工艺中的一个。第一晶体管M1、第二晶体管M2和第三晶体管M3被单片集成在公共衬底上。第四晶体管M4和第五晶体管M5也可以单片集成在公共衬底上，从而导致上述优点。第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5可以在至少一个特征中相互匹配，并且它们可以单片集成在公共衬底上，从而导致上述优点。

图4示出根据各种实施例的电路布置的信号波形图线402、404和406。

图线402示出了通过随着时间t跨感测电阻器两端的电压Vd和流经负载的电流Iload。第三晶体管M3可以操作在欧姆模式下，并且可以被用作感测电阻器。电压Vd可被测量并且电流Iload可以由它来确定，因为它们可以互相成比例。图线402示出了电流Iload的三个脉冲。前两个脉冲低于过电流阈值，第三脉冲超过电流阈值。

图线404示出了随时间t的电流Isense。如上所示，电流Isense具有随着过电流Iload的线性依赖性。其可以具有偏移量，基准，或偏置电流Iped，其可以通过偏压结构(例如电流源108)来设置。电流Isense可以经由电压Vd测量，并且可以被用来确定电流Iload。图线404示出了电流Isense的三个脉冲，其对应于图线402中所示的电流Iload的三个脉冲。前两个脉冲低于感测阈值Iovc，第三脉冲超过感测阈值。

图线406示出了随时间的过电流信号。过电流信号可以在每当电流Isense超过感测阈值Iovc时输出。在图线404所示的前两个脉冲中，电流Isense不超过感测阈值Iovc。但是，第三脉冲超过感测阈值Iovc并且过电流信号被输出。当过流信号被示为脉冲，其也可以维持在高水平。由于Iload与Isense具有线性关系，过电流信号可以被用来指示Iload已经超过过电流阈值。

图5示出的过电流检测电路500的实施例。过电流检测电路500可以是上面所描述的电路布置的一部分。其可以包括电流镜502，电流源504和电流比较器506。电流Isense和晶体管M7可以对应于在如图1、图2和图3中分别示出的电路布置100、200和300中的电流Isense和第七晶体管M7。电流Isense可能由可以提供电流Icm的电流镜502进行镜像。电流Icm可以为与电流Isense成比例或等于电流Isense，例如Icm＝Isense。将基尔霍夫电流定律应用到节点4，流入电流比较器506的电流Icc可以是Icc＝Icm-Iovc。如果电流Icm低于由电流源504提供的电流Iovc，电流Icc将是负的。在这种情况下，没有过电流信号需要由电流比较器506输出。如果电流Icm大于电流Iovc，电流Icc将是正的。在这种情况下，过电流信号可以由电流比较器506输出，指示Isense和Iload，其可以与Icm成比例，已经超过阈值电流。过电流信号的可能的波形示出在图4的图线406中。

图6示出过电流检测电路600的另一个实施例。过电流检测电路600可以是上面所描述的电路布置的一部分。过电流检测电路600可以示出在图5中所示的电流比较器506的细节。电流镜502可以提供电流的Isense的拷贝，例如Icm＝Isense。电流比较器506可以包括放大器602和电阻器604。电阻器604跨接在电流源504两端。其可以与该电路布置中的至少一些其他部件被单片集成，并且可以具有电阻R。电流源504可提供电流Iped。电流Iped可具有与图1、图2和图3所示的电流源108所提供的电流Iped相同的值。放大器602可以是运算放大器。假设没有电流流入放大器602，电流Isense-Iped将流过电阻器604，并提供电压Vs＝R·(Isense–Iped)到放大器602。放大器602的一个输入608可以被连接到参考电位Vref。放大器602的另一个输入606可以被连接到电阻器604的一端。如果电压Vs小于参考电压Vref，放大器602不需要输出过电流信号。如果电压Vs大于参考电压Vref，放大器602可以输出过电流信号。由于电压Vs可以具有与Isense的线性关系，并且由于Isense可以具有与Iload的线性关系，过电流信号可以指示Iload已经超过阈值电流。

图7示出过电流检测电路700的另一个实施例。过电流检测电路700可以是上面描述的电路布置的一部分。过电流检测电路700可以示出在图6中所示的过电流检测电路600的变化形式。电阻器604可以被布置在印刷电路板(PCB)上。其可以被实现为分立组件。其可以被布置在电路布置之外或外部。换句话说，其不需要与电路布置的其它部件一同被单片集成在公共衬底上。其可以是精密感测电阻。

虽然图5至图7聚焦于提供过流信号，根据各种实施例的电路布置也可以被用于电流测量，即，用于提供电流值。

上面描述的电路布置的实施例可以被集成在功率集成电路中。功率集成电路可以具有控制器，驱动器级和可以被集成在晶元上的开关元件。

虽然本发明已具体示出并参考具体实施例描述，但本领域技术人员应当理解可以在形式和细节上作出各种变化而不脱离如所述权利要求书所限定的本发明的精神和范围。本发明的范围因而由所附的权利要求书和权利要求书的等同的含义和范围所意图覆盖的所有变化来指示。

Claims

1.一种电路布置，包括：

第一晶体管、第二晶体管、以及第三晶体管，被配置使得流过所述第一晶体管的电流与流过所述第二晶体管和所述第三晶体管的电流成比例；

其中所述第二晶体管和所述第三晶体管串联耦合到彼此；

其中所述第一晶体管、所述第二晶体管和所述第三晶体管被配置为操作在欧姆模式；以及

其中所述第一晶体管，所述第二晶体管和所述第三晶体管在至少一个特征中彼此匹配。

2.根据权利要求1所述的电路布置，其中

所述特征是下列之一：

晶体管类型；

温度；

位置；以及

生产工艺。

3.根据权利要求1所述的电路布置，其中

所述第一晶体管、所述第二晶体管和所述第三晶体管单片集成在公共衬底中。

4.根据权利要求1所述的电路布置，其中

所述第一晶体管是功率晶体管。

5.根据权利要求1所述的电路布置，还包括：

放大器，所述放大器被配置成将所述放大器的输入处的电压转换成所述放大器的输出处的电流，其中所述放大器的所述输入耦合到所述第三晶体管。

6.根据权利要求5所述的电路布置，其中

所述放大器是运算跨导放大器。

7.根据权利要求1所述的电路布置，还包括：

第四晶体管，所述第四晶体管耦合在所述第三晶体管的第一端子和所述放大器的第一输入之间；以及

第五晶体管，所述第五晶体管耦合在所述第三晶体管的第二端子和所述放大器的第二输入之间；

其中，所述第四晶体管和所述第五晶体管被配置为操作在欧姆模式。

8.根据权利要求7所述的电路布置，其中

所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管在至少一个特征中彼此匹配。

9.根据权利要求8所述的电路布置，其中

所述特征是下列之一：

晶体管类型；

温度；

位置；以及

生产工艺。

10.根据权利要求9所述的电路布置，其中

所述第一晶体管，所述第二晶体管，所述第三晶体管，所述第四晶体管和所述第五晶体管被单片集成在公共衬底中。

11.根据权利要求1所述的电路布置，还包括：

被配置成将所述放大器的输出耦合到所述放大器的输入的反馈结构。

12.根据权利要求11所述的电路布置，其中

所述反馈结构包括晶体管和受控路径，所述晶体管与去往所述放大器的所述输出的控制输入相耦合，所述受控路径耦合在所述放大器的输入和参考电位之间。

13.根据权利要求11所述的电路布置，还包括：

复制结构，所述复制结构被配置用于复制通过所述反馈结构的电流。

14.权利要求13所述的电路布置，其中

所述复制结构包括第一支路，第二支路和控制输入，其中，

所述第一支路包括所述反馈结构；

所述第二支路提供成比例的所述电流；以及所述控制输入耦合到所述放大器的所述输出。

15.权利要求5所述的电路布置，还包括：

偏置电路，所述偏置电路被配置用于将所述放大器偏置。

16.根据权利要求15所述的电路布置，其中

所述偏置电路包括耦合到所述放大器的另一个输入的电流源。

17.根据权利要求7所述的电路布置，其中

所述第三晶体管的控制输入、所述第四晶体管的控制输入和所述第五晶体管的控制输入被耦合到彼此，并由公共电压供电，其中所述电压被配置成将所述第三晶体管、所述第四晶体管和所述第五晶体管操作在线性或欧姆区。

18.根据权利要求1所述的电路布置，其中

所述电路布置被配置用于高侧电流感测或被配置用于低侧电流感测。

19.根据权利要求19所述的电路布置，其中

所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管全部是PFET或全部是NFET。

20.根据权利要求1所述的电路布置，还包括：

过电流检测电路。