CN106559054B - 具有增强的电流吸收能力的运算跨导放大器 - Google Patents

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Abstract

本发明的一些实施例提供了具有增强的电流吸收能力的运算跨导放大器。一种放大器电路，包括输入端子和输出端子。电流吸收晶体管包括耦合至输出端子的第一导电端子以及耦合至参考电源节点的第二导电端子。电压感测电路具有耦合至输入端子的第一输入以及耦合至输出端子的第二输入。电压感测电路的输出耦合至电流吸收晶体管的控制端子。电压感测电路用于感测超出输入端子处电压的输出端子处的电压的上升，并且通过激活电流吸收晶体管而响应于此。

Description

具有增强的电流吸收能力的运算跨导放大器
分案申请说明
本申请是于2012年5月24日提交的、申请号为201210171001.3、名称为“具有增强的电流吸收能力的运算跨导放大器”的中国发明专利申请的分案申请。
技术领域
本发明总体涉及放大器电路，并且具体地涉及运算跨导放大器电路。
背景技术
参照图1，显示了配置为非反相单位增益缓冲器的传统运算跨导放大器100的电路图。
放大器100包括差分输入级101，差分输入级101包括作为差分晶体管配对104和106的尾电流源的第一电流源102。晶体管104和106包括n沟道型的MOSFET晶体管，晶体管104和106的源极端子在节点108处连接在一起。第一电流源102耦合在节点108与参考节点110(在所示电路中包括电路接地GND)之间。晶体管104的栅极耦合至放大器100的正输入端子IN+。晶体管106的栅极耦合至放大器100的负输入端子IN-。差分输入级101进一步包括p沟道型MOSFET晶体管114和116的配对形成的负载电路，p沟道型MOSFET晶体管114和116以电流镜配置连接。晶体管114具有在节点120处耦合至晶体管104的漏极端子的漏极端子，以及耦合至参考节点111(在所示电路中包括正电源节点VDD)的源极端子。晶体管116具有在节点122处耦合至晶体管106的漏极端子的漏极端子，以及耦合至参考节点111的源极端子。晶体管114和116的栅极连接于一起并且在节点120处连接至晶体管104和114的漏极端子。节点122形成差分输入级101的输出。
放大器100进一步包括单端输出级131。输出级131包括第二电流源134以及p沟道型的MOSFET晶体管136。第二电流源134和晶体管136串联耦合在参考节点111和参考节点110之间。具体而言，晶体管136的源极端子耦合至参考节点111，晶体管136的漏极端子耦合至输出节点140，以及第二电流源134耦合在输出节点140和参考节点110之间。晶体管136的栅极在差分输入级101的输出处耦合至节点122。
为了实现放大器100用作非反相单位增益缓冲器的配置，在输出节点140和放大器100的负输入端子IN-之间形成分路连接144。
电阻器148和电容器150串联耦合在输出节点140与节点122之间以形成密勒补偿网络。
放大器100的缺点在于，其并不响应于施加至输出节点140的电流I_sink而具有满意的电流吸收动作。这是因为施加至输出节点140的吸收电流I_sink由第二电流源134单独放电。存在电流源134吸收能力不足的危险，这将导致在输出节点140处的不期望的电压上升。在输出节点140处电压上升可能威胁耦合至输出节点的下游(例如下一级)电路。
本领域需要具有增强电流吸收能力的改进的单端输出级电路。
发明内容
在一个实施例中，电路包括：放大器电路，具有输入端子和输出端子；电流吸收晶体管，具有耦合至输出端子的第一导电端子、耦合至参考电源节点的第二导电端子、以及控制端子；以及电压感测电路，具有耦合至输入端子的第一输入、耦合至输出端子的第二输入以及耦合至电流吸收晶体管的控制端子的输出。
在一个实施例中，电路包括：非反相单位增益缓冲放大器，具有输入端子和输出端子；电流吸收晶体管，具有耦合至输出端子的第一导电端子、耦合至参考电源节点的第二导电端子、以及控制端子；以及电压感测电路，耦合至控制端子并且配置为响应于感测到超出输入端子处的电压的输出端子处的电压的上升而激活电流吸收晶体管。
在另一个实施例中，方法包括：以单位增益将输入电压缓冲直至输出电压；感测超出输入电压的输出电压的上升；以及响应于所述感测而从输出电压处节点选择性地吸收电流。
在另一个实施例中，电路包括：非反相单位增益缓冲放大器，具有输入端子和输出端子；电流吸收晶体管，具有耦合至输出端子的第一导电端子、耦合至参考电源节点的第二导电端子以及控制端子；电阻器，耦合在控制端子和参考电源节点之间；第一晶体管，具有耦合至控制端子的第一导电端子以及耦合至输出端子的第二导电端子；以及第二晶体管，具有耦合至输入端子的第一导电端子以及配置以接收参考电流的第二导电端子，其中第一晶体管和第二晶体管以电流镜配置连接。
通过结合所附附图阅读的实施例的以下具体详述将使得本发明的上述和其他特征和优点变得明显。具体描述以及附图仅作为公开的示例，而非限定了由所附权利要求及其等同物限定的本发明的范围。
附图说明
通过未按照比例绘制的所附附图中的示例示出了一些实施例，其中类似的附图标记指示相似的部件，并且其中：
图1是配置作为非反相单位增益缓冲器的传统运算跨导放大器的电路图；
图2是具有增强的电流吸收能力的运算跨导放大器的电路图；以及
图3A至图3D是示出了图2的电路的操作的波形图。
具体实施方式
现参照图2，其显示了具有增强电流吸收能力的运算跨导放大器200的电路图。
图2中相似的附图标记指代图1所示的相似部件。在此不再赘述图2中这类部件，而是参考之前参照图1提供的描述。
放大器200与放大器100的区别在于，第二电流源134已替换为电流吸收电路202。电流吸收电路202包括参考电流源IC1，参考电流源IC1耦合成将电流发源进由晶体管M4和M5形成的电流镜电路206。晶体管M4和M5是n沟道型MOSFET晶体管。晶体管M4和M5的源极端子耦合至参考节点110。晶体管M5的漏极端子耦合以接收由参考电流源IC1发源的电流。晶体管M4和M5的栅极端子耦合于一起并且耦合至晶体管M5的漏极端子。来自参考电流源IC1的电流因此根据由晶体管M4和M5的相对尺寸设定的比例因子由电流镜电路206反射至晶体管M4的漏极端子。
电流吸收电路202进一步包括p沟道型的MOSFET晶体管M2和M3的配对。晶体管M3的源极端子耦合至放大器200的正输入端子IN+。晶体管M2的源极端子耦合至输出节点140。晶体管M2和M3的栅极端子耦合于一起并且耦合至晶体管M3的漏极端子。因为放大器200配置具有以非反相单位增益缓冲器操作模式的分路连接144，因此输出节点140处的电压通常将等于放大器200的正输入端子IN+处的电压。晶体管M2和M3因此用于根据由晶体管M2和M3的相对尺寸设定的比例因子，将晶体管M2漏极端子处(从电流镜206接收)的电流镜像反射至晶体管M2的漏极端子。
电流吸收电路202进一步包括电阻器R1，电阻器R1耦合在晶体管M2的漏极端子与参考节点110之间的中间节点V1处。
电流吸收电路202进一步包括n沟道型的MOSFET晶体管M1，其栅极端子耦合至中间节点V1。晶体管M1的漏极端子耦合至输出节点140。晶体管M1的源极端子耦合至参考节点110。设计电路202以使得晶体管M1尺寸定制为支持大电流吸收能力。
电路202用作选择性激活晶体管M1，以便当施加电流I_sink至输出节点140时更好地吸收电流I_sink。该选择性激活是响应于电路202感测到在输出节点140处的电压不可接受的上升(由所施加的电流I_sink引起)而做出的。当所施加的电流I_sink为零时，电路202处于睡眠模式，其中晶体管M1关断。在这种情况下，中间节点V1处的电压接近于参考节点110电压(例如接地)。当输出节点140处的电压等于放大器200的正输入端子IN+处的电压时，该睡眠模式状态的操作由偏压电路设定，该偏压电路由参考电流源IC1、晶体管M2-M5以及电阻器R1形成。
施加至输出节点140的电流I_sink的增加导致输出节点140处的电压的相应增加。这增大了晶体管M2的Vgs，并且晶体管M2将相应地传导附加的电流。流过晶体管M2的、跨电阻器R1施加的电流的增加导致中间节点V1处电压的增加。当中间节点V1处的电压上升到晶体管M1的阈值电压之上时，晶体管M1导通并且从输出节点140至参考节点110吸收电流。流经晶体管M1的电流的吸收引起输出节点140处电压的降低。随着输出节点140电压的这种降低，流经晶体管M2的电流降低并且中间节点V1处电压下降，继而导致晶体管M1截止。本领域技术人员将因此知晓，电路202用于仅响应于施加至输出节点140的电流I_sink的峰值。在所有其他情况下，电路202是非操作的(也即睡眠)，并且不影响放大器电路200的操作。
现参照图3A至图3D，其示出了图2的电路的操作的波形图。
参照图3A，附图标记300是放大器200的正输入端子IN+处的电压，而附图标记302是输出节点140处的电压。附图标记304显示了以非反相单位增益缓冲器配置的放大器电路200的操作，其中输出电压302跟随输入电压300。在时刻306处，吸收电流I_sink的峰值施加至输出节点140。该电流峰值显示在图3B中。该吸收电流I_sink的峰值导致输出节点140处电压302的相应增大(附图标记308)。电流202从睡眠模式唤醒，并且通过导通晶体管M1而响应于电压增加308。图3D示出了晶体管M1的栅极端子处的电压V1响应于吸收电流I_sink峰值而上升。图3C示出了因增加图3D的控制电压V1而导致的流经晶体管M1的电流310。晶体管M1的激活导致流经晶体管M1的电流增大(附图标记312)，晶体管M1用于吸收所施加的电流I_sink并且减少在输出节点处的电压302(附图标记314)。随着电压降低314，电路202截止晶体管M1，并且放电电流相应地降低(附图标记316)。一旦输出节点140处电压302的峰值308由于吸收电流I_sink而被处理，则电路202恢复睡眠模式，并且处于非反相单位增益缓冲器配置的放大器的操作继续，其中输出电压302跟随输入电压300。
前面通过示例性和非限定性的示例提供了对本发明一些示例性实施例的全面和信息性的描述。然而鉴于结合所附附图和所附权利要求书阅读的前面描述，各种修改和适配对于本领域技术人员可以变得明显。然而，本发明的所有这些教导及其类似修改仍将落入由所附权利要求限定的本发明的范围内。

Claims (14)

1.一种电子装置，包括：
非反相单位增益缓冲器，具有耦合至输入节点以接收输入电压的输入端，以及耦合至输出节点的输出端；以及
电流吸收电路，被配置成在缺乏流入所述输出节点的电流脉冲的情形下在睡眠模式中操作，并且被配置成在吸收模式中操作以响应于感测到所述电流脉冲流入所述输出节点而将所述电流脉冲吸收至参考电源节点；
其中所述电流吸收电路包括：
第一NMOS晶体管，具有耦合至所述输出节点的漏极、耦合至所述参考电源节点的源极、以及栅极；
电阻器，耦合在所述第一NMOS晶体管的所述栅极和所述参考电源节点之间；以及
电压感测电路，被配置成镜像复制参考电流以流经所述电阻器，以便在缺乏流入所述输出节点的电流脉冲的情形下在所述第一NMOS晶体管的栅极处产生睡眠模式电压，并且被配置成当感测到所述电流脉冲时在所述第一NMOS晶体管的栅极处生成电流吸收电压，所述电流吸收电压根据所述电流脉冲而上升。
2.根据权利要求1所述的电子装置，其中，所述电压感测电路包括：
第一PMOS晶体管，具有耦合至所述输出节点的源极、耦合至所述第一NMOS晶体管的栅极的漏极、以及栅极；
第二PMOS晶体管，具有耦合至所述输入节点的源极、漏极和耦合至所述第二PMOS晶体管的漏极和所述第一PMOS晶体管的栅极的栅极；以及
电流源，耦合至所述第二PMOS晶体管的漏极以传导其参考电流。
3.根据权利要求2所述的电子装置，其中，所述电流源包括：
第二NMOS晶体管，具有耦合至所述参考电源节点的源极、耦合至所述第二PMOS晶体管的漏极的漏极、以及栅极；
电流生成器，被配置成生成所述参考电流；以及
第三NMOS晶体管，具有耦合至所述参考电源节点的源极、耦合至所述电流生成器的漏极、以及耦合至所述第三NMOS晶体管的漏极以及所述第二NOMS晶体管的栅极的栅极。
4.一种电子装置，包括：
非反相单位增益缓冲器，具有耦合至输入节点以接收输入电压的输入端，以及耦合至输出节点的输出端；以及
电流吸收电路，被配置成在缺乏流入所述输出节点的电流脉冲的情形下在睡眠模式中操作，并且被配置成在吸收模式中操作以响应于感测到所述电流脉冲流入所述输出节点而将所述电流脉冲吸收至参考电源节点；
其中所述非反相单位增益缓冲器包括：
差分输入级，包括正输入端和负输入端；以及
单端输出级，耦合至所述输出节点；
其中所述正输入端是所述非反相单位增益缓冲器的输入端，并且所述负输入端连接至所述输出节点。
5.根据权利要求4所述的电子装置，其中所述差分输入级包括：
尾部电流源；
第四NMOS晶体管，具有耦合至所述尾部电流源的源极、漏极和耦合至所述输入节点的栅极；
第五NMOS晶体管，具有耦合至所述尾部电流源的源极、漏极和经由所述负输入端耦合至所述输出节点的栅极；
第三PMOS晶体管，具有耦合至电源节点的源极、耦合至所述第四NMOS晶体管的漏极的漏极、以及耦合至所述第四NMOS晶体管的漏极的栅极；以及
第四PMOS晶体管，具有耦合至所述电源节点的源极、耦合至所述第五NMOS晶体管的漏极的漏极、以及耦合至所述第三PMOS晶体管的栅极的栅极。
6.根据权利要求5所述的电子装置，其中所述尾部电流源包括耦合成将电流送入所述参考电源节点的电流生成器。
7.根据权利要求5所述的电子装置，其中所述单端输出级包括：
第五PMOS晶体管，具有耦合至所述电源节点的源极、耦合至所述输出节点的漏极、以及耦合至所述第四PMOS晶体管的漏极的栅极；以及
串联耦合的电阻器和电容器，耦合在所述第四PMOS晶体管的漏极和所述第五PMOS晶体管的漏极之间。
8.一种电路，包括：
非反相单位增益缓冲器，具有耦合至输入节点以接收输入电压的输入端，以及耦合至输出节点的输出端；以及
电流吸收电路，被配置成响应于感测到在所述输出节点处的电压大于在所述输入节点处的电压，从所述输出节点向参考电源节点吸收电流；
其中所述电流吸收电路包括：
第一NMOS晶体管，具有耦合至所述输出节点的漏极、耦合至所述参考电源节点的源极、以及栅极；以及
电压感测电路，耦合至所述栅极并且被配置成在所述输出节点处的电压等于在所述输入节点处的电压时在睡眠模式中操作所述第一NMOS晶体管，并且被配置成在所述输出节点处的电压大于所述输入节点处的电压时在电流吸收模式中操作所述第一NMOS晶体管。
9.根据权利要求8所述的电路，其中所述电压感测电路包括：
第一PMOS晶体管，具有耦合至所述输出节点的源极、耦合至所述第一NMOS晶体管的栅极的漏极、以及栅极；
第二PMOS晶体管，具有耦合至所述输入节点的源极、漏极和耦合至所述第二PMOS晶体管的漏极和所述第一PMOS晶体管的栅极的栅极；以及
电流源，耦合至所述第二PMOS晶体管的漏极。
10.一种电路，包括：
非反相单位增益缓冲器，具有耦合至输入节点以接收输入电压的输入端，以及耦合至输出节点的输出端；以及
电流吸收电路，被配置成响应于感测到在所述输出节点处的电压大于在所述输入节点处的电压，从所述输出节点向参考电源节点吸收电流；
其中所述非反相单位增益缓冲器包括：
差分输入级，包括正输入端和负输入端；以及
单端输出级，耦合至所述输出节点；
其中所述正输入端是所述非反相单位增益缓冲器的输入端，并且所述负输入端连接至所述输出节点。
11.根据权利要求10所述的电路，其中所述差分输入级包括：
尾部电流源；
第四NMOS晶体管，具有耦合至所述尾部电流源的源极、漏极和耦合至所述输入节点的栅极；
第五NMOS晶体管，具有耦合至所述尾部电流源的源极、漏极和经由所述负输入端耦合至所述输出节点的栅极；
第三PMOS晶体管，具有耦合至电源节点的源极、耦合至所述第四NMOS晶体管的漏极的漏极、以及耦合至所述第四NMOS晶体管的漏极的栅极；以及
第四PMOS晶体管，具有耦合至所述电源节点的源极、耦合至所述第五NMOS晶体管的漏极的漏极、以及耦合至所述第三PMOS晶体管的栅极的栅极。
12.根据权利要求11所述的电路，其中所述尾部包括耦合成将电流送入所述参考电源节点的电流生成器。
13.根据权利要求11所述的电路，其中所述单端输出级包括：
第五PMOS晶体管，具有耦合至所述电源节点的源极、耦合至所述输出节点的漏极、以及耦合至所述第四PMOS晶体管的漏极的栅极；以及
串联耦合的电阻器和电容器，耦合在所述第四PMOS晶体管的漏极和所述第五PMOS晶体管的漏极之间。
14.一种用于吸收电流的方法，包括：
使用单位增益将在输入节点处的输入电压缓冲至在输出节点处的输出电压；
感测电流脉冲流入所述输出节点；以及
响应于感测到所述电流脉冲流入所述输出节点，选择性吸收来自所述输出节点的电流；
其中选择性吸收包括当所述输出节点处的电压等于所述输入节点处的电压时将第一NMOS晶体管偏置为睡眠模式，以及当所述输出节点处的电压大于所述输入节点处的电压时将第一NMOS晶体管偏置为电流吸收模式。
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