CN111277250A - 一种基于mos管的施密特电路 - Google Patents

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曹琳琳
尹喜珍
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

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Abstract

本发明公开了一种基于MOS管的施密特电路，包括：包括第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管和第三PMOS管、第三NMOS管，该电路仅由五个MOS管构成，而且输出信号和输入信号同相，不需要再另外经过一级反相器；很显然，由五个MOS管构成的施密特电路具有电路更简单、更实用、且更节省芯片面积的特点，尤其在电路规模比较大、需要利用的施密特电路比较多的时候，这些优点将更加突出。

Description

一种基于MOS管的施密特电路
技术领域
本发明涉及施密特电路技术领域，特别涉及一种基于MOS管的施密特电路。
背景技术
施密特电路是一种特殊门电路，它有阈值电压即正向阈值电压和负向阈值电压；正向阈值电压是输入电平从低电平上升的过程中电路状态转换时对应的输入电压的值；负向阈值电压是输入电平从高电平下降的过程中电路状态转换时对应的输入电压的值；通过电路内部的正反馈，电路状态转换时的输出电压波形变得很陡，鉴于施密特电路的这些特点，施密特电路被广泛应用于信号波形的整形、信号内噪声的清除、脉冲鉴幅等领域，传统的施密特电路一般由6个MOS管构成，且信号波形从输入到输出经历过一次反相，需要再经过一级至少由2个MOS管构成的反相器，才能恢复成对应原来输入信号的电平，从而使得芯片面积较大，施密特电路较为复杂。
发明内容
本发明要解决的技术问题是提供一种基于MOS管的施密特电路，以解决现有技术中施密特电路一般由6个MOS管构成，且信号波形从输入到输出经历过一次反相，需要再经过一级至少由2个MOS管构成的反相器的技术问题。
为实现上述目的，本发明提供一种基于MOS管的施密特电路，包括：包括第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管和第三PMOS管；所述第一PMOS管的栅极与所述第一NMOS管的栅极电连接，所述第一PMOS管的源极与电源电连接，所述第一PMOS管的漏极第一NMOS管的漏极电连接，所述第一PMOS管的衬底与电源电连接；所述第一NMOS管的源极接地，所述第一NMOS管的漏的衬底接地；所述第二PMOS管的栅极分别与所述第二NMOS管的栅极和所述第一PMOS管的漏极电连接，所述第二PMOS管的源极与电源电连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极电连接，所述第二PMOS管的衬底与电源电连接；所述第二NMOS管的源极接地，所述第二NMOS管的衬底接地；所述第三PMOS管的栅极与所述第二PMOS管的漏极电连接，所述第三PMOS管的漏极与所述第一PMOS管的漏极电连接，所述第三PMOS管的源极与电源电压电连接，所述第三PMOS管的衬底与电源电连接。
为实现上述目的，本发明提供另一种基于MOS管的施密特电路，包括：包括第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管和第三NMOS管；所述第一PMOS管的栅极与所述第一NMOS管的栅极电连接，所述第一PMOS管的源极与电源电连接，所述第一PMOS管的漏极第一NMOS管的漏极电连接，所述第一PMOS管的衬底与电源电连接；所述第一NMOS管的源极接地，所述第一NMOS管的漏的衬底接地；所述第二PMOS管的栅极分别与所述第二NMOS管的栅极和所述第一PMOS管的漏极电连接，所述第二PMOS管的源极与电源电连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极电连接，所述第二PMOS管的衬底与电源电压电连接；所述第二NMOS管的源极接地，所述第二NMOS管的衬底接地；所述第三NMOS管的栅极与所述第二PMOS管的漏极电连接，所述第三NMOS管的源极接地，所述第三NMOS管的漏极与所述第一PMOS管的漏极电连接，所述第三NMOS管的衬底与电源电连接。
与现有技术相比，本发明产生了以下有益效果：本发明的一种基于MOS管的施密特电路，该电路仅由五个MOS管构成，而且输出信号和输入信号同相，不需要再另外经过一级反相器；很显然，由五个MOS管构成的施密特电路具有电路更简单、更实用、且更节省芯片面积的特点，尤其在电路规模比较大、需要利用的施密特电路比较多的时候，这些优点将更加突出。
附图说明
图1是本发明中优选实施例一的电路图；
图2是本发明中优选实施例二的电路图；
附图标记说明：1-第一PMOS管，12-第二PMOS管，13-第三PMOS管，2-第一NMOS管，22-第二NMOS管，23-第三NMOS管。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本发明，但并不构成对本发明的限定。此外，下面所描述的本发明各个实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。
实施例一
请参阅图1，本发明提供了一种基于MOS管的施密特电路，包括：包括第一PMOS管1、第一NMOS管2、第二PMOS管12、第二NMOS管22和第三PMOS管13；所述第一PMOS管1的栅极与所述第一NMOS管2的栅极电连接，所述第一PMOS管1的源极与电源电连接，所述第一PMOS管1的漏极第一NMOS管2的漏极电连接，所述第一PMOS管1的衬底与电源电连接；所述第一NMOS管2的源极接地，所述第一NMOS管2的漏的衬底接地；所述第二PMOS管12的栅极分别与所述第二NMOS管22的栅极和所述第一PMOS管1的漏极电连接，所述第二PMOS管12的源极与电源电连接，所述第二PMOS管12的漏极与所述第二NMOS管22的漏极电连接，所述第二PMOS管12的衬底与电源电压电连接；所述第二NMOS管22的源极接地，所述第二NMOS管22的衬底接地；所述第三PMOS管13的栅极与所述第二PMOS管12的漏极电连接，所述第三PMOS管13的漏极与所述第一PMOS管1的漏极电连接。
在由五个MOS管构成的施密特电路中，第一PMOS管1和第一NMOS管2构成第一级反相器，第二PMOS管12和第二NMOS管22构成第二级反相器，第三PMOS管13构成正反馈电路，使输出信号具有一定的迟滞作用。
施密特电路工作原理：当输入信号INPUT＝0时，第三PMOS管13导通，电路输出低电平；当输入信号逐渐增大，第一PMOS管1和第三PMOS管13逐渐截止，第一NMOS管1逐渐导通，A处电压逐渐下降，输出信号逐渐增大；直至输入信号大于电路的正向阈值电压时，电路输出高电平。
当输入信号INPUT＝1时，第三PMOS管截止，电路输出高电平；当输入信号逐渐减小,第一PMOS管1和第三PMOS管13逐渐导通，A处电压上升，输出信号逐渐减小；直至输入信号小于电路负向阈值电压，电路输出低电平。
本发明中的施密特电路正常工作时，在初始状态输入信号INPUT＝0,逐渐上升到正向阈值电压VSPH＝VDD-VTP1时，流过第一PMOS管1的电流和流过第三PMOS管13的电流之和等于流过第一NMOS管1的电流，即
IP1+IP3＝IN1
又有MOS管的漏极电流为：
Figure BDA0002448498690000041
其中，K′是本征导电因子，K′＝μ·COX/2,μ是表面迁移率，COX是单位面积栅电容。
上述公式联立可得VSPH。
在初始状态输入信号INPUT＝1,逐渐下降到负向阈值电压VSPL＝VTN1时，流过第一PMOS管1的电流等于流过第一NMOS管2的电流，即
IP1＝IN1
将MOS管的漏极电流代入该等式可得VSPL。
实施例二
请参阅图2，本发明提供了一种基于MOS管的施密特电路，包括：包括第一PMOS管1、第一NMOS管2、第二PMOS管12、第二NMOS管22和第三NMOS管23；所述第一PMOS管1的栅极与所述第一NMOS管2的栅极电连接，所述第一PMOS管1的源极与电源电连接，所述第一PMOS管1的漏极第一NMOS管2的漏极电连接，所述第一PMOS管1的衬底与电源电连接；所述第一NMOS管2的源极接地，所述第一NMOS管2的漏的衬底接地；所述第二PMOS管12的栅极分别与所述第二NMOS管22的栅极和所述第一PMOS管1的漏极电连接，所述第二PMOS管12的源极与电源电连接，所述第二PMOS管12的漏极与所述第二NMOS管22的漏极电连接，所述第二PMOS管12的衬底与电源电压电连接；所述第二NMOS管22的源极接地，所述第二NMOS管22的衬底接地；所述第三NMOS管23的栅极与所述第二PMOS管12的漏极电连接，所述第三NMOS管23的源极接地，所述第三NMOS管23的漏极与所述第一PMOS管1的漏极电连接，所述第三NMOS管23的衬底与电源电连接。
在由五个MOS管构成的施密特电路中，第一PMOS管1和第一NMOS管2构成第一级反相器，第二PMOS管12和第二NMOS管22构成第二级反相器，第三NMOS管13构成正反馈电路，使输出信号具有一定的迟滞作用。
施密特电路工作原理：当输入信号INPUT＝0时，第三NMOS管23截止，电路输出低电平；当输入信号逐渐增大,第一NMOS管2和第三NMOS管23逐渐导通，A处电压下降，输出信号逐渐增大；直至输入信号大于电路正向阈值电压，电路输出高电平。
当输入信号INPUT＝1时，第三NMOS管23导通，电路输出高电平；当输入信号逐渐减小，第一NMOS管2和第三NMOS管23逐渐截止，第一PMOS管1逐渐导通，A处电压逐渐上升，输出信号逐渐减小；直至输入信号小于电路的反向阈值电压时，电路输出低电平。
本发明中的施密特电路正常工作时，在初始状态输入信号INPUT＝0,逐渐上升到正向阈值电压时VSPH＝VTN1，流过第一PMOS管1的电流等于流过第一NMOS管2的电流，即
IP1＝IN1
又有MOS管的漏极电流为：
Figure BDA0002448498690000061
其中，K′是本征导电因子，K′＝μ·COX/2,μ是表面迁移率，COX是单位面积栅电容。
上述公式联立可得VSPH。
在初始状态输入信号INPUT＝1,逐渐下降到负向阈值电压VSPL＝VDD-VTP1时，流过第一NMOS管的电流和流过第三NMOS管23的电流之和等于流过第一PMOS管1的电流，即
IN1+IN3＝IP1
将MOS管的漏极电流代入该等式联立可得VSPL。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：该电路仅由五个MOS管构成，而且输出信号和输入信号同相，不需要再另外经过一级反相器；很显然，由五个MOS管构成的施密特电路具有电路更简单、更实用、且更节省芯片面积的特点，尤其在电路规模比较大、需要利用的施密特电路比较多的时候，这些优点将更加突出。
以上结合附图对本发明的实施方式作了详细说明，但本发明不限于所描述的实施方式。对于本领域的技术人员而言，在不脱离本发明原理和精神的情况下，对这些实施方式进行多种变化、修改、替换和变型，仍落入本发明的保护范围内。

Claims (2)

1.一种基于MOS管的施密特电路，其特征在于，包括：包括第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管和第三PMOS管；所述第一PMOS管的栅极与所述第一NMOS管的栅极电连接，所述第一PMOS管的源极与电源电连接，所述第一PMOS管的漏极第一NMOS管的漏极电连接，所述第一PMOS管的衬底与电源电连接；所述第一NMOS管的源极接地，所述第一NMOS管的漏的衬底接地；所述第二PMOS管的栅极分别与所述第二NMOS管的栅极和所述第一PMOS管的漏极电连接，所述第二PMOS管的源极与电源电连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极电连接，所述第二PMOS管的衬底与电源电压电连接；所述第二NMOS管的源极接地，所述第二NMOS管的衬底接地；所述第三PMOS管的栅极与所述第二PMOS管MP2的漏极电连接，所述第三PMOS管的漏极与所述第一PMOS管的漏极电连接，所述第三PMOS管的源极与电源电压电连接，所述第三PMOS管的衬底与电源电压电连接。
2.一种基于MOS管的施密特电路，其特征在于：包括第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管和第三NMOS管；所述第一PMOS管的栅极与所述第一NMOS管的栅极电连接，所述第一PMOS管的源极与电源电连接，所述第一PMOS管的漏极第一NMOS管的漏极电连接，所述第一PMOS管的衬底与电源电连接；所述第一NMOS管的源极接地，所述第一NMOS管的漏的衬底接地；所述第二PMOS管的栅极分别与所述第二NMOS管的栅极和所述第一PMOS管的漏极电连接，所述第二PMOS管的源极与电源电连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极电连接，所述第二PMOS管的衬底与电源电压电连接；所述第二NMOS管的源极接地，所述第二NMOS管的衬底接地；所述第三NMOS管的栅极与所述第二PMOS管的漏极电连接，所述第三NMOS管的源极接地，所述第三NMOS管的漏极与所述第一PMOS管的漏极电连接，所述第三NMOS管的衬底与电源电连接。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06343025A (ja) * 1993-06-01 1994-12-13 Sharp Corp シュミット・トリガ回路
CN101022274A (zh) * 2007-03-12 2007-08-22 北京时代民芯科技有限公司 消除nmos单管传输形成静态短路电流的电路
CN103607184A (zh) * 2013-10-23 2014-02-26 上海华力微电子有限公司 一种cmos施密特触发电路
CN105991125A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 反相器电路、输出稳定的动态比较器及比较方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06343025A (ja) * 1993-06-01 1994-12-13 Sharp Corp シュミット・トリガ回路
CN101022274A (zh) * 2007-03-12 2007-08-22 北京时代民芯科技有限公司 消除nmos单管传输形成静态短路电流的电路
CN103607184A (zh) * 2013-10-23 2014-02-26 上海华力微电子有限公司 一种cmos施密特触发电路
CN105991125A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 反相器电路、输出稳定的动态比较器及比较方法

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