以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係るパワーオンリセット回路を示す回路図である。第1の実施の形態に係るパワーオンリセット回路10は、図1に示されるように、P型MOSトランジスタP11と、制御回路C11と、出力回路O1とを備えている。
P型MOSトランジスタP11は、電源に接続された第1のソースP11Sと、第1のドレインP11Dと、固定された電位が供給される第1のゲートP11Gとを有する。本発明の実施の形態では、固定された電位として、接地電位を用いる場合を例に説明する。
制御回路C11は、第1のN型MOSトランジスタN11(以下、単にN型MOSトランジスタN11と称する。)と、第2のN型MOSトランジスタN12(以下、単にN型MOSトランジスタN12と称する。)と、第3のN型MOSトランジスタN13(以下、単にN型MOSトランジスタN13と称する。)とを備えている。
N型MOSトランジスタN11は、固定された電位が供給される第2のソースN11Sと、第1のドレインP11Dに接続された第2のドレインN11Dと、バイアス電位が印加される第2のゲートN11Gとを有する。第2のゲートN11Gは、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、N型MOSトランジスタN11の第2のソースN11Sと第2のドレインN11Dとの間に一定の電流を流すことができ、定電流源となる。
N型MOSトランジスタN12は、第3のソースN12Sと、第1のドレインP11Dに接続された第3のドレインN12Dと、バイアス電位が印加される第3のゲートN12Gとを有する。第3のゲートN12Gは、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、N型MOSトランジスタN12の第3のソースN12Sと第3のドレインN12Dとの間に一定の電流を流すことができ、定電流源となる。
N型MOSトランジスタN13は、固定された電位が供給される第4のソースN13Sと、第3のソースN12Sに接続された第4のドレインN13Dと、後述する出力回路O1からの第2の出力信号が印加される第4のゲートN13Gとを有する。N型MOSトランジスタN13の第4のゲートN13Gは、上記図1に示されるように、出力回路O1のインバータL10の出力と接続されている。N型MOSトランジスタN13は、インバータL10から出力された第2の出力信号に応じて、N型MOSトランジスタN12を制御する。
出力回路O1は、第1のドレインP11Dと第2のドレインN11Dとの接続点の電位に応じて、リセット信号又はパワーオン信号である第1の出力信号(以下、単に出力信号OUTと称する。)を出力すると共に、第2の出力信号(以下、制御信号と称する。)を出力する。出力回路O1は、論理回路によって構成することができ、第1の実施の形態では、インバータL10とインバータL11との直列回路によって構成され、インバータL10とインバータL11との接続点の電位が、制御信号として出力され、インバータL11の出力が、出力信号OUTとして出力される。インバータL10、及びインバータL11は、例えばCMOSインバータによって構成される。
また、制御回路C11は、出力回路O1から出力された制御信号に応じて、電源が立ち上がり状態である場合にP型MOSトランジスタP11に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にP型MOSトランジスタP11に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
次に、パワーオンリセット回路10の動作について説明する。図2(a)〜(d)は、第1の実施の形態に係るパワーオンリセット回路10の電源投入時の動作波形図である。
図2(a)に示される動作波形は、上記図1のパワーオンリセット回路10の電源VDDの電位を表す。図2(b)に示される動作波形は、上記図1のパワーオンリセット回路10のノードn11における電位を表す。図2(c)に示される動作波形は、上記図1のパワーオンリセット回路10のノードn12における電位を表す。図2(d)に示される動作波形は、上記図1のパワーオンリセット回路10の出力端子OUTにおける電位を表す。なお、上記図2(a)に示されるように、P型MOSトランジスタP11に流れる基準電流に対応する閾値電圧と、パワーオンリセット閾値電圧とは一致している。
まず、図2(a)に示されるように、時刻t0において、上記図1のパワーオンリセット回路10の電源投入がなされると、電源VDDが立ち上がる。電源の立ち上がり開始時には、N型MOSトランジスタN11に電流が流れているため、図2(b)及び(d)に示されるように、インバータL10の入力であるノードn11はLレベルとなり、出力信号OUTもLレベルとなる。
ここで、インバータL10の電源についてはVDDから供給されるが、インバータL10は低い電圧で動作することが可能である。そのため、時刻t0から時刻t1の間においては、図2(b)に示されるようにインバータL10の入力であるノードn11がLレベルであったとしても、図2(c)に示されるようにインバータL10の出力であるノードn12においてHレベルを出力することができる。
このとき、図2(c)に示されるように、インバータL10の出力はHレベルのため、N型MOSトランジスタN13はオン状態となり、N型MOSトランジスタN13のソース‐ドレイン間に電流が流れる。そして、N型MOSトランジスタN13のソース‐ドレイン間に電流が流れることにより、N型MOSトランジスタN12のソース‐ドレイン間にも電流が流れる。
このため、P型MOSトランジスタP11に流れる基準電流は、N型MOSトランジスタN12に流れる電流分も増加するため、基準電流に応じたP型MOSトランジスタP11の閾値電圧は高くなる。
図3に、P型MOSトランジスタP11の閾値電圧が決定される原理を説明するための説明図を示す。図3に示されるグラフは、横軸がP型MOSトランジスタP11のゲートP11GとソースP11Sとの間の電圧VGSを表し、縦軸がP型MOSトランジスタP11のソースP11SとドレインP11Dの間とに流れる基準電流IDSの対数を表す。
上記図3において、N型MOSトランジスタN12に電流が流れていない場合に、P型MOSトランジスタP11に流れる基準電流をIDS,Aと仮定する。N型MOSトランジスタN12に電流が流れていない場合には、基準電流IDS,AはN型MOSトランジスタN11に流れる電流分のみとなり、基準電流IDS,Aに対応するP型MOSトランジスタP11の閾値電圧はVDS,Aに対応する。
一方、N型MOSトランジスタN12に電流が流れると、上記図3に示されるように、基準電流IDS,AにN型MOSトランジスタN12に流れる電流分も加わるため、基準電流IDS,AがIDS,Bへと増加する。そして、基準電流IDS,Bに対応するP型MOSトランジスタP11の閾値電圧はVDS,Bとなる。従って、N型MOSトランジスタN12に電流が流れることにより、P型MOSトランジスタP11の閾値電圧は、VDS,AからVDS,Bへと高くなる。
従って、P型MOSトランジスタP11の閾値電圧は、P型MOSトランジスタP11に流れる基準電流に対応して決定される。また、P型MOSトランジスタP11に流れる基準電流は、N型MOSトランジスタN11に流れる電流と、N型MOSトランジスタN12に流れる電流との和に応じて決定される。
次に、図2に戻り、時刻t1において、電源VDDが、P型MOSトランジスタP11の閾値電圧を超えると、P型MOSトランジスタP11がオンすることで、図2(b)及び(d)に示されるように、インバータL10の入力はHレベルとなり、出力信号OUTもHレベルとなる。
このとき、図2(c)に示されるように、インバータL10の出力であるノードn12はLレベルのため、N型MOSトランジスタN13はオフ状態となり、N型MOSトランジスタN13のソース‐ドレイン間には電流が流れない。従って、N型MOSトランジスタN12のソース‐ドレイン間にも電流が流れないので、P型MOSトランジスタP11に流れる基準電流は、N型MOSトランジスタN11に流れる電流分のみとなるため、P型MOSトランジスタP11の閾値電圧は、電源が立ち上がるときの閾値電圧に比べ低くなる。
そして、図2(a)に示されるように、時刻t2において、電源VDDが立ち下がり始める。ここで、P型MOSトランジスタP11の閾値電圧は、電源VDDが立ち上がるときに比べ低くなっているため、図2(d)に示されるように、電源が、立ち上がりのときの閾値電圧Von未満になったとしても、リセット信号は出力されない。
次に、図2(b)に示されるように、時刻t3において、電源VDDがP型MOSトランジスタP11の閾値電圧Voff未満となると、図2(d)に示されるように、リセット信号が出力される。
この結果、電源VDDが、P型MOSトランジスタP11の閾値電圧以下である場合には、P型MOSトランジスタP11の閾値電圧は高くなる。また、電源VDDが、P型MOSトランジスタP11の閾値電圧より高い場合には、P型MOSトランジスタP11の閾値電圧は低くなる。従って、電源が立ち上がるときは、電源が立ち下がるときに比べてパワーオンリセット閾値電圧が高くなる。また、電源が立ち下がるときは、電源が立ち上がるときに比べてパワーオンリセット閾値電圧が低くなる。
以上説明したように、第1の実施の形態に係るパワーオンリセット回路10によれば、
回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
また、電源の立ち上がり状態と立ち下がり状態とで、異なるパワーオンリセット閾値電圧をトランジスタに流す基準電流を変化させることで実現するため、異なる閾値のトランジスタが不要で、半導体プロセスの工程を減らすと共に、回路規模、消費電流についても小さくすることができる。
[第2の実施の形態]
次に、第2の実施の形態について説明する。図4は、本発明の第2の実施の形態に係るパワーオンリセット回路を示す回路図である。第2の実施の形態に係るパワーオンリセット回路20は、図4に示されるように、N型MOSトランジスタN21と、制御回路C21と、出力回路O2とを備えている。
N型MOSトランジスタN21は、固定された電位が供給される第1のソースN21Sと、第1のドレインN21Dと、電源に接続された第1のゲートN21Gとを有するN型MOSトランジスタとを有する。
制御回路C21は、第1のP型MOSトランジスタP21(以下、単にP型MOSトランジスタP21と称する。)と、第2のP型MOSトランジスタP22(以下、単にP型MOSトランジスタP22と称する。)と、第3のP型MOSトランジスタP23(以下、単にP型MOSトランジスタP23と称する。)とを備えている。
P型MOSトランジスタP21は、電源に接続された第2のソースP21Sと、第1のドレインN21Dに接続された第2のドレインP21Dと、バイアス電位が印加される第2のゲートP21Gとを有する。第2のゲートP21Gは、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、P型MOSトランジスタP21の第2のソースP21Sと第2のドレインP21Dとの間に一定の電流を流すことができ、定電流源となる。
P型MOSトランジスタP22は、第3のソースP22Sと、第1のドレインN21Dに接続された第3のドレインP22Dと、バイアス電位が印加される第3のゲートP22Gとを有する。第3のゲートP22Gは、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、P型MOSトランジスタP22の第3のソースP22Sと第3のドレインP22Dとの間に一定の電流を流すことができ、定電流源となる。
P型MOSトランジスタP23は、電源に接続された第4のソースP23Sと、第3のソースP22Sに接続された第4のドレインP23Dと、後述する出力回路O2からの第2の出力信号が印加される第4のゲートP23Gとを有する。P型MOSトランジスタP23の第4のゲートP23Gは、上記図4に示されるように、出力回路O2のインバータL10の出力と接続されている。P型MOSトランジスタP23は、インバータL10から出力された第2の出力信号に応じて、P型MOSトランジスタP22を制御する。
出力回路O2は、第1のドレインN21Dと第2のドレインP21Dとの接続点の電圧に応じて、リセット信号又はパワーオン信号である第1の出力信号(以下、単に出力信号OUTと称する。)を出力すると共に、第2の出力信号(以下、制御信号と称する。)を出力する。出力回路O2は、論理回路によって構成することができ、第2の実施の形態では、インバータL10とインバータL11とインバータL12との直列回路によって構成され、インバータL10とインバータL11との接続点の電位が、制御信号として出力され、インバータL12の出力が、出力信号OUTとして出力される。インバータL10、インバータL11及びインバータL12は、例えばCMOSインバータによって構成される。
また、制御回路C21は、出力回路O2から出力された制御信号に応じて、電源が立ち上がり状態である場合にN型MOSトランジスタN21に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にN型MOSトランジスタN21に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
次に、パワーオンリセット回路20の動作について説明する。図5(a)〜(d)は、第2の実施の形態に係るパワーオンリセット回路20の電源投入時の動作波形図である。
図5(a)に示される動作波形は、上記図4のパワーオンリセット回路20の電源VDDの電位を表す。図5(b)に示される動作波形は、上記図4のパワーオンリセット回路20のノードn21における電位を表す。図5(c)に示される動作波形は、上記図4のパワーオンリセット回路20のノードn22における電位を表す。図5(d)に示される動作波形は、上記図4のパワーオンリセット回路20の出力端子OUTにおける電位を表す。なお、上記図5(a)に示されるように、N型MOSトランジスタN21に流れる基準電流に対応する閾値電圧と、パワーオンリセット閾値電圧とは一致している。
まず、図5(a)に示されるように、時刻t0において、上記図4のパワーオンリセット回路20の電源投入がなされると、電源VDDが立ち上がる。電源の立ち上がり開始時には、P型MOSトランジスタP21に電流が流れているため、図5(b)及び(d)に示されるように、インバータL10の入力であるノードn21はHレベルとなり、出力信号OUTはLレベルとなる。
このとき、図5(c)に示されるように、インバータL10の出力はLレベルのため、P型MOSトランジスタP23はオン状態となり、P型MOSトランジスタP23のソース‐ドレイン間に電流が流れる。そして、P型MOSトランジスタP23のソース‐ドレイン間に電流が流れることにより、P型MOSトランジスタP22のソース‐ドレイン間にも電流が流れる。
このため、N型MOSトランジスタN21に流れる基準電流は、P型MOSトランジスタP22に流れる電流分も増加するため、基準電流に応じたN型MOSトランジスタN21の閾値電圧は高くなる。
なお、N型MOSトランジスタN21の閾値電圧が決定される原理は、上記第1の実施の形態において、P型MOSトランジスタP11の閾値電圧が決定される原理と同様である。
従って、N型MOSトランジスタN21の閾値電圧は、N型MOSトランジスタN21に流れる基準電流に対応して決定される。また、N型MOSトランジスタN21に流れる基準電流は、P型MOSトランジスタP21に流れる電流と、P型MOSトランジスタP22に流れる電流との和に応じて決定される。
次に、時刻t5において、電源VDDが、N型MOSトランジスタN21の閾値電圧を超えると、N型MOSトランジスタN21がオンすることで、図5(b)及び(d)に示されるように、インバータL10の入力はLレベルとなり、出力信号OUTはHレベルとなる。
このとき、図5(c)に示されるように、インバータL10の出力はHレベルのため、P型MOSトランジスタP23はオフ状態となり、P型MOSトランジスタP23のソース‐ドレイン間には電流が流れない。従って、P型MOSトランジスタP22のソース‐ドレイン間にも電流が流れないので、N型MOSトランジスタN21に流れる基準電流は、P型MOSトランジスタP21に流れる電流分のみとなるため、N型MOSトランジスタN21の閾値電圧は、電源が立ち上がるときの閾値電圧に比べ低くなる。
そして、図5(a)に示されるように、時刻t6において、電源VDDが立ち下がり始める。ここで、N型MOSトランジスタN21の閾値電圧は、電源が立ち上がるときに比べ低くなっているため、図5(d)に示されるように、電源VDDが、立ち上がりのときの閾値電圧Von未満になったとしても、リセット信号は出力されない。
次に、図5(b)に示されるように、時刻t7において、電源VDDがN型MOSトランジスタN21の閾値電圧Voff未満となると、図5(d)に示されるように、リセット信号が出力される。
この結果、電源VDDが、N型MOSトランジスタN21の閾値電圧以下である場合には、N型MOSトランジスタN21の閾値電圧は高くなる。また、電源VDDが、P型MOSトランジスタN21の閾値電圧より高い場合には、N型MOSトランジスタN21の閾値電圧は低くなる。従って、電源が立ち上がるときは、電源が立ち下がるときに比べてパワーオンリセット閾値電圧が高くなる。また、電源が立ち下がるときは、電源が立ち上がるときに比べてパワーオンリセット閾値電圧が低くなる。
以上説明したように、第2の実施の形態に係るパワーオンリセット回路20によれば、
回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。なお、第1の実施の形態に係るパワーオンリセット回路10と同一の構成については、同一符号を付して、詳細な説明を省略する。
図6は、本発明の第3の実施の形態に係るパワーオンリセット回路30を示す回路図である。第3の実施の形態に係るパワーオンリセット回路は、図6に示されるように、P型MOSトランジスタP31と、制御回路C31と、出力回路O1とを備えている。
P型MOSトランジスタP31は、電源に接続された第1のソースP31Sと、第1のドレインP31Dと、固定された電位が供給される第1のゲートP31Gとを有する。P型MOSトランジスタP31は、上記図6に示されるように、直列に接続された複数のP型トランジスタのうちの少なくとも1つに電流が流れるように接続されている。また、P型MOSトランジスタP31は、少なくとも1つのP型MOSトランジスタを備えている。本実施の形態では、P型MOSトランジスタP31が、3つのP型MOSトランジスタを備えている場合を例に説明する。上記図6に示されるように、P型MOSトランジスタP31は、P型MOSトランジスタP31Aと、P型MOSトランジスタP31Bと、P型MOSトランジスタP31Cとを備えている。
ここで、P型MOSトランジスタの閾値電圧は、P型MOSトランジスタP31のゲート長LP31とゲート幅WP31とに応じて決定される。具体的には、ゲート長LP31とゲート幅WP31との比WP31/LP31に応じて閾値電圧が決定される。P型MOSトランジスタP31のゲート長LP31が大きくなるほど閾値電圧が高くなり、ゲート長LP31が小さくなるほど閾値電圧が低くなる。また、P型MOSトランジスタP31のゲート幅WP31が大きくなるほど閾値電圧が低くなり、ゲート幅WP31が小さくなるほど閾値電圧が高くなる。また、P型MOSトランジスタP31に流れる基準電流が多いほど閾値電圧は高くなり、基準電流が少ないほど閾値電圧は低くなる。
ここで、P型MOSトランジスタP31Aのゲート長をLP31A、P型MOSトランジスタP31Bのゲート長をLP31B、P型MOSトランジスタP31Cのゲート長をLP31Cとする。また、P型MOSトランジスタP31Aのゲート幅をWP31A、P型MOSトランジスタP31Bのゲート幅をWP31B、P型MOSトランジスタP31Cのゲート幅をWP31Cとする。なお、LP31A、LP31B、及びLP31Cは、全て同一の値であってもよいし、全て異なる値であっても良い。また、WP31A、WP31B、及びWP31Cは、全て同一の値であってもよいし、全て異なる値であっても良い。
本実施の形態では、パワーオンリセット回路30を製造する際に、設定したいパワーオンリセット閾値電圧に応じて、直列に接続されたP型MOSトランジスタP31A、P31B、及びP31Cの少なくとも1つに電流が流れるように、P型MOSトランジスタP31A、P31B、及びP31Cの各々をバイパスさせるか否かを決定し、接続する。
具体的には、パワーオンリセット閾値電圧を所望の値とするために、予め設定されるP型MOSトランジスタP31の閾値電圧の値が高いほど、電流が流れるように接続されるP型MOSトランジスタの数が多くなるように接続し、P型MOSトランジスタP31とする。
例えば、上記図6に示されるように、直列に接続されたP型MOSトランジスタP31Aと、P型MOSトランジスタP31Bと、P型MOSトランジスタP31Cとが予め備えられている場合であって、P型MOSトランジスタP31Aを選択する場合を例に説明する。
パワーオンリセット回路30を製造する際には、上記図6に示されるように、P型MOSトランジスタP31Aと、P型MOSトランジスタP31Bと、P型MOSトランジスタP31Cとが直列となるように各々のソース‐ドレイン間が接続され、かつ各々のソース‐ドレイン間がバイパス配線によって接続されているものとする。
ここで、設定したいパワーオンリセット閾値電圧に応じてP型MOSトランジスタP31Aを選択する場合には、上記図6に示されるように、P型MOSトランジスタP31Aのソース‐ドレイン間のバイパス配線を切断する。選択したいP型MOSトランジスタのソース‐ドレイン間のバイパス配線を切断することで、P型MOSトランジスタP31AがP型MOSトランジスタP31を構成するトランジスタとして選択される。そして、P型MOSトランジスタP31Aのゲート長LP31Aとゲート幅WP31Aとに応じたパワーオンリセット閾値電圧を設定することができる。
また、P型MOSトランジスタP31Aのソース‐ドレイン間のバイパス配線と、P型MOSトランジスタP31Bのソース‐ドレイン間のバイパス配線とが切断され、P型MOSトランジスタP31AとP型MOSトランジスタP31Bとが選択された場合には、P型MOSトランジスタP31AとP型MOSトランジスタP31Bとに電流が流れる。
ここで、ゲート長に関しては、P型MOSトランジスタP31Aのゲート長LP31Aと、P型MOSトランジスタP31Bのゲート長LP31Bとの和が、P型MOSトランジスタP31のゲート長LP31となる。従って、P型MOSトランジスタP31Aのゲート長LP31A及びゲート幅WP31Aと、P型MOSトランジスタP31Bのゲート長LP31B及びゲート幅WP31Bとに応じたパワーオンリセット閾値電圧を設定することができる。
制御回路C31は、N型MOSトランジスタN11と、第2のN型MOSトランジスタN32(以下、単にN型MOSトランジスタN32と称する。)と、N型MOSトランジスタN13とを備えている。
N型MOSトランジスタN32は、第3のソースN32Sと、第1のドレインP11Dに接続された第3のドレインN32Dと、バイアス電位が印加される第3のゲートN32Gとを有する。第3のゲートN32Gには、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、N型MOSトランジスタN32の第3のソースN32Sと第3のドレインN32Dとの間に一定の電流を流すことができ、定電流源となる。
N型MOSトランジスタN32は、上記図6に示されるように、複数のN型MOSトランジスタを備えており、複数のN型トランジスタのうちの少なくとも1つが並列に接続されている。本実施の形態では、N型MOSトランジスタN32が、3つのN型MOSトランジスタを備えている場合を例に説明する。上記図6に示されるように、N型MOSトランジスタN32は、N型MOSトランジスタN32Aと、N型MOSトランジスタN32Bと、N型MOSトランジスタN32Cとを備えている。
ここで、N型MOSトランジスタN32のソースN32SとドレインN32Dとの間に流れる電流は、N型MOSトランジスタN32のゲート長LN32とゲート幅WN32とに応じて決定される。また、N型MOSトランジスタN32に流れる電流が多いほどP型MOSトランジスタP31の閾値電圧は高くなり、電流が少ないほどP型MOSトランジスタP31の閾値電圧は低くなる。
ここで、N型MOSトランジスタN32Aのゲート長をLN32A、N型MOSトランジスタN32Bのゲート長をLN32B、N型MOSトランジスタN32Cのゲート長をLN32Cとする。また、N型MOSトランジスタN32Aのゲート幅をWN32A、N型MOSトランジスタN32Bのゲート幅をWN32B、N型MOSトランジスタN32Cのゲート幅をWN32Cとする。なお、LP32A、LP32B、及びLP32Cは、全て同一の値であってもよいし、全て異なる値であっても良い。また、WP32A、WP32B、及びWP32Cは、全て同一の値であってもよいし、全て異なる値であっても良い。
本実施の形態では、パワーオンリセット回路30を製造する際に、設定したいパワーオンリセット閾値電圧に応じて、N型MOSトランジスタN32A、N32B、及びN32Cの少なくとも1つを並列に接続する。
具体的には、パワーオンリセット閾値電圧を所望の値とするために、予め設定されるP型MOSトランジスタP31の閾値電圧の値が高いほど、並列に接続されるN型MOSトランジスタの数が多くなるように接続し、N型MOSトランジスタN32とする。
例えば、上記図6に示されるように、N型MOSトランジスタN32Aと、N型MOSトランジスタN32Bと、N型MOSトランジスタN32Cとが予め備えられている場合、N型MOSトランジスタN32AとN型MOSトランジスタN32Bとを選択する場合を例に説明する。
パワーオンリセット回路30を製造する際には、上記図6に示されるように、N型MOSトランジスタN32Aと、N型MOSトランジスタN32Bと、N型MOSトランジスタN32Cとが並列となるように各々のソース間が接続され、各々のドレイン間が接続され、かつ各々のゲート間が接続されているものとする。
ここで、設定したいパワーオンリセット閾値電圧に応じてN型MOSトランジスタN32AとN型MOSトランジスタN32Bとを選択する場合には、上記図6に示されるように、N型MOSトランジスタN32Cのドレイン間の配線を切断する。なお、ソース間の配線を切断してもよい。選択したいN型MOSトランジスタ以外のドレイン間の配線を切断することで、N型MOSトランジスタN32AとN型MOSトランジスタN32BとがN型MOSトランジスタN32を構成するトランジスタとして選択される。そして、N型MOSトランジスタN32に流れる電流に応じてパワーオンリセット閾値電圧が設定される。また、N型MOSトランジスタN32Aのゲート長LN32A及びゲート幅WN32Aと、N型MOSトランジスタN32Bのゲート長LN32B及びゲート幅WN32Bとに応じたパワーオンリセット閾値電圧を設定することができる。
また、ゲート幅に関しては、N型MOSトランジスタN32Aのゲート幅WN32Aと、N型MOSトランジスタN32Bのゲート幅WN32Bとの和が、N型MOSトランジスタN32のゲート幅WN32となる。従って、N型MOSトランジスタN32Aのゲート長LN32A及びゲート幅WN32Aと、N型MOSトランジスタN32Bのゲート長LN32B及びゲート幅WN32Bとに応じたパワーオンリセット閾値電圧を設定することができる。
なお、第3の実施の形態に係るパワーオンリセット回路30の他の構成及び動作については、第1の実施の形態と同様であるため、説明を省略する。
以上説明したように、第3の実施の形態によれば、電流が流れるように接続されるトランジスタの数を設定することにより、パワーオンリセット閾値電圧を設定することができる。
[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。なお、第2の実施の形態に係るパワーオンリセット回路20と同一の構成については、同一符号を付して、詳細な説明を省略する。
図7は、本発明の第4の実施の形態に係るパワーオンリセット回路40を示す回路図である。第4の実施の形態に係るパワーオンリセット回路は、図7に示されるように、N型MOSトランジスタN41と、制御回路C41と、出力回路O2とを備えている。
N型MOSトランジスタN41は、固定された電位が供給される第1のソースN41Sと、第1のドレインN41Dと、第1のゲートN41Gとを有する。
N型MOSトランジスタN41は、上記図7に示されるように直列に接続された複数のN型トランジスタのうちの少なくとも1つに電流が流れるように接続されている。また、N型MOSトランジスタN41は、少なくとも1つのN型MOSトランジスタを備えている。本実施の形態では、N型MOSトランジスタN41が、3つのN型MOSトランジスタを備えている場合を例に説明する。上記図7に示されるように、N型MOSトランジスタN41は、N型MOSトランジスタN41Aと、N型MOSトランジスタN41Bと、N型MOSトランジスタN41Cとを備えている。
ここで、N型MOSトランジスタN41の閾値電圧は、N型MOSトランジスタN41のゲート長LN41とゲート幅WN41とに応じて決定される。具体的には、ゲート長LN41とゲート幅WN41との比WN41/LN41に応じて閾値電圧が決定される。N型MOSトランジスタN41のゲート長LN41が大きくなるほど閾値電圧が高くなり、ゲート長LN41が小さくなるほど閾値電圧が低くなる。また、N型MOSトランジスタN41のゲート幅WN41が大きくなるほど閾値電圧が低くなり、ゲート幅WN41が小さくなるほど閾値電圧が高くなる。また、N型MOSトランジスタN41に流れる基準電流が多いほど閾値電圧は高くなり、基準電流が少ないほど閾値電圧は低くなる。
ここで、N型MOSトランジスタN41Aのゲート長をLN41A、N型MOSトランジスタN41Bのゲート長をLN41B、N型MOSトランジスタN41Cのゲート長をLN41Cとする。また、N型MOSトランジスタN41Aのゲート幅をWN41A、N型MOSトランジスタN41Bのゲート幅をWN41B、N型MOSトランジスタN41Cのゲート幅をWN41Cとする。なお、LP41A、LP41B、及びLP41Cは、全て同一の値であってもよいし、全て異なる値であっても良い。また、WP41A、WP41B、及びWP41Cは、全て同一の値であってもよいし、全て異なる値であっても良い。
本実施の形態では、パワーオンリセット回路40を製造する際に、設定したいパワーオンリセット閾値電圧に応じて、直列に接続されたN型MOSトランジスタN41A、N41B、及びN41Cの少なくとも1つに電流が流れるように、N型MOSトランジスタN41A、N41B、及びN41Cの各々をバイパスさせるか否かを決定し、接続する。
具体的には、パワーオンリセット閾値電圧を所望の値とするために、予め設定されるN型MOSトランジスタN41の閾値電圧の値が高いほど、電流が流れるように接続されるN型MOSトランジスタの数が多くなるように接続し、N型MOSトランジスタN41とする。
例えば、上記図7に示されるように、直列に接続されたN型MOSトランジスタN41Aと、N型MOSトランジスタN41Bと、N型MOSトランジスタN41Cとが予め備えられている場合であって、N型MOSトランジスタN41Cを選択する場合を例に説明する。
パワーオンリセット回路40を製造する際には、上記図7に示されるように、N型MOSトランジスタN41Aと、N型MOSトランジスタN41Bと、N型MOSトランジスタN41Cとが直列となるように各々のソース‐ドレイン間が接続され、かつ各々のソース‐ドレイン間がバイパス配線によって接続されているものとする。
ここで、設定したいパワーオンリセット閾値電圧に応じてN型MOSトランジスタN41Cを選択する場合には、上記図7に示されるように、N型MOSトランジスタN41Cのソース‐ドレイン間のバイパス配線を切断する。選択したいN型MOSトランジスタのソース‐ドレイン間のバイパス配線を切断することで、N型MOSトランジスタN41CがN型MOSトランジスタN41を構成するトランジスタとして選択される。そして、N型MOSトランジスタN41Cのゲート長LN41Cとゲート幅WN41Cとに応じたパワーオンリセット閾値電圧を設定することができる。
また、N型MOSトランジスタN41Aのソース‐ドレイン間のバイパス配線と、N型MOSトランジスタN41Bのソース‐ドレイン間のバイパス配線とが切断され、N型MOSトランジスタN41AとN型MOSトランジスタN41Bとが選択された場合には、N型MOSトランジスタN41AとN型MOSトランジスタN41Bとに電流が流れる。
ここで、ゲート長に関しては、上記第3の実施の形態と同様に、N型MOSトランジスタN41Aのゲート長LN41Aと、N型MOSトランジスタN41Bのゲート長LN41Bとの和が、N型MOSトランジスタN41のゲート長LN41となる。従って、N型MOSトランジスタN41Aのゲート長LN41A及びゲート幅WN41Aと、N型MOSトランジスタN41Bのゲート長LN41B及びゲート幅WN41Bとに応じたパワーオンリセット閾値電圧を設定することができる。
制御回路C41は、P型MOSトランジスタP21と、第2のP型MOSトランジスタP42(以下、単にP型MOSトランジスタP42と称する。)と、P型MOSトランジスタP23とを備えている。
P型MOSトランジスタP42は、第3のソースP42Sと、第1のドレインN41Dに接続された第3のドレインP42Dと、バイアス電位が印加される第3のゲートP42Gとを有する。第3のゲートP42Gには、バイアス電位を供給するバイアス回路に接続されている。バイアス回路が供給するバイアス電位によって、P型MOSトランジスタP42の第3のソースP42Sと第3のドレインP42Dとの間に一定の電流を流すことができ、定電流源となる。
P型MOSトランジスタP42は、上記図7に示されるように、複数のP型MOSトランジスタを備えており、複数のP型トランジスタのうちの少なくとも1つが並列に接続されている。本実施の形態では、P型MOSトランジスタP42が、3つのP型MOSトランジスタを備えている場合を例に説明する。上記図7に示されるように、P型MOSトランジスタP42は、P型MOSトランジスタP42Aと、P型MOSトランジスタP42Bと、P型MOSトランジスタP42Cとを備えている。
ここで、P型MOSトランジスタP42のソースP42SとドレインP42Dとの間に流れる電流は、P型MOSトランジスタP42のゲート長LP42とゲート幅WP42とに応じて決定される。また、P型MOSトランジスタP42に流れる電流が多いほどN型MOSトランジスタN41の閾値電圧は高くなり、電流が少ないほどN型MOSトランジスタN41の閾値電圧は低くなる。
ここで、P型MOSトランジスタP42Aのゲート長をLP42A、P型MOSトランジスタP42Bのゲート長をLP42B、P型MOSトランジスタP42Cのゲート長をLP42Cとする。また、P型MOSトランジスタP42Aのゲート幅をWP42A、P型MOSトランジスタP42Bのゲート幅をWP42B、P型MOSトランジスタP42Cのゲート幅をWP42Cとする。なお、LP42A、LP42B、及びLP42Cは、全て同一の値であってもよいし、全て異なる値であっても良い。また、WP42A、WP42B、及びWP42Cは、全て同一の値であってもよいし、全て異なる値であっても良い。
本実施の形態では、パワーオンリセット回路40を製造する際に、設定したいパワーオンリセット閾値電圧に応じて、P型MOSトランジスタP42A、P42B、及びP42Cの少なくとも1つを並列に接続する。
具体的には、パワーオンリセット閾値電圧を所望の値とするために、予め設定されるN型MOSトランジスタN41の閾値電圧の値が高いほど、並列に接続されるP型MOSトランジスタの数が多くなるように接続し、P型MOSトランジスタP42とする。
例えば、上記図7に示されるように、P型MOSトランジスタP42Aと、P型MOSトランジスタP42Bと、P型MOSトランジスタP42Cとが予め備えられている場合、P型MOSトランジスタP42AとP型MOSトランジスタP42Bとを選択する場合を例に説明する。
パワーオンリセット回路40を製造する際には、上記図7に示されるように、P型MOSトランジスタP42Aと、P型MOSトランジスタP42Bと、P型MOSトランジスタP42Cとが並列となるように各々のソース間が接続され、各々のドレイン間が接続され、かつ各々のゲート間が接続されているものとする。
ここで、設定したいパワーオンリセット閾値電圧に応じてP型MOSトランジスタP42AとP型MOSトランジスタP42Bとを選択する場合には、上記図7に示されるように、P型MOSトランジスタP42Cのドレイン間の配線を切断する。なお、ソース間の配線を切断してもよい。選択したいP型MOSトランジスタ以外のドレイン間の配線を切断することで、P型MOSトランジスタP42AとP型MOSトランジスタP42BとがP型MOSトランジスタP42を構成するトランジスタとして選択される。そして、P型MOSトランジスタP42に流れる電流に応じてパワーオンリセット閾値電圧が設定される。また、P型MOSトランジスタP42Aのゲート長LP42A及びゲート幅WP42Aと、P型MOSトランジスタP42Bのゲート長LP42B及びゲート幅WP42Bとに応じたパワーオンリセット閾値電圧を設定することができる。
また、ゲート幅に関しては、P型MOSトランジスタP42Aのゲート幅WP42Aと、P型MOSトランジスタP42Bのゲート幅WP42Bとの和が、P型MOSトランジスタP42のゲート幅WP42となる。従って、P型MOSトランジスタP42Aのゲート長LPA及びゲート幅WPAと、P型MOSトランジスタP42Bのゲート長LP42B及びゲート幅WP42Bとに応じたパワーオンリセット閾値電圧を設定することができる。
なお、第4の実施の形態に係るパワーオンリセット回路40の他の構成及び動作については、第2又は第3の実施の形態と同様であるため、説明を省略する。
以上説明したように、第4の実施の形態によれば、電流が流れるように接続されるトランジスタの数を設定することにより、パワーオンリセット閾値電圧を設定することができる。
[第5の実施の形態]
次に、本発明の第5の実施の形態について説明する。
一般に、広い電圧範囲で、あらゆる電圧起動傾き(V/s)に対応するパワーオンリセット回路としては、図19に示すように、MOSトランジスタの閾値を用いる方法がある。閾値は、MOSトランジスタに流れる電流によって変化する。たとえば、電源電圧が閾値以上である場合には、パワーオン信号が出力され、リセットが解除される。図19(A)に、MOSトランジスタの閾値を利用したパワーオンリセット回路の一例を示す。図19(A)では、ゲートをグラウンド固定したP型MOSトランジスタのドレイン側に、電流源が接続されている。また、図19(A)では、P型MOSトランジスタと電流源との間のノードnode01a01を入力としたインバータが一段存在し、インバータの出力は、out01a01となっている。
ここで、一例として電源VDDの電圧を検知するパワーオンリセット回路について説明する。これは、電源VDDがある程度高くなってから初期化(パワーオンリセット解除)を行う必要性があるためである。
図19(B)に、図19(A)に示したパワーオンリセット回路の動作を示す。図19(B)に示されるように、電源VDDがP型MOSトランジスタの閾値以下の場合、P型MOSトランジスタはONしない。そのため、P型MOSトランジスタよりも、電流源が強くONしている状態なので、node01a01は”L”となる。
電源VDDがP型MOSトランジスタの閾値以上になった場合、P型MOSトランジスタはONし、ついには電流源以上の電流を流す。そのため、node01a01は、つには”H”になる。そのときout01a01は”L”を出力する。
この信号がLSIの初期化すなわちパワーオンリセットを行っている。この回路は、通常時、電流源から電流を流し続ける。そのため電流を小さくすることが必要となる。
なお、図19(C)のような構成でも動作可能である。動作について説明すると電源VDDがNMOSの閾値以下では、電流源の電流の方が多いため、node01b01は”L”、out01b01は”H”を出力する。
一般に、図19(A)において電源VDDがP型MOSトランジスタの閾値の付近あるいは、図19(C)において電源VDDがN型MOSトランジスタの閾値の付近だと、ノイズなどで出力が不安定になる現象(チャッタリング)を生じさせる懸念があるため、ヒステリシスを持たせる必要がある。一般に、ヒステリシスは、L Level POR(パワーオンリセット回路)とH Level POR(パワーオンリセット回路)の論理和を取ることや、電流を変化させることや、MOSトランジスタのサイズあるいはMOSトランジスタの種類を変更してMOSトランジスタの閾値を変更すること、あるいは、ヒステリシスコンパレータを用いることで持たせることができる。
しかし、MOSトランジスタの閾値は、0.7V付近である。すなわち、パワーオンリセット解除時の電源VDDの電圧が0.7V付近ということであり、これはワースト条件では、0.7Vでロジックが動き出さなければならない。通常動作時の電源VDDの電圧が1.2Vである場合、0.7Vでのパワーオンリセット解除は低い。MOSトランジスタを2個直列に接続して二閾値方式にすれば、パワーオンリセット解除時の電源VDDは、1.4V以上必要となり、永遠にパワーオンリセットが解除されない。電流を増やして、MOSトランジスタの閾値を0.9V付近にすることで解決できるが、0.2V閾値を上げるために電流源の電流を100倍にする必要があり、すなわち通常動作時の消費電流が増加する。
本発明の第5の実施の形態に係るパワーオンリセット回路は、パワーオンリセット閾値電圧に自由度を与え、パワーオンリセット閾値電圧の設定を容易にし、同時に通常動作時には低消費電流で動作させることができ、且つ、チャッタリング防止のためのヒステリシスを持たせることができる。
図8(A)は、本発明の第5の実施の形態に係るパワーオンリセット回路50を示す回路図である。第5の実施の形態に係るパワーオンリセット回路は、図8(A)に示されるように、P型MOSトランジスタP51と、制御回路C51と、出力回路O5とを備えている。
P型MOSトランジスタP51は、電源に接続された第1のソースP51Sと、第1のドレインP51Dと、固定された電位が供給される第1のゲートP51Gとを有する。
制御回路C51は、N型MOSトランジスタN51と、定電流源i51とを備えている。
N型MOSトランジスタN51は、固定された電位が供給される第2のソースN51Sと、第1のドレインP51Dに接続される第2のドレインN51Dと、出力回路O5からの第2の出力信号が印加される第2のゲートN51Gとを有する。N型MOSトランジスタN51の第2のゲートN51Gは、上記図8(A)に示されるように、出力回路O5のインバータL10の出力と接続されている。また、定電流源i51は、第1のドレインP51Dに接続されている。
出力回路O5は、第1のドレインP51Dの電位に応じて、リセット信号又はパワーオン信号である第1の出力信号(以下、単に出力信号OUTと称する。)を出力すると共に、第2の出力信号(以下、制御信号と称する。)を出力する。出力回路O5は、論理回路によって構成することができ、第5の実施の形態では、インバータL10によって構成され、インバータL10の出力が、制御信号及び出力信号OUTとして出力される。インバータL10は、例えばCMOSインバータによって構成される。
また、制御回路C51は、出力回路O5から出力された制御信号に応じて、電源が立ち上がり状態である場合にP型MOSトランジスタP51に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にP型MOSトランジスタP51に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
次に、パワーオンリセット回路50の動作について説明する。図8(B)に示されるように、電源VDDがP型MOSトランジスタP51の閾値を超えるまで、ノードn51は”L”を出力するため出力信号OUTは”H”を出力する。この間、N型MOSトランジスタN51はONするため、P型MOSトランジスタP51の閾値は大幅に増加する。N型MOSトランジスタN51が流す電流が、定電流源i51に対して100倍電流であると、P型MOSトランジスタP51の閾値は0.2V増加すると大まかに概算することができる。この場合、MOSトランジスタの弱反転領域のような100mVで電流が10倍増加する領域で動作させることを前提条件とする。ノードn51が”H”を出力すると、出力信号OUTは”L”を出力するため、N型MOSトランジスタN51はOFFする。したがって電流源のみP型MOSトランジスタP51を駆動することとなるため、閾値は元に戻る(N型MOSトランジスタN51がONしているときに比べ0.2V低下する)。すなわち、0.2Vのヒステリシスが形成される。パワーオンリセット閾値電圧が0.2V増加する上に、ヒステリシスができることとなる。また、面積もN型MOSトランジスタN51のみの増加となるため非常に小さい。
以上説明したように、第5の実施の形態に係るパワーオンリセット回路50によれば、回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
また、パワーオンリセット閾値電圧に自由度を与え、パワーオンリセット閾値電圧の設定を容易にし、同時に通常動作時には低消費電流で動作させることができ、且つ、チャッタリング防止のためのヒステリシスを持たせることができる。
なお、P型MOSトランジスタP51に流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御する場合を例に説明したが、N型MOSトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御することもできる。
図9に、N型MOSトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定をする場合を示す。
図9に示されるパワーオンリセット回路51は、N型MOSトランジスタN51と、制御回路C52と、出力回路O5とを備えている。
N型MOSトランジスタN51は、固定された電位が供給される第1のソースN51Sと、第1のドレインN51Dと、電源に接続された第1のゲートN51Gとを有する。
制御回路C52は、P型MOSトランジスタP51と、定電流源i52とを備えている。
P型MOSトランジスタP51は、電源に接続された第2のソースP51Sと、第1のドレインN51Dに接続される第2のドレインP51Dと、出力回路O5からの制御信号が印加される第2のゲートP51Gとを有する。P型MOSトランジスタP51の第2のゲートP51Gは、上記図9に示されるように、出力回路O5のインバータL10の出力と接続されている。また、定電流源i52は、第1のドレインN51Dに接続されている。
出力回路O5は、第1のドレインN51Dの電位に応じて、リセット信号又はパワーオン信号である出力信号OUTを出力すると共に、制御信号を出力する。
また、制御回路C52は、出力回路O5から出力された制御信号に応じて、電源が立ち上がり状態である場合にN型MOSトランジスタN51に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にN型MOSトランジスタN51に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路51の動作は、パワーオンリセット回路50の動作と同様である。
[第6の実施の形態]
次に、本発明の第6の実施の形態について説明する。なお、第1〜第5の実施の形態に係るパワーオンリセット回路と同一の構成については、同一符号を付して、詳細な説明を省略する。
上記第5の実施の形態では、出力信号OUTの電圧によってON電流が変化する。すなわち電源電圧依存(電源VDDへの依存)が大きい。またそのON電流もコントロールできない。最悪、N型MOSトランジスタN51の電流が流れすぎると、P型MOSトランジスタP51の閾値が高くなりすぎて、パワーオンリセットが解除されない事態にもなりかねない。第6の実施の形態では、それの対策回路を入れる。
第6の実施の形態に係るパワーオンリセット回路では、ディプレッション型MOS電界効果トランジスタを更に備える点が、第1〜第5の実施の形態と異なる。以下では、説明の便宜上、ディプレッション型MOS電界効果トランジタスタをDMOSトランジスタと称する。
図10(A)は、本発明の第6の実施の形態に係るパワーオンリセット回路60を示す回路図である。第6の実施の形態に係るパワーオンリセット回路60は、図10(A)に示されるように、P型MOSトランジスタP61と、制御回路C61と、出力回路O5とを備えている。
P型MOSトランジスタP61は、電源に接続された第1のソースP61Sと、第1のドレインP61Dと、固定された電位が供給される第1のゲートP61Gとを有する。
制御回路C61は、N型MOSトランジスタN61と、定電流源i61と、DMOSトランジスタD61とを備えている。
N型MOSトランジスタN61は、固定された電位が供給される第2のソースN61Sと、第2のドレインN61Dと、出力回路O5からの制御信号が印加される第2のゲートN61Gとを有する。N型MOSトランジスタN61の第2のゲートN61Gは、上記図10(A)に示されるように、出力回路O5のインバータL10の出力と接続されている。また、定電流源i61は、第1のドレインP61Dに接続されている。
DMOSトランジスタD61は、第2のドレインN61Dに接続された第3のソースD61Sと、第1のドレインP61Dと接続された第3のドレインD61Dと、固定された電位が供給される第3のゲートD61Gとを有する。
DMOSトランジスタは、一般にゲートをグラウンドに接続することで、電流源になることがよく知られている。図10(A)のように、DMOSトランジスタD61を追加することでN型MOSトランジスタN61に流す電流にリミットをかける効果が追加される。N型MOSトランジスタN61は単なるスイッチとなり、電源電圧依存(電源VDDへの依存)がなくなる。
すなわち、電源VDDがP型MOSトランジスタP61の閾値より低いときは、ノードn61は”L”であり、OUTは”H”となるため、N型MOSトランジスタN61はONする。その間、DMOSトランジスタD61でリミットがかかった電流がN型MOSトランジスタN61に流れ続ける。そのため、P型MOSトランジスタP61の閾値は高くなるため、パワーオンリセット閾値電圧は高くなる。
しかし、いったん電源VDDが高くなり、ノードn61が”H”になれば、OUTは”L”となりN型MOSトランジスタN61はOFFする。そのため閾値は低下し、ヒステリシスができる。
制御回路C61は、出力回路O5から出力された制御信号に応じて、電源が立ち上がり状態である場合にP型MOSトランジスタP61に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にP型MOSトランジスタP61に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路60の動作を、図10(B)に示す。図10(B)に示されるように、電源VDDがP型MOSトランジスタP61の閾値を超えるまで、ノードn61は”L”を出力するため出力信号OUTは”H”を出力する。そして、電源VDDがP型MOSトランジスタP61の閾値を超えると、ノードn61は”H”を出力するため出力信号OUTは”L”を出力する。
以上説明したように、第6の実施の形態に係るパワーオンリセット回路60によれば、回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
また、図10(A)のN型MOSトランジスタN61に流す電流をDMOSトランジスタでリミットをかけるため、電源電圧依存(電源VDDへの依存)が抑制される。
なお、P型MOSトランジスタP61に流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御する場合を例に説明したが、N型MOSトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御することもできる。
図11に、N型MOSトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定をする場合を示す。
図11に示されるパワーオンリセット回路61は、N型MOSトランジスタN61と、制御回路C62と、出力回路O5とを備えている。
N型MOSトランジスタN61は、固定された電位が供給される第1のソースN61Sと、第1のドレインN61Dと、電源に接続された第1のゲートN61Gとを有する。
制御回路C62は、P型MOSトランジスタP61と、定電流源i62と、DMOSトランジスタD61とを備えている。
P型MOSトランジスタP61は、電源に接続された第2のソースP61Sと、第2のドレインP61Dと、出力回路O5からの制御信号が印加される第2のゲートP61Gとを有する。P型MOSトランジスタP61の第2のゲートP61Gは、上記図11に示されるように、出力回路O5のインバータL10の出力と接続されている。また、定電流源i62は、第1のドレインN61Dに接続されている。
DMOSトランジスタD61は、第1のドレインN61Dに接続された第3のソースD61Sと、第2のドレインP61Dと接続された第3のドレインD61Dと、固定された電位が供給される第3のゲートD61Gとを有する。
出力回路O5は、第1のドレインN61Dの電位に応じて、リセット信号又はパワーオン信号である出力信号OUTを出力すると共に、制御信号を出力する。
また、制御回路C62は、出力回路O5から出力された制御信号に応じて、電源が立ち上がり状態である場合にN型MOSトランジスタN61に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にN型MOSトランジスタN61に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路61の動作は、パワーオンリセット回路60の動作と同様である。
[第7の実施の形態]
次に、本発明の第7の実施の形態について説明する。なお、第1〜第6の実施の形態に係るパワーオンリセット回路と同一の構成については、同一符号を付して、詳細な説明を省略する。
第7の実施の形態に係るパワーオンリセット回路では、DMOSトランジスタのソースに抵抗を接続する点が、第6の実施の形態と異なる。
図12(A)は、本発明の第7の実施の形態に係るパワーオンリセット回路70を示す回路図である。
第7の実施の形態に係るパワーオンリセット回路70は、図12(A)に示されるように、P型MOSトランジスタP71と、制御回路C71と、出力回路O5とを備えている。
P型MOSトランジスタP71は、電源に接続された第1のソースP71Sと、第1のドレインP71Dと、固定された電位が供給される第1のゲートP71Gとを有する。
制御回路C71は、N型MOSトランジスタN71と、定電流源i71と、DMOSトランジスタD71とを備えている。
N型MOSトランジスタN71は、固定された電位が供給される第2のソースN71Sと、第2のドレインN71Dと、出力回路O5からの制御信号が印加される第2のゲートN71Gとを有する。N型MOSトランジスタN71の第2のゲートN71Gは、上記図12(A)に示されるように、出力回路O5のインバータL10の出力と接続されている。また、定電流源i71は、第1のドレインP71Dに接続されている。
DMOSトランジスタD71は、抵抗RESを介して第2のドレインN71Dに接続された第3のソースD71Sと、第1のドレインP71Dと接続された第3のドレインD71Dと、固定された電位が供給される第3のゲートD71Gとを有する。
図12(A)に示されるように、DMOSトランジスタD71のソースD71Sと、N型MOSトランジスタN71のドレインN71Dとは、抵抗RESを介して接続されている。
DMOSトランジスタは一般にゲートをグラウンドに接続し、ソースに抵抗を入れることで、DMOSトランジスタの(閾値÷抵抗値)の電流源になることが知られている。上記図12(A)に示されるように、抵抗RESを追加することで、DMOSトランジスタに流れる電流を調整することが可能になる。
すなわち、電源VDDがP型MOSトランジスタP71の閾値より低いときは、ノードn71は”L”であり、OUTは”H”となるため、N型MOSトランジスタN71はONする。その間、DMOSトランジスタD71および抵抗RESでリミットがかかった電流がN型MOSトランジスタN71に流れ続ける。そのため、P型MOSトランジスタP71の閾値は高くなるため、パワーオンリセット閾値電圧は高くなる。
しかし、いったん電源VDDが高くなり、ノードn71が”H”になれば、OUTは”L”となりN型MOSトランジスタN71はOFFする。そのため閾値は低下し、ヒステリシスができる。
制御回路C71は、出力回路O5から出力された制御信号に応じて、電源が立ち上がり状態である場合にP型MOSトランジスタP71に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にP型MOSトランジスタP71に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路70の動作を、図12(B)に示す。図12(B)に示されるように、電源VDDがP型MOSトランジスタP71の閾値を超えるまで、ノードn71は”L”を出力するため出力信号OUTは”H”を出力する。そして、電源VDDがP型MOSトランジスタP71の閾値を超えると、ノードn71は”H”を出力するため出力信号OUTは”L”を出力する。
以上説明したように、第7の実施の形態に係るパワーオンリセット回路70によれば、回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
また、抵抗RESを入れることにより、図12(A)のN型MOSトランジスタN71に流す電流が調整され、図12(A)のP型MOSトランジスタP71の閾値を調整できる。また、抵抗RESが図12(A)のN型MOSトランジスタN71のソース側に接続されていてもよい。
なお、P型MOSトランジスタP71に流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御する場合を例に説明したが、N型MOSトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御することもできる。
図13に、N型MOSトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定をする場合を示す。
図13に示されるパワーオンリセット回路71は、N型MOSトランジスタN71と、制御回路C72と、出力回路O5とを備えている。
N型MOSトランジスタN71は、固定された電位が供給される第1のソースN71Sと、第1のドレインN71Dと、電源に接続された第1のゲートN71Gとを有する。
制御回路C72は、P型MOSトランジスタP71と、定電流源i72と、DMOSトランジスタD71とを備えている。
P型MOSトランジスタP71は、電源に接続された第2のソースP71Sと、第2のドレインP71Dと、出力回路O5からの制御信号が印加される第2のゲートP71Gとを有する。P型MOSトランジスタP71の第2のゲートP71Gは、上記図13に示されるように、出力回路O5のインバータL10の出力と接続されている。また、定電流源i72は、第1のドレインN71Dに接続されている。
出力回路O5は、第1のドレインN71Dの電位に応じて、リセット信号又はパワーオン信号である出力信号OUTを出力すると共に、制御信号を出力する。
また、制御回路C72は、出力回路O5から出力された制御信号に応じて、電源が立ち上がり状態である場合にN型MOSトランジスタN71に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にN型MOSトランジスタN71に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路71の動作は、パワーオンリセット回路60の動作と同様である。
[第8の実施の形態]
次に、本発明の第8の実施の形態について説明する。なお、第1〜第7の実施の形態に係るパワーオンリセット回路と同一の構成については、同一符号を付して、詳細な説明を省略する。
図14(A)は、本発明の第8の実施の形態に係るパワーオンリセット回路80を示す回路図である。第8の実施の形態に係るパワーオンリセット回路80は、図14(A)に示されるように、P型MOSトランジスタP81と、制御回路C81と、出力回路O5とを備えている。
P型MOSトランジスタP81は、電源に接続された第1のソースP81Sと、第1のドレインP81Dと、固定された電位が供給される第1のゲートP81Gとを有する。
制御回路C81は、N型MOSトランジスタN81と、定電流源i81と、第1の定電流源の一例としての定電流源i82とを備えている。
N型MOSトランジスタN81は、固定された電位が供給される第2のソースN81Sと、第2のドレインN81Dと、出力回路O5からの制御信号が印加される第2のゲートN81Gとを有する。N型MOSトランジスタN81の第2のゲートN81Gは、上記図14(A)に示されるように、出力回路O5のインバータL10の出力と接続されている。なお、N型MOSトランジスタN81の第2のドレインN81Dは、定電流源i82を介して、第1のドレインP81Dに接続されている。また、定電流源i81は、第1のドレインP61Dに接続されている。
制御回路C81は、出力回路O5から出力された制御信号に応じて、電源が立ち上がり状態である場合にP型MOSトランジスタP81に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にP型MOSトランジスタP81に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路80の動作を、図14(B)に示す。図14(B)に示されるように、電源VDDがP型MOSトランジスタP81の閾値を超えるまで、ノードn81は”L”を出力するため出力信号OUTは”H”を出力する。そして、電源VDDがP型MOSトランジスタP81の閾値を超えると、ノードn81は”H”を出力するため出力信号OUTは”L”を出力する。
図15に、第8の実施の形態に係るパワーオンリセット回路80の動作シミュレーションの波形を示す。図15に示されるように、電源が立ち上がり状態である場合と、電源が立下り状態である場合とで、閾値電圧が異なることがわかる。
以上説明したように、第8の実施の形態に係るパワーオンリセット回路80によれば、回路規模及び消費電流の増大を抑制して、電源の立ち上がり状態と立下り状態とで、異なるパワーオンリセット閾値電圧を設定することができる。
なお、P型MOSトランジスタP81に流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御する場合を例に説明したが、N型MOSトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定を制御することもできる。
図16に、N型MOSトランジスタに流れる基準電流を制御することでパワーオンリセット閾値電圧の設定をする場合を示す。
図16に示されるパワーオンリセット回路81は、N型MOSトランジスタN81と、制御回路C82と、出力回路O5とを備えている。
N型MOSトランジスタN81は、固定された電位が供給される第1のソースN81Sと、第1のドレインN81Dと、電源に接続された第1のゲートN81Gとを有する。
制御回路C82は、P型MOSトランジスタP81と、定電流源i83と、第1の定電流源の一例としての定電流源i84とを備えている。
P型MOSトランジスタP81は、電源に接続された第2のソースP81Sと、第2のドレインP81Dと、出力回路O5からの制御信号が印加される第2のゲートP81Gとを有する。P型MOSトランジスタP81の第2のゲートP81Gは、上記図16に示されるように、出力回路O5のインバータL10の出力と接続されている。なお、P型MOSトランジスタP81の第2のドレインP81Dは、定電流源i83を介して、第1のドレインP81Dに接続されている。また、定電流源i84は、第1のドレインP81Dに接続されている。
出力回路O5は、第1のドレインN81Dの電位に応じて、リセット信号又はパワーオン信号である出力信号OUTを出力すると共に、制御信号を出力する。
また、制御回路C82は、出力回路O5から出力された制御信号に応じて、電源が立ち上がり状態である場合にN型MOSトランジスタN81に流れる基準電流に対応する閾値電圧を高くするように、基準電流を増加させ、電源が立下り状態である場合にN型MOSトランジスタN81に流れる基準電流に対応する閾値電圧を低くするように、基準電流を減少させる。
パワーオンリセット回路81の動作は、パワーオンリセット回路80の動作と同様である。
なお、上記図14(A)の定電流源i82とN型MOSトランジスタN81との位置が反対であってもよい。また、同様に、上記図16の定電流源i84とP型MOSトランジスタP81との位置が反対であってもよい。
以上、本発明の実施の形態について説明したが、本発明は上記各実施の形態の態様に限定されるものではなく、種々の変更が可能である。
例えば、上記実施形態では、静電気破壊を対策する回路は図示していないため、静電気破壊を対策する回路と組み合わせて用いることもできる。
また、上記実施の形態の出力回路O1及びO2における論理回路部分は一例であり、異なる論理回路を用いても同様な効果を得られることができる。
また、上記実施の形態で説明したパワーオンリセット回路と同様の回路構成を用いて、ヒステリシスを有する電圧について所望の電圧を検出する電圧検出回路、またはヒステリシスを有する電圧についての電圧判定を行う電圧判定回路に、本発明を適用させることもできる。
また、上記第3の実施の形態では、P型MOSトランジスタP31は、直列に接続された複数のP型トランジスタのうちの少なくとも1つに電流が流れるように接続された少なくとも1つのP型MOSトランジスタであり、N型MOSトランジスタN32は、複数のN型トランジスタのうちの少なくとも1つが並列に接続された少なくとも1つのN型MOSトランジスタである場合を例に説明したが、これに限定されるものではない。
例えば、P型MOSトランジスタP31は、直列に接続された複数のP型トランジスタのうちの少なくとも1つに電流が流れるように接続された少なくとも1つのP型MOSトランジスタであって、N型MOSトランジスタN32は、上記第1の実施の形態と同様に、1つのN型MOSトランジスタを備えていてもよい。
また、例えば、N型MOSトランジスタN32は、複数のN型トランジスタのうちの少なくとも1つが並列に接続された少なくとも1つのN型MOSトランジスタであって、P型MOSトランジスタP31は、上記第1の実施の形態と同様に、1つのP型MOSトランジスタを備えていてもよい。
また、上記第4の実施の形態では、N型MOSトランジスタN41は、直列に接続された複数のN型トランジスタのうちの少なくとも1つに電流が流れるように接続された少なくとも1つのN型MOSトランジスタであり、P型MOSトランジスタP42は、複数のP型トランジスタのうちの少なくとも1つが並列に接続された少なくとも1つのP型MOSトランジスタである場合を例に説明したが、これに限定されるものではない。
例えば、N型MOSトランジスタN41は、直列に接続された複数のN型トランジスタのうちの少なくとも1つに電流が流れるように接続された少なくとも1つのN型MOSトランジスタであって、P型MOSトランジスタP42は、上記第2の実施の形態と同様に、1つのP型MOSトランジスタを備えていてもよい。
また、例えば、P型MOSトランジスタP42は、複数のP型トランジスタのうちの少なくとも1つが並列に接続された少なくとも1つのP型MOSトランジスタであって、N型MOSトランジスタN41は、上記第2の実施の形態と同様に、1つのN型MOSトランジスタを備えていてもよい。
また、上記第3の実施の形態では、P型MOSトランジスタP31は、直列に接続された複数のP型トランジスタのうちの少なくとも1つに電流が流れるように接続されている場合を例に説明したが、これに限定されるものではなく、複数のP型トランジスタのうちの少なくとも1つが並列に接続されていてもよい。
また、上記第3の実施の形態では、N型MOSトランジスタN32は、複数のN型トランジスタのうちの少なくとも1つが並列に接続されている場合を例に説明したが、これに限定されるものではなく、直列に接続された複数のN型トランジスタのうちの少なくとも1つに電流が流れるように接続されていてもよい。
また、同様に、上記第4の実施の形態では、N型MOSトランジスタN41は、直列に接続された複数のN型トランジスタのうちの少なくとも1つに電流が流れるように接続されている場合を例に説明したが、これに限定されるものではなく、複数のN型トランジスタのうちの少なくとも1つが並列に接続されていてもよい。
また、上記第4の実施の形態では、P型MOSトランジスタP42は、複数のP型トランジスタのうちの少なくとも1つが並列に接続されている場合を例に説明したが、これに限定されるものではなく、直列に接続された複数のP型トランジスタのうちの少なくとも1つに電流が流れるように接続されていてもよい。