CN105591636B - 半导体电路、电压检测电路以及电压判定电路 - Google Patents

半导体电路、电压检测电路以及电压判定电路 Download PDF

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Abstract

本发明提供一种能够抑制电路规模以及消耗电流的增大，在电源的上升状态和下降状态下，设定不同的上电复位阈值电压的半导体电路、电压检测电路以及电压判定电路。上电复位电路(10)具备P型MOS晶体管(P11)；第一N型MOS晶体管(N11)；输出电路(O1)，其根据第一漏极(P11D)与第二漏极(N11D)的连接点的电位来输出第一输出信号，并且输出第二输出信号；第二N型MOS晶体管(N12)；以及第三N型MOS晶体管。

Description

半导体电路、电压检测电路以及电压判定电路
技术领域
本发明涉及半导体集成电路中的半导体电路、电压检测电路以及电压判定电路。
背景技术
以往，上电复位电路被使用于在半导体集成电路内检知电源的接通以及断开，并在半导体集成电路内生成复位解除信号或者复位信号(例如，参照专利文献1。)。图17表示以往的上电复位电路的一个例子。使用图17，以下对以往的上电复位电路的构成动作进行说明。
首先，关于构成，以往的上电复位电路如上述图17所示，由栅极与GND连接的P型MOS晶体管P1、由栅极与从外部偏置电路输入的BIAS连接的N型MOS晶体管N1构成的检测块C1、相同构成的检测块C2、以及逻辑电路构成。
此处，检测块C1、检测块C2内的P型MOS晶体管P1和P型MOS晶体管P2由不同的阈值的晶体管构成，P型MOS晶体管P1的阈值Vtp1与P型MOS晶体管P2的阈值Vtp2为Vtp1＜Vtp2。
另外，检测块C1、检测块C2内的N型MOS晶体管N1、以及NMOS晶体管N2通过从外部偏置电路对栅极施加一定的电压而作为恒流电源发挥作用。
接下来，使用图18所示的以往的上电复位电路的动作波形对动作进行说明。
首先，电源VDD上升时，若电源VDD为P型MOS晶体管1的阈值以上，则P型MOS晶体管P1导通，由此检测块C1输出H电平。
此时，检测块C2输出L电平，由2输入NOR电路L6和2输入NOR电路L7构成的RS锁存器的输入、节点n1和节点n2如图18中所示，在节点n1切换的同时，输出OUT在Von的电压电平成为H电平。
同样地，在电源VDD下降时，在节点n2切换的同时，输出OUT在Voff的电压电平成为L电平。
这样，在以往的上电复位电路中，成为利用2个检测块检测不同的电压的构成。
专利文献1：日本特开2011－86989号公报
然而，在上述图17所示的以往的上电复位电路中，为了在电源的上升和下降设定不同的上电复位阈值电压，而需要两种阈值的MOS晶体管，除了半导体工序的工序数增加之外，需要上电复位电路内的两个检测块，所以存在电路规模、消耗电流都增大这个问题。
发明内容
本发明是为了解决上述的问题而提出的，其目的在于提供一种能够抑制电路规模以及消耗电流的增大，而在电源的上升状态和下降状态下，设定不同的上电复位阈值电压的半导体电路、电压检测电路以及电压判定电路。
为了实现上述目的，第一发明所涉及的半导体电路具备：P型MOS晶体管，其具有与电源连接的第一源极、第一漏极、和被供给固定的电位的第一栅极；输出电路，其根据所述第一漏极的电位来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号；恒流电源，其与所述第一漏极连接；以及N型MOS晶体管，其具有被供给固定的电位的第二源极、与所述第一漏极连接的第二漏极、和被施加来自所述输出电路的所述第二输出信号的第二栅极。
另外，第二发明所涉及的半导体电路具备：N型MOS晶体管，其具有被供给固定的电位的第一源极、第一漏极、和与电源连接的第一栅极；输出电路，其根据所述第一漏极的电位来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号；恒流电源，其与所述第一漏极连接；以及P型MOS晶体管，其具有与所述电源连接的第二源极、与所述第一漏极连接的第二漏极、和被施加来自所述输出电路的所述第二输出信号的第二栅极。
另外，第三发明所涉及的半导体电路具备：P型MOS晶体管，其具有与电源连接的第一源极、第一漏极、和被供给固定的电位的第一栅极；控制电路，其包括N型MOS晶体管，所述N型MOS晶体管具有被供给固定的电位的第二源极、与所述第一漏极连接的第二漏极、和第二栅极；以及输出电路，其根据述第一漏极的电压来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号，所述控制电路根据从所述输出电路输出的所述第二输出信号，使所述基准电流增加以便在所述电源为上升状态的情况下提高与在所述P型MOS晶体管中流动的基准电流对应的阈值电压，使所述基准电流减少以便在所述电源为下降状态的情况下降低与在所述P型MOS晶体管中流动的基准电流对应的阈值电压。
另外，第四发明所涉及的半导体电路具备：N型MOS晶体管，其具有被供给固定的电位的第一源极、第一漏极、和与电源连接的第一栅极；控制电路，其包括P型MOS晶体管，所述P型MOS晶体管具有与电源连接的第二源极、与所述第一漏极连接的第二漏极、和第二栅极；以及输出电路，其根据所述第一漏极的电压来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号，所述控制电路根据从所述输出电路输出的所述第二输出信号，使所述基准电流增加以便在所述电源为上升状态的情况下提高与在所述N型MOS晶体管中流动的基准电流对应的阈值电压，使所述基准电流减少以便在所述电源为下降状态的情况下降低与在所述N型MOS晶体管中流动的基准电流对应的阈值电压。
另外，本发明的电压检测电路具备本发明的半导体电路。
另外，本发明的电压判定电路具备本发明的半导体电路。
根据本发明，起到能够抑制电路规模以及消耗电流的增大，在电源的上升状态和下降状态下，设定不同的上电复位阈值电压的这种效果。
附图说明
图1是表示第一实施方式的上电复位电路的一个例子的示意结构的电路图。
图2(a)～图2(d)是表示第一实施方式的上电复位电路的动作波形的图。
图3是用于说明本发明的实施方式的动作原理的说明图。
图4是表示第二实施方式的上电复位电路的一个例子的示意结构的电路图。
图5(a)～图5(d)是表示第二实施方式的上电复位电路的动作波形的图。
图6是表示第三实施方式的上电复位电路的一个例子的示意结构的电路图。
图7是表示第四实施方式的上电复位电路的一个例子的示意结构的电路图。
图8(A)、图8(B)是表示第五实施方式的上电复位电路的一个例子的示意结构的电路图。
图9是表示第五实施方式的上电复位电路的一个例子的示意结构的电路图。
图10(A)、图10(B)是表示第六实施方式的上电复位电路的一个例子的示意结构的电路图。
图11是表示第六实施方式的上电复位电路的一个例子的示意结构的电路图。
图12(A)、图12(B)是表示第七实施方式的上电复位电路的一个例子的示意结构的电路图。
图13是表示第七实施方式的上电复位电路的一个例子的示意结构的电路图。
图14(A)、图14(B)是表示第八实施方式的上电复位电路的一个例子的示意结构的电路图。
图15(A)、图15(B)是表示通过动作模拟所得到的波形的图。
图16是表示第八实施方式的上电复位电路的一个例子的示意结构的电路图。
图17是以往的上电复位电路的一个例子的电路图。
图18是表示以往的上电复位电路的动作波形的图。
图19(A)～图19(C)是以往的上电复位电路的一个例子的电路图。
附图标记说明：10、20、30、40…上电复位电路；C11、C21、C31、C41…控制电路，L10、L11、L12…反相器(inverter)；N11、N12、N13、N21、N32、N32A、N32B、N32C、N41、N41A、N41B、N41C…N型MOS晶体管；n11、n12、n21、n22…节点；N11D、N12D、N13D、N21D、N32D、N41D…N型MOS晶体管的漏极；N11G、N12G、N13G、N21G、N32G、N41G…N型MOS晶体管的栅极；N11S、N12S、N13S、N21S、N32S、N41S…N型MOS晶体管的源极；O1、O2…输出电路；P11、P21、P22、P23、P31、P31A、P31B、P31C、P42、P42A、P42B、P42C…P型MOS晶体管；P11D、P21D、P22D、P23D、P31D、P42D…P型MOS晶体管的漏极；P11G、P21G、P22G、P23G、P31G、P42G…P型MOS晶体管的栅极；P11S、P21S、P22S、P23S、P31S、P42S…P型MOS晶体管的源极；VDD…电源；Voff、Von…阈值电压；50、51、60、61、70、71、80、81…上电复位电路；C51、C52、C61、C62、C71、C72、C81、C82…控制电路；D61、D71…DMOS晶体管；D61D、D71D…DMOS晶体管的漏极；D61G、D71G…DMOS晶体管的栅极；D61S、D71S…DMOS晶体管的源极；N51、N61、N71、N81…N型MOS晶体管；N51D、N61D、N71D、N81D…N型MOS晶体管的漏极；N51G、N61G、N71G、N81G…N型MOS晶体管的栅极；N51S、N61S、N71S、N81S…N型MOS晶体管的源极；O5…输出电路；P51、P61、P71、P81…P型MOS晶体管晶体管；P51D、P61D、P71D、P81D…P型MOS晶体管晶体管的漏极；P51G、P61G、P71G、P81G…P型MOS晶体管晶体管的栅极…P51S、P61S、P71S、P81S…P型MOS晶体管晶体管的源极；RES…电阻；i51、i52、i61、i62、i71、i72、i81、i82、i83、i84、i84…恒流电源。
具体实施方式
以下，参照附图，详细地对用于实施本发明的方式进行说明。
[第一实施方式]
图1是表示本发明的第一实施方式的上电复位电路的电路图。第一实施方式的上电复位电路10如图1所示，具备P型MOS晶体管P11、控制电路C11、和输出电路O1。
P型MOS晶体管P11具有与电源连接的第一源极P11S、第一漏极P11D、和被供给固定的电位的第一栅极P11G。在本发明的实施方式中，作为固定的电位，以使用接地电位的情况为例进行说明。
控制电路C11具备第一N型MOS晶体管N11(以下，仅称为N型MOS晶体管N11。)、第二N型MOS晶体管N12(以下，仅称为N型MOS晶体管N12。)、和第三N型MOS晶体管N13(以下，仅称为N型MOS晶体管N13。)。
N型MOS晶体管N11具有被供给固定的电位的第二源极N11S、与第一漏极P11D连接的第二漏极N11D、和被施加偏置电位的第二栅极N11G。第二栅极N11G与供给偏置电位的偏置电路连接。通过偏置电路供给的偏置电位，能够使N型MOS晶体管N11的第二源极N11S与第二漏极N11D之间流动恒定的电流，成为恒流电源。
N型MOS晶体管N12具有第三源极N12S、与第一漏极P11D连接的第三漏极N12D、和被施加偏置电位的第三栅极N12G。第三栅极N12G与供给偏置电位的偏置电路连接。通过偏置电路供给的偏置电位，能够使N型MOS晶体管N12的第三源极N12S与第三漏极N12D之间流动恒定的电流，成为恒流电源。
N型MOS晶体管N13具有被供给固定的电位的第四源极N13S、与第三源极N12S连接的第四漏极N13D、和后述的被施加来自输出电路O1的第二输出信号的第四栅极N13G。N型MOS晶体管N13的第四栅极N13G如上述图1所示，与输出电路O1的反相器L10的输出连接。N型MOS晶体管N13根据从反相器L10输出的第二输出信号来控制N型MOS晶体管N12。
输出电路O1根据第一漏极P11D与第二漏极N11D的连接点的电位来输出作为复位信号或者上电信号的第一输出信号(以下，仅称为输出信号OUT。)，并且输出第二输出信号(以下，称为控制信号。)。输出电路O1能够由逻辑电路构成，在第一实施方式中，由反相器L10和反相器L11的串联电路构成，反相器L10与反相器L11的连接点的电位作为控制信号被输出，反相器L11的输出作为输出信号OUT被输出。反相器L10以及反相器L11例如由CMOS反相器构成。
另外，控制电路C11根据从输出电路O1输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在P型MOS晶体管P11中流动的基准电流对应的阈值电压，使基准电流减少以便在电源为下降状态的情况下降低与在P型MOS晶体管P11中流动的基准电流对应的阈值电压。
接下来，对上电复位电路10的动作进行说明。图2(a)～(d)是第一实施方式所涉及的上电复位电路10的电源接通时的动作波形图。
图2(a)所示的动作波形表示上述图1的上电复位电路10的电源VDD的电位。图2(b)所示的动作波形表示上述图1的上电复位电路10的节点n11中的电位。图2(c)所示的动作波形表示上述图1的上电复位电路10的节点n12中的电位。图2(d)所示的动作波形表示上述图1的上电复位电路10的输出端子OUT中的电位。此外，如上述图2(a)所示，与在P型MOS晶体管P11中流动的基准电流对应的阈值电压和上电复位阈值电压一致。
首先，如图2(a)所示，在时刻t0，若上述图1的上电复位电路10的电源接通，则电源VDD上升。在电源的上升开始时，在N型MOS晶体管N11中流动电流，所以如图2(b)以及(d)所示，作为反相器L10的输入的节点n11成为L电平，输出信号OUT也成为L电平。
此处，从VDD供给反相器L10的电源，但反相器L10能够以较低的电压进行动作。因此，在时刻t0至时刻t1之间，如图2(b)所示，即使作为反相器L10的输入的节点n11为L电平，如图2(c)所示，在作为反相器L10的输出的节点n12中也能够输出H电平。
此时，如图2(c)所示，由于反相器L10的输出为H电平，所以N型MOS晶体管N13成为导通状态，在N型MOS晶体管N13的源极-漏极间流动电流。而且，因在N型MOS晶体管N13的源极-漏极间流动电流，所以在N型MOS晶体管N12的源极-漏极间也流动电流。
因此，在P型MOS晶体管P11中流动的基准电流也增加在N型MOS晶体管N12中流动的电流部分，所以与基准电流对应的P型MOS晶体管P11的阈值电压变高。
图3表示用于说明决定P型MOS晶体管P11的阈值电压的原理的说明图。图3所示的图的横轴表示P型MOS晶体管P11的栅极P11G与源极P11S之间的电压VGS，纵轴表示在P型MOS晶体管P11的源极P11S与漏极P11D之间流动的基准电流IDS的对数。
在上述图3中，在N型MOS晶体管N12中不流动电流的情况下，将在P型MOS晶体管P11中流动的基准电流假定为IDS，A。在N型MOS晶体管N12中不流动电流的情况下，基准电流IDS，A仅为在N型MOS晶体管N11中流动的电流部分，与基准电流IDS，A对应的P型MOS晶体管P11的阈值电压同VDS，A对应。
另一方面，若在N型MOS晶体管N12中流动电流，则如上述图3所示，基准电流IDS，A中在N型MOS晶体管N12中流动的电流部分也增加，基准电流IDS，A向IDS，B增加。而且，与基准电流IDS，B对应的P型MOS晶体管P11的阈值电压成为VDS，B。因此，因在N型MOS晶体管N12中流动电流，所以P型MOS晶体管P11的阈值电压从VDS，A向VDS，B变高。
因此，与在P型MOS晶体管P11中流动的基准电流对应地决定P型MOS晶体管P11的阈值电压。另外，根据在N型MOS晶体管N11中流动的电流、和在N型MOS晶体管N12中流动的电流的和来决定在P型MOS晶体管P11中流动的基准电流。
接下来，返回到图2(a)～图2(d)，在时刻t1，若电源VDD超过P型MOS晶体管P11的阈值电压，则P型MOS晶体管P11导通，如图2(b)以及(d)所示，反相器L10的输入成为H电平，输出信号OUT也成为H电平。
此时，如图2(c)所示，由于作为反相器L10的输出的节点n12为L电平，所以N型MOS晶体管N13成为截止状态，在N型MOS晶体管N13的源极-漏极间不流动电流。因此，由于在N型MOS晶体管N12的源极-漏极间也不流动电流，所以在P型MOS晶体管P11中流动的基准电流仅为在N型MOS晶体管N11中流动的电流部分，P型MOS晶体管P11的阈值电压与电源上升时的阈值电压相比变低。
而且，如图2(a)所示，在时刻t2，电源VDD开始下降。此处，由于P型MOS晶体管P11的阈值电压与电源VDD上升时相比变低，所以如图2(d)所示，即使电源小于上升时的阈值电压Von，也不输出复位信号。
接下来，如图2(b)所示，在时刻t3，若电源VDD小于P型MOS晶体管P11的阈值电压Voff，则如图2(d)所示，输出复位信号。
结果在电源VDD为P型MOS晶体管P11的阈值电压以下的情况下，P型MOS晶体管P11的阈值电压变高。另外，在电源VDD高于P型MOS晶体管P11的阈值电压的情况下，P型MOS晶体管P11的阈值电压变低。因此，电源上升时与电源下降时相比，上电复位阈值电压变高。另外，电源下降时与电源上升时相比，上电复位阈值电压变低。
如以上说明那样，根据第一实施方式所涉及的上电复位电路10，能够抑制电路规模以及消耗电流的增大，并在电源的上升状态和下降状态下，设定不同的上电复位阈值电压。
另外，通过在电源的上升状态和下降状态下，使在晶体管中流动的基准电流变化来实现不同的上电复位阈值电压，所以不需要不同的阈值的晶体管，能够减少半导体工序的工序，并且对于电路规模、消耗电流也减小。
[第二实施方式]
接下来，对第二实施方式进行说明。图4是表示本发明的第二实施方式所涉及的上电复位电路的电路图。第二实施方式所涉及的上电复位电路20如图4所示，具备N型MOS晶体管N21、控制电路C21、和输出电路O2。
N型MOS晶体管N21具有N型MOS晶体管，该N型MOS晶体管具有供给固定的电位的第一源极N21S、第一漏极N21D、和与电源连接的第一栅极N21G。
控制电路C21具备第一P型MOS晶体管P21(以下，仅称为P型MOS晶体管P21。)、第二P型MOS晶体管P22(以下，仅称为P型MOS晶体管P22。)、和第三P型MOS晶体管P23(以下，仅称为P型MOS晶体管P23。)。
P型MOS晶体管P21具有与电源连接的第二源极P21S、与第一漏极N21D连接的第二漏极P21D、和被施加偏置电位的第二栅极P21G。第二栅极P21G与供给偏置电位的偏置电路连接。通过偏置电路供给的偏置电位，能够使P型MOS晶体管P21的第二源极P21S与第二漏极P21D之间流动恒定的电流，成为恒流电源。
P型MOS晶体管P22具有第三源极P22S、与第一漏极N21D连接的第三漏极P22D、和被施加偏置电位的第三栅极P22G。第三栅极P22G与供给偏置电位的偏置电路连接。通过偏置电路供给的偏置电位，能够使P型MOS晶体管P22的第三源极P22S与第三漏极P22D之间流动恒定的电流，成为恒流电源。
P型MOS晶体管P23具有与电源连接的第四源极P23S、与第三源极P22S连接的第四漏极P23D、和后述的被施加来自输出电路O2的第二输出信号的第四栅极P23G。P型MOS晶体管P23的第四栅极P23G如上述图4所示，与输出电路O2的反相器L10的输出连接。P型MOS晶体管P23根据从反相器L10输出的第二输出信号来控制P型MOS晶体管P22。
输出电路O2根据第一漏极N21D与第二漏极P21D的连接点的电压来输出作为复位信号或者上电信号的第一输出信号(以下，仅称为输出信号OUT。)，并且输出第二输出信号(以下，称为控制信号。)。输出电路O2能够由逻辑电路构成，在第二实施方式中，由反相器L10、反相器L11和反相器L12的串联电路构成，反相器L10与反相器L11的连接点的电位作为控制信号被输出，反相器L12的输出作为输出信号OUT被输出。反相器L10、反相器L11以及反相器L12例如由CMOS反相器构成。
另外，控制电路C21根据从输出电路O2输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在N型MOS晶体管N21中流动的基准电流对应的阈值电压，使基准电流减少以便在电源为下降状态的情况下降低与在N型MOS晶体管N21中流动的基准电流对应的阈值电压。
接下来，对上电复位电路20的动作进行说明。图5(a)～(d)是表示第二实施方式所涉及的上电复位电路20的电源接通时的动作波形图。
图5(a)所示的动作波形表示上述图4的上电复位电路20的电源VDD的电位。图5(b)所示的动作波形表示上述图4的上电复位电路20的节点n21中的电位。图5(c)所示的动作波形表示上述图4的上电复位电路20的节点n22中的电位。图5(d)所示的动作波形表示上述图4的上电复位电路20的输出端子OUT中的电位。此外，如上述图5(a)所示，与在N型MOS晶体管N21中流动的基准电流对应的阈值电压和上电复位阈值电压一致。
首先，如图5(a)所示，在时刻t0，若上述图4的上电复位电路20的电源接通，则电源VDD上升。在电源上升开始时，由于在P型MOS晶体管P21中流动电流，所以如图5(b)以及(d)所示，作为反相器L10的输入的节点n21成为H电平，输出信号OUT成为L电平。
此时，如图5(c)所示，由于反相器L10的输出为L电平，所以P型MOS晶体管P23成为导通状态，在P型MOS晶体管P23的源极-漏极间流动电流。而且，因在P型MOS晶体管P23的源极-漏极间流动电流，所以P型MOS晶体管P22的源极-漏极间也流动电流。
因此，由于在N型MOS晶体管N21中流动的基准电流也增加在P型MOS晶体管P22中流动的电流部分，所以与基准电流对应的N型MOS晶体管N21的阈值电压变高。
此外，决定N型MOS晶体管N21的阈值电压的原理与上述第一实施方式中决定P型MOS晶体管P11的阈值电压的原理相同。
因此，与在N型MOS晶体管N21中流动的基准电流对应地决定N型MOS晶体管N21的阈值电压。另外，根据在P型MOS晶体管P21中流动的电流、和在P型MOS晶体管P22中流动的电流的和来决定在N型MOS晶体管N21中流动的基准电流。
接下来，在时刻t5，若电源VDD超过N型MOS晶体管N21的阈值电压，则N型MOS晶体管N21导通，所以如图5(b)以及(d)所示，反相器L10的输入成为L电平，输出信号OUT成为H电平。
此时，如图5(c)所示，由于反相器L10的输出为H电平，所以P型MOS晶体管P23成截止状态，在P型MOS晶体管P23的源极-漏极间不流动电流。因此，由于在P型MOS晶体管P22的源极-漏极间也不流动电流，所以在N型MOS晶体管N21中流动的基准电流仅为在P型MOS晶体管P21中流动的电流部分，所以N型MOS晶体管N21的阈值电压与电源上升时的阈值电压相比变低。
而且，如图5(a)所示，在时刻t6，电源VDD开始下降。此处，由于N型MOS晶体管N21的阈值电压与电源上升时相比变低，所以如图5(d)所示，即使电源VDD小于上升时的阈值电压Von，也不输出复位信号。
接下来，如图5(b)所示，在时刻t7，若电源VDD小于N型MOS晶体管N21的阈值电压Voff，则如图5(d)所示，输出复位信号。
其结果，在电源VDD为N型MOS晶体管N21的阈值电压以下的情况下，N型MOS晶体管N21的阈值电压变高。另外，在电源VDD高于P型MOS晶体管N21的阈值电压的情况下，N型MOS晶体管N21的阈值电压变低。因此，电源上升时与电源下降时相比，上电复位阈值电压变高。另外，电源下降时与电源上升时相比，上电复位阈值电压变低。
如以上说明那样，根据第二实施方式所涉及的上电复位电路20，能够抑制电路规模以及消耗电流的增大，并在电源的上升状态和下降状态下，设定不同的上电复位阈值电压。
[第三实施方式]
接下来，对本发明的第三实施方式进行说明。此外，与第一实施方式所涉及的上电复位电路10相同的构成附加同一附图标记，省略详细的说明。
图6是表示本发明的第三实施方式所涉及的上电复位电路30的电路图。第三实施方式所涉及的上电复位电路如图6所示，具有P型MOS晶体管P31、控制电路C31、和输出电路O1。
P型MOS晶体管P31具有与电源连接的第一源极P31S、第一漏极P31D、和被供给固定的电位的第一栅极P31G。P型MOS晶体管P31如上述图6所示，连接成在串联连接的多个P型晶体管中的至少一个流动电流。另外，P型MOS晶体管P31具备至少一个P型MOS晶体管。在本实施方式中，以P型MOS晶体管P31具备3个P型MOS晶体管的情况为例进行说明。如上述图6所示，P型MOS晶体管P31具备P型MOS晶体管P31A、P型MOS晶体管P31B、和P型MOS晶体管P31C。
此处，P型MOS晶体管的阈值电压根据P型MOS晶体管P31的栅极长度LP31和栅极宽度WP31来决定。具体而言，根据栅极长度LP31与栅极宽度WP31之比WP31/LP31来决定阈值电压。P型MOS晶体管P31的栅极长度LP31越大，阈值电压越高，栅极长度LP31越小，阈值电压越低。另外，P型MOS晶体管P31的栅极宽度WP31越大，阈值电压越低，栅极宽度WP31越小，阈值电压越高。另外，在P型MOS晶体管P31中流动的基准电流越多，阈值电压越高，基准电流越少，阈值电压越低。
此处，将P型MOS晶体管P31A的栅极长度设为LP31A、将P型MOS晶体管P31B的栅极长度设为LP31B、将P型MOS晶体管P31C的栅极长度设为LP31C。另外，将P型MOS晶体管P31A的栅极宽度设为WP31A、将P型MOS晶体管P31B的栅极宽度设为WP31B、将P型MOS晶体管P31C的栅极宽度设为WP31C。此外，LP31A、LP31B以及LP31C可以全部是同一值，也可以全部是不同的值。另外，WP31A、WP31B以及WP31C可以全部是同一值，也可以全部是不同的值。
在本实施方式中，在制造上电复位电路30时，根据想要设定的上电复位阈值电压，以在串联连接的P型MOS晶体管P31A、P31B、以及P31C的至少一个流动电流的方式决定是否使P型MOS晶体管P31A、P31B以及P31C的各个绕过(bypass)并连接。
具体而言，为了使上电复位阈值电压成为所期望的值，以预先设定的P型MOS晶体管P31的阈值电压的值越高，被连接为电流流动的P型MOS晶体管的数量越多的方式连接，作为P型MOS晶体管P31。
例如，上述图6所示，以在预先具备串联连接的P型MOS晶体管P31A、P型MOS晶体管P31B、和P型MOS晶体管P31C的情况下，选择P型MOS晶体管P31A的情况为例进行说明。
在制造上电复位电路30时，如上述图6所示，以P型MOS晶体管P31A、P型MOS晶体管P31B、P型MOS晶体管P31C成为串联的方式连接各个的源极-漏极间、且通过旁路布线来连接其它的源极-漏极间。
此处，在根据想要设定的上电复位阈值电压来选择P型MOS晶体管P31A的情况下，如上述图6所示，切断P型MOS晶体管P31A的源极-漏极间的旁路布线。通过切断想要选择的P型MOS晶体管的源极-漏极间的旁路布线，由此选择P型MOS晶体管P31A作为构成P型MOS晶体管P31的晶体管。而且，能够设定与P型MOS晶体管P31A的栅极长度LP31A和栅极宽度WP31A对应的上电复位阈值电压。
另外，在切断P型MOS晶体管P31A的源极-漏极间的旁路布线、和P型MOS晶体管P31B的源极-漏极间的旁路布线，而选择P型MOS晶体管P31A和P型MOS晶体管P31B的情况下，在P型MOS晶体管P31A和P型MOS晶体管P31B中流动电流。
此处，关于栅极长度，P型MOS晶体管P31A的栅极长度LP31A和P型MOS晶体管P31B的栅极长度LP31B的和为P型MOS晶体管P31的栅极长度LP31。因此，能够设定与P型MOS晶体管P31A的栅极长度LP31A以及栅极宽度WP31A、和P型MOS晶体管P31B的栅极长度LP31B以及栅极宽度WP31B对应的上电复位阈值电压。
控制电路C31具备N型MOS晶体管N11、第二N型MOS晶体管N32(以下，仅称为N型MOS晶体管N32。)、和N型MOS晶体管N13。
N型MOS晶体管N32具有第三源极N32S、与第一漏极P11D连接的第三漏极N32D、和被施加偏置电位的第三栅极N32G。第三栅极N32G与供给偏置电位的偏置电路连接。通过偏置电路供给的偏置电位，能够使N型MOS晶体管N32的第三源极N32S与第三漏极N32D之间流动恒定的电流，成为恒流电源。
N型MOS晶体管N32如上述图6所示，具备多个N型MOS晶体管，多个N型晶体管中的至少一个并联连接。在本实施方式中，以N型MOS晶体管N32具备3个N型MOS晶体管的情况为例进行说明。如上述图6所示，N型MOS晶体管N32具备N型MOS晶体管N32A、N型MOS晶体管N32B、和N型MOS晶体管N32C。
此处，根据N型MOS晶体管N32的栅极长度LN32和栅极宽度WN32来决定在N型MOS晶体管N32的源极N32S与漏极N32D之间流动的电流。另外，在N型MOS晶体管N32中流动的电流越多，P型MOS晶体管P31的阈值电压越高，电流越少，P型MOS晶体管P31的阈值电压越低。
此处，将N型MOS晶体管N32A的栅极长度设为LN32A、将N型MOS晶体管N32B的栅极长度设为LN32B、将N型MOS晶体管N32C的栅极长度设为LN32C。另外，将N型MOS晶体管N32A的栅极宽度设为WN32A、将N型MOS晶体管N32B的栅极宽度设为WN32B、将N型MOS晶体管N32C的栅极宽度设为WN32C。此外，LP32A、LP32B、以及LP32C可以全部是同一值，也可以全部是不同的值。另外，WP32A、WP32B、以及WP32C可以全部是同一值，也可以全部是不同的值。
在本实施方式中，在制造上电复位电路30时，根据想要设定的上电复位阈值电压，N型MOS晶体管N32A、N32B以及N32C的至少一个并联连接。
具体而言，为了使上电复位阈值电压成为所期望的值，以预先设定的P型MOS晶体管P31的阈值电压的值越高，并联连接的N型MOS晶体管的越多的方式连接，作为N型MOS晶体管N32。
例如，如上述图6所示，以在预先具备N型MOS晶体管N32A、N型MOS晶体管N32B、和N型MOS晶体管N32C的情况下，选择N型MOS晶体管N32A和N型MOS晶体管N32B的情况为例进行说明。
在制造上电复位电路30时，如上述图6所示，以N型MOS晶体管N32A、N型MOS晶体管N32B、和N型MOS晶体管N32C并联的方式连接各个的源极间，连接各个的漏极间、且连接各个的栅极间。
此处，在根据想要设定的上电复位阈值电压来选择N型MOS晶体管N32A和N型MOS晶体管N32B的情况下，如上述图6所示，切断N型MOS晶体管N32C的漏极间的布线。此外，可以切断源极间的布线。通过切断想要选择的N型MOS晶体管以外的漏极间的布线，由此选择N型MOS晶体管N32A和N型MOS晶体管N32B作为构成N型MOS晶体管N32的晶体管。而且，根据在N型MOS晶体管N32中流动的电流来设定上电复位阈值电压。另外，能够设定与N型MOS晶体管N32A的栅极长度LN32A以及栅极宽度WN32A、和N型MOS晶体管N32B的栅极长度LN32B以及栅极宽度WN32B对应的上电复位阈值电压。
另外，关于栅极宽度，N型MOS晶体管N32A的栅极宽度WN32A与N型MOS晶体管N32B的栅极宽度WN32B的和为N型MOS晶体管N32的栅极宽度WN32。因此，能够设定与N型MOS晶体管N32A的栅极长度LN32A以及栅极宽度WN32A、和N型MOS晶体管N32B的栅极长度LN32B以及栅极宽度WN32B对应的上电复位阈值电压。
此外，对于第三实施方式所涉及的上电复位电路30的其它结构以及动作，由于与第一实施方式相同，所以省略说明。
如以上说明那样，根据第三实施方式，通过设定连接为电流流动的晶体管的数量，能够设定上电复位阈值电压。
[第四实施方式]
接下来，对本发明的第四实施方式进行说明。此外，与第二实施方式所涉及的上电复位电路20相同的构成附加同一附图标记，省略详细的说明。
图7是表示本发明的第四实施方式所涉及的上电复位电路40的电路图。第四实施方式所涉及的上电复位电路如图7所示，具备N型MOS晶体管N41、控制电路C41、和输出电路O2。
N型MOS晶体管N41具有被供给固定的电位的第一源极N41S、第一漏极N41D、和第一栅极N41G。
N型MOS晶体管N41如上述图7所示。连接成在串联连接的多个N型晶体管中的至少一个流动电流。另外，N型MOS晶体管N41具备至少一个N型MOS晶体管。在本实施方式中，以N型MOS晶体管N41具备3个N型MOS晶体管的情况为例进行说明。如上述图7所示，N型MOS晶体管N41具备N型MOS晶体管N41A、N型MOS晶体管N41B、和N型MOS晶体管N41C。
此处，根据N型MOS晶体管N41的栅极长度LN41和栅极宽度WN41来决定N型MOS晶体管N41的阈值电压。具体而言，根据栅极长度LN41与栅极宽度WN41之比WN41/LN41来决定阈值电压。N型MOS晶体管N41的栅极长度LN41越大，阈值电压越高，栅极长度LN41越小，阈值电压越低。另外，N型MOS晶体管N41的栅极宽度WN41越大，阈值电压越低，栅极宽度WN41越小，阈值电压越高。另外，在N型MOS晶体管N41中流动的基准电流越多，阈值电压越高，基准电流越少，阈值电压越低。
此处，将N型MOS晶体管N41A的栅极长度设为LN41A、将N型MOS晶体管N41B的栅极长度设为LN41B、将N型MOS晶体管N41C的栅极长度设为LN41C。另外，将N型MOS晶体管N41A的栅极宽度设为WN41A、将N型MOS晶体管N41B的栅极宽度设为WN41B、将N型MOS晶体管N41C的栅极宽度设为WN41C。此外，LP41A、LP41B、以及LP41C可以全部是同一值，也可以全部是不同的值。另外，WP41A、WP41B、以及WP41C可以全部是同一值，也可以全部是不同的值。
在本实施方式中，在制造上电复位电路40时，根据想要设定的上电复位阈值电压，以在串联连接的N型MOS晶体管N41A、N41B、以及N41C的至少一个流动电流的方式决定是否使N型MOS晶体管N41A、N41B、以及N41C的各个绕过并连接。
具体而言，为了使上电复位阈值电压成为所期望的值，以预先设定的N型MOS晶体管N41的阈值电压的值越高，被连接为电流流动的N型MOS晶体管的数越多的方式连接，作为N型MOS晶体管N41。
例如，如上述图7所示，以预先具备串联连接的N型MOS晶体管N41A、N型MOS晶体管N41B、和N型MOS晶体管N41C的情况下，选择N型MOS晶体管N41C的情况为例进行说明。
在制造上电复位电路40时，如上述图7所示，以N型MOS晶体管N41A、N型MOS晶体管N41B、和N型MOS晶体管N41C串联的方式连接各个的源极-漏极间、且通过旁路布线来连接各个的源极-漏极间。
此处，在根据想要设定的上电复位阈值电压来选择N型MOS晶体管N41C的情况下，如上述图7所示，切断N型MOS晶体管N41C的源极-漏极间的旁路布线。通过切断想要选择的N型MOS晶体管的源极-漏极间的旁路布线，由此选择N型MOS晶体管N41C作为构成N型MOS晶体管N41的晶体管。而且，能够设定与N型MOS晶体管N41C的栅极长度LN41C和栅极宽度WN41C对应的上电复位阈值电压。
另外，在N型MOS晶体管N41A的源极-漏极间的旁路布线、和N型MOS晶体管N41B的源极-漏极间的旁路布线被切断，而选择N型MOS晶体管N41A和N型MOS晶体管N41B的情况下，在N型MOS晶体管N41A和N型MOS晶体管N41B流动电流。
此处，关于栅极长度，与上述第三实施方式同样地，N型MOS晶体管N41A的栅极长度LN41A与N型MOS晶体管N41B的栅极长度LN41B的和成为N型MOS晶体管N41的栅极长度LN41。因此，能够设定与N型MOS晶体管N41A的栅极长度LN41A以及栅极宽度WN41A、和N型MOS晶体管N41B的栅极长度LN41B以及栅极宽度WN41B对应的上电复位阈值电压。
控制电路C41具备P型MOS晶体管P21、第二P型MOS晶体管P42(以下，仅称为P型MOS晶体管P42。)、和P型MOS晶体管P23。
P型MOS晶体管P42具有第三源极P42S、与第一漏极N41D连接的第三漏极P42D、和被施加偏置电位的第三栅极P42G。第三栅极P42G与供给偏置电位的偏置电路连接。通过偏置电路供给的偏置电位，能够使P型MOS晶体管P42的第三源极P42S与第三漏极P42D之间流动恒定的电流，成为恒流电源。
P型MOS晶体管P42如上述图7所示，具备多个P型MOS晶体管，多个P型晶体管中的至少一个并联连接。在本实施方式中，以P型MOS晶体管P42具备3个P型MOS晶体管的情况为例进行说明。如上述图7所示，P型MOS晶体管P42具备P型MOS晶体管P42A、P型MOS晶体管P42B、和P型MOS晶体管P42C。
此处，根据P型MOS晶体管P42的栅极长度LP42和栅极宽度WP42来决定在P型MOS晶体管P42的源极P42S与漏极P42D之间流动的电流。另外，在P型MOS晶体管P42中流动的电流越多，N型MOS晶体管N41的阈值电压越高，电流越少，N型MOS晶体管N41的阈值电压越低。
此处，将P型MOS晶体管P42A的栅极长度设为LP42A、将P型MOS晶体管P42B的栅极长度设为LP42B、将P型MOS晶体管P42C的栅极长度设为LP42C。另外，将P型MOS晶体管P42A的栅极宽度设为WP42A、将P型MOS晶体管P42B的栅极宽度设为WP42B、将P型MOS晶体管P42C的栅极宽度设为WP42C。此外，LP42A、LP42B、以及LP42C可以全部是同一值，也可以全部是不同的值。另外，WP42A、WP42B、以及WP42C可以全部是同一值，也可以全部是不同的值。
在本实施方式中，在制造上电复位电路40时，根据想要设定的上电复位阈值电压，P型MOS晶体管P42A、P42B、以及P42C的至少一个并联连接。
具体而言，为了使上电复位阈值电压成为所期望的值，以预先设定的N型MOS晶体管N41的阈值电压的值越高，并联连接的P型MOS晶体管的数量越多的方式连接，作为P型MOS晶体管P42。
例如，如上述图7所示，以预先具备P型MOS晶体管P42A、P型MOS晶体管P42B、和P型MOS晶体管P42C的情况下，选择P型MOS晶体管P42A和P型MOS晶体管P42B的情况为例进行说明。
在制造上电复位电路40时，如上述图7所示，以P型MOS晶体管P42A、P型MOS晶体管P42B、和P型MOS晶体管P42C并联的方式连接各个的源极间、连接各个的漏极间、且连接各个的栅极间。
此处，在根据想要设定的上电复位阈值电压来选择P型MOS晶体管P42A和P型MOS晶体管P42B的情况下，如上述图7所示，切断P型MOS晶体管P42C的漏极间的布线。此外，也可以切断源极间的布线。通过切断想要选择的P型MOS晶体管以外的漏极间的布线，由此选择P型MOS晶体管P42A和P型MOS晶体管P42B作为构成P型MOS晶体管P42的晶体管。而且，根据在P型MOS晶体管P42中流动的电流来设定上电复位阈值电压。另外，能够设定与P型MOS晶体管P42A的栅极长度LP42A以及栅极宽度WP42A、P型MOS晶体管P42B的栅极长度LP42B以及栅极宽度WP42B对应的上电复位阈值电压。
另外，关于栅极宽度，P型MOS晶体管P42A的栅极宽度WP42A与P型MOS晶体管P42B的栅极宽度WP42B的和成为P型MOS晶体管P42的栅极宽度WP42。因此，能够设定与P型MOS晶体管P42A的栅极长度LPA以及栅极宽度WPA、和P型MOS晶体管P42B的栅极长度LP42B以及栅极宽度WP42B对应的上电复位阈值电压。
此外，对于第四实施方式所涉及的上电复位电路40的其它结构以及动作，由于与第二或者第三实施方式相同，所以省略说明。
如以上说明那样，根据第四实施方式，通过设定被连接为电流流动的晶体管的数量，能够设定上电复位阈值电压。
[第五实施方式]
接下来，对本发明的第五实施方式进行说明。
一般，在较宽的电压范围中，作为与所有的电压起动倾斜度(V/s)对应的上电复位电路，如图19(A)～图19(C)所示，有使用MOS晶体管的阈值的方法。阈值根据在MOS晶体管中流动的电流而变化。例如，在电源电压为阈值以上的情况下，输出上电信号，解除复位。图19(A)表示利用MOS晶体管的阈值的上电复位电路的一个例子。在图19(A)中，电流源以使栅极接地固定的P型MOS晶体管的漏极侧连接。另外，在图19(A)中，存在一段将P型MOS晶体管与电流源之间的节点node01a01作为输入的反相器，反相器的输出为out01a01。
此处，作为一个例子，对检测电源VDD的电压的上电复位电路进行说明。这是因为电源VDD变高某一程度后有必要进行初始化(上电复位解除)。
图19(B)表示图19(A)所示的上电复位电路的动作。如图19(B)所示，在电源VDD为P型MOS晶体管的阈值以下的情况下，P型MOS晶体管不导通。因此，与P型MOS晶体管相比，电流源为较强接通的状态，node01a01成为“L”。
在电源VDD变为P型MOS晶体管的阈值以上的情况下，P型MOS晶体管导通，最终流动电流源以上的电流。因此，node01a01最终变为“H”。此时，out01a01输出“L”。
该信号进行LSI的初始化即上电复位。该电路通常时从电流源持续流出电流。因此需要减小电流。
此外，即使是图19(C)那样的构成也能够进行动作。若对动作进行说明，则电源VDD在NMOS的阈值以下，电流源的电流较多，所以node01b01输出“L”，out01b01输出“H”。
一般，图19(A)中电源VDD在P型MOS晶体管的阈值的附近，或者图19(C)中电源VDD在N型MOS晶体管的阈值的附近有可能因噪声等而产生输出变得不稳定的现象(振动)，所以需要具有迟滞(Hysteresis)。一般，通过取L Level POR(上电复位电路)与H Level POR(上电复位电路)的逻辑和、使电流变化、变更MOS晶体管的尺寸或者MOS晶体管的种类来变更MOS晶体管的阈值，或者使用磁滞比较器来具有迟滞。
然而，MOS晶体管的阈值为0.7V附近。即，上电复位解除时的电源VDD的电压为0.7V附近，这在最差条件下在0.7V必须启动逻辑。在通常动作时的电源VDD的电压为1.2V的情况下，0.7V的上电复位解除较低。如果使MOS晶体管2个以串联连接而成为二阈值方式，则上电复位解除时的电源VDD需要1.4V以上，永远不解除上电复位。通过增加电流来使MOS晶体管的阈值在0.9V附近能够解决，但为了提高0.2V阈值而需要使电流源的电流加100倍，即通常动作时的消耗电流增加。
本发明的第五实施方式所涉及的上电复位电路对上电复位阈值电压给予自由度，使上电复位阈值电压的设定变得容易，同时通常动作时能够以低消耗电流进行动作，且能够具有用于振动防止的迟滞。
图8(A)是表示本发明的第五实施方式所涉及的上电复位电路50的电路图。第五实施方式所涉及的上电复位电路如图8(A)所示，具备P型MOS晶体管P51、控制电路C51、和输出电路O5。
P型MOS晶体管P51具有与电源连接的第一源极P51S、第一漏极P51D、和被供给固定的电位的第一栅极P51G。
控制电路C51具备N型MOS晶体管N51、和恒流电源i51。
N型MOS晶体管N51具有被供给固定的电位的第二源极N51S、与第一漏极P51D连接的第二漏极N51D、和被施加来自输出电路O5的第二输出信号的第二栅极N51G。N型MOS晶体管N51的第二栅极N51G如上述图8(A)所示，与输出电路O5的反相器L10的输出连接。另外，恒流电源i51与第一漏极P51D连接。
输出电路O5根据第一漏极P51D的电位来输出作为复位信号或者上电信号的第一输出信号(以下，仅称为输出信号OUT。)，并且输出第二输出信号(以下，称为控制信号。)。输出电路O5能够由逻辑电路构成，在第五实施方式中，由反相器L10构成，反相器L10的输出作为控制信号以及输出信号OUT被输出。反相器L10例如由CMOS反相器构成。
另外，控制电路C51根据从输出电路O5输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在P型MOS晶体管P51中流动的基准电流对应的阈值电压，使基准电流减少，以便在电源为下降状态的情况下降低与在P型MOS晶体管P51中流动的基准电流对应的阈值电压。
接下来，对上电复位电路50的动作进行说明。如图8(B)所示，由于直至电源VDD超过P型MOS晶体管P51的阈值为止，节点n51输出“L”，所以输出信号OUT输出“H”。这个期间，N型MOS晶体管N51导通，所以P型MOS晶体管P51的阈值大幅度地增加。能够大致概算为N型MOS晶体管N51流动的电流相对于恒流电源i51为100倍电流，P型MOS晶体管P51的阈值增加0.2V。该情况下，以在MOS晶体管的弱反转区域这样的100mV，电流增加10倍的区域进行动作为前提条件。若节点n51输出“H”，则输出信号OUT输出“L”，所以N型MOS晶体管N51截止。因此仅电流源驱动P型MOS晶体管P51，所以阈值返回到原始(与N型MOS晶体管N51导通时相比降低0.2V)。即，形成0.2V的迟滞。上电复位阈值电压增加0.2V增后，能够迟滞。另外，面积也仅增加N型MOS晶体管N51，所以非常小。
如以上说明那样，根据第五实施方式所涉及的上电复位电路50，能够抑制电路规模以及消耗电流的增大，在电源的上升状态和下降状态下，设定不同的上电复位阈值电压。
另外，对上电复位阈值电压给予自由度，使上电复位阈值电压的设定变得容易，同时通常动作时能够以低消耗电流进行动作，且能够具有用于振动防止的迟滞。
此外，以通过控制在P型MOS晶体管P51中流动的基准电流来控制上电复位阈值电压的设定的情况下为例进行了说明，但也能够通过控制在N型MOS晶体管中流动的基准电流来控制上电复位阈值电压的设定。
图9表示通过控制在N型MOS晶体管中流动的基准电流来进行上电复位阈值电压的设定的情况。
图9所示的上电复位电路51具备N型MOS晶体管N51、控制电路C52、和输出电路O5。
N型MOS晶体管N51具有被供给固定的电位的第一源极N51S、第一漏极N51D、和与电源连接的第一栅极N51G。
控制电路C52具备P型MOS晶体管P51和恒流电源i52。
P型MOS晶体管P51具有与电源连接的第二源极P51S、与第一漏极N51D连接的第二漏极P51D、和被施加来自输出电路O5的控制信号的第二栅极P51G。P型MOS晶体管P51的第二栅极P51G如上述图9所示，与输出电路O5的反相器L10的输出连接。另外，恒流电源i52与第一漏极N51D连接。
输出电路O5根据第一漏极N51D的电位来输出作为复位信号或者上电信号的输出信号OUT，并且输出控制信号。
另外，控制电路C52根据从输出电路O5输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在N型MOS晶体管N51中流动的基准电流对应的阈值电压，使基准电流减少以便在电源为下降状态的情况下降低与在N型MOS晶体管N51中流动的基准电流对应的阈值电压。
上电复位电路51的动作与上电复位电路50的动作相同。
[第六实施方式]
接下来，对本发明第六的实施方式进行说明。此外，与第一～第五实施方式的上电复位电路相同的构成附加同一附图标记，省略详细的说明。
在上述第五实施方式中，接通电流根据输出信号OUT的电压而变化。即电源电压依赖(依赖电源VDD)较大。另外，该接通电流也不能够控制。最坏的情况下，若N型MOS晶体管N51的电流过度流动，则P型MOS晶体管P51的阈值过高，很有可能会变为无法解除上电复位的情况。在第六实施方式中，引入上述情况的对策电路。
在第六实施方式的上电复位电路中，还具备耗尽型MOS场效应晶体管这一点与第一～第五实施方式不同。以下，为了便于说明，将耗尽型MOS场效应晶体管称为DMOS晶体管。
图10(A)是表示本发明的第六实施方式所涉及的上电复位电路60的电路图。第六实施方式所涉及的上电复位电路60如图10(A)所示，具备P型MOS晶体管P61、控制电路C61、和输出电路O5。
P型MOS晶体管P61具有与电源连接的第一源极P61S、第一漏极P61D、和被供给固定的电位的第一栅极P61G。
控制电路C61具备N型MOS晶体管N61、恒流电源i61、和DMOS晶体管D61。
N型MOS晶体管N61具有被供给固定的电位的第二源极N61S、第二漏极N61D、和被施加来自输出电路O5的控制信号的第二栅极N61G。N型MOS晶体管N61的第二栅极N61G如上述图10(A)所示，与输出电路O5的反相器L10的输出连接。另外，恒流电源i61与第一漏极P61D连接。
DMOS晶体管D61具有与第二漏极N61D连接的第三源极D61S、与第一漏极P61D连接的第三漏极D61D、和被供给固定的电位的第三栅极D61G。
众所周知，DMOS晶体管一般通过使栅极与接地连接而成为电流源。如图10(A)，通过追加DMOS晶体管D61来追加对在N型MOS晶体管N61中流动的电流加以限制的效果。N型MOS晶体管N61仅仅是开关，不依赖电源电压(依赖电源VDD)。
即，在电源VDD低于P型MOS晶体管P61的阈值时，节点n61为“L”，OUT为“H”，所以N型MOS晶体管N61导通。这个期间，利用DMOS晶体管D61加以限制的电流持续在N型MOS晶体管N61中流动。因此，P型MOS晶体管P61的阈值变高，所以上电复位阈值电压变高。
然而，一旦电源VDD变高，节点n61变为“H”，则OUT成为“L”，N型MOS晶体管N61截止。因此阈值降低，能够迟滞。
控制电路C61根据从输出电路O5输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在P型MOS晶体管P61中流动的基准电流对应的阈值电压，使基准电流减少以便在电源为下降状态的情况下降低与在P型MOS晶体管P61中流动的基准电流对应的阈值电压。
图10(B)表示上电复位电路60的动作。如图10(B)所示，由于直至电源VDD超过P型MOS晶体管P61的阈值为止，节点n61输出“L”，所以输出信号OUT输出“H”。而且，若电源VDD超过P型MOS晶体管P61的阈值，则节点n61输出“H”，所以输出信号OUT输出“L”。
如以上说明那样，根据第六实施方式所涉及的上电复位电路60，能够抑制电路规模以及消耗电流的增大，在电源的上升状态和下降状态下，设定不同的上电复位阈值电压。
另外，由于利用DMOS晶体管对在图10(A)的N型MOS晶体管N61中流动的电流加以限制，所以抑制电源电压依赖(依赖电源VDD)。
此外，以通过抑制在P型MOS晶体管P61中流动的基准电流来控制上电复位阈值电压的设定的情况为例进行了说明，但也能够通过控制在N型MOS晶体管中流动的基准电流来控制上电复位阈值电压的设定。
图11表示通过控制在N型MOS晶体管中流动的基准电流来进行上电复位阈值电压的设定的情况。
图11所示的上电复位电路61具备N型MOS晶体管N61、控制电路C62、和输出电路O5。
N型MOS晶体管N61具有被供给固定的电位的第一源极N61S、第一漏极N61D、和与电源连接的第一栅极N61G。
控制电路C62具备P型MOS晶体管P61、恒流电源i62、和DMOS晶体管D61。
P型MOS晶体管P61具有与电源连接的第二源极P61S、第二漏极P61D、和被施加来自输出电路O5的控制信号的第二栅极P61G。P型MOS晶体管P61的第二栅极P61G如上述图11所示，与输出电路O5的反相器L10的输出连接。另外，恒流电源i62与第一漏极N61D连接。
DMOS晶体管D61具有与第一漏极N61D连接的第三源极D61S、与第二漏极P61D连接的第三漏极D61D、和被供给固定的电位的第三栅极D61G。
输出电路O5根据第一漏极N61D的电位来输出作为复位信号或者上电信号的输出信号OUT，并且输出控制信号。
另外，控制电路C62根据从输出电路O5输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在N型MOS晶体管N61中流动的基准电流对应的阈值电压，使基准电流减少以便在电源为下降状态的情况下降低与在N型MOS晶体管N61中流动的基准电流对应的阈值电压。
上电复位电路61的动作与上电复位电路60的动作相同。
[第七实施方式]
接下来，对本发明的第七实施方式进行说明。此外，与第一～第六实施方式的上电复位电路相同的构成附加同一附图标记，省略详细的说明。
在第七实施方式所涉及的上电复位电路中，使DMOS晶体管的源极与电阻连接这一点与第六实施方式不同。
图12(A)是表示本发明的第七实施方式所涉及的上电复位电路70的电路图。
第七实施方式所涉及的上电复位电路70如图12(A)所示，具备P型MOS晶体管P71、控制电路C71、和输出电路O5。
P型MOS晶体管P71具有与电源连接的第一源极P71S、第一漏极P71D、和被供给固定的电位的第一栅极P71G。
控制电路C71具备N型MOS晶体管N71、恒流电源i71、和DMOS晶体管D71。
N型MOS晶体管N71具有被供给固定的电位的第二源极N71S、第二漏极N71D、和被施加来自输出电路O5的控制信号的第二栅极N71G。N型MOS晶体管N71的第二栅极N71G如上述图12(A)所示，与输出电路O5的反相器L10的输出连接。另外，恒流电源i71与第一漏极P71D连接。
DMOS晶体管D71具有经由电阻RES与第二漏极N71D连接的第三源极D71S、与第一漏极P71D连接的第三漏极D71D、和被供给固定的电位的第三栅极D71G。
如图12(A)所示，DMOS晶体管D71的源极D71S和N型MOS晶体管N71的漏极N71D经由电阻RES连接。
众所周知，DMOS晶体管一般通过使栅极与接地连接且在源极加入电阻而变为DMOS晶体管的(阈值÷电阻值)的电流源。如上述图12(A)所示，通过追加电阻RES，能够调整在DMOS晶体管中流动的电流。
即，在电源VDD低于P型MOS晶体管P71的阈值时，节点n71为“L”，OUT为“H”，所以N型MOS晶体管N71导通。此时，利用DMOS晶体管D71以及电阻RES加以限制的电流持续在N型MOS晶体管N71中流动。因此，由于P型MOS晶体管P71的阈值变高，所以上电复位阈值电压变高。
然而，一旦电源VDD变高，节点n71变为“H”，则OUT成为“L”，N型MOS晶体管N71截止。因此，阈值降低，能够迟滞。
控制电路C71根据从输出电路O5输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在P型MOS晶体管P71中流动的基准电流对应的阈值电压，使基准电流减少以便在电源为下降状态的情况下降低与在P型MOS晶体管P71中流动的基准电流对应的阈值电压。
图12(B)表示上电复位电路70的动作。如图12(B)所示，由于直至电源VDD超过P型MOS晶体管P71的阈值为止，节点n71输出“L”，所以输出信号OUT输出“H”。而且，若电源VDD超过P型MOS晶体管P71的阈值，则节点n71输出“H”，所以输出信号OUT输出“L”。
如以上说明那样，根据第七实施方式所涉及的上电复位电路70，能够抑制电路规模以及消耗电流的增大，在电源的上升状态和下降状态下，设定不同的上电复位阈值电压。
另外，通过加入电阻RES，在图12(A)的N型MOS晶体管N71中流动的电流被调整，能够调整图12(A)的P型MOS晶体管P71的阈值。另外，电阻RES也可以与图12(A)的N型MOS晶体管N71的源极侧连接。
此外，以通过控制在P型MOS晶体管P71中流动的基准电流来控制上电复位阈值电压的设定的情况为例进行了说明，但也能够通过控制在N型MOS晶体管中流动的基准电流来控制上电复位阈值电压的设定。
图13表示通过控制在N型MOS晶体管中流动的基准电流来进行上电复位阈值电压的设定的情况。
图13所示的上电复位电路71具备N型MOS晶体管N71、控制电路C72、和输出电路O5。
N型MOS晶体管N71具有被供给固定的电位的第一源极N71S、第一漏极N71D、和与电源连接的第一栅极N71G。
控制电路C72具备P型MOS晶体管P71、恒流电源i72、和DMOS晶体管D71。
P型MOS晶体管P71具有与电源连接的第二源极P71S、第二漏极P71D、和被施加来自输出电路O5的控制信号的第二栅极P71G。P型MOS晶体管P71的第二栅极P71G如上述图13所示，与输出电路O5的反相器L10的输出连接。另外，恒流电源i72与第一漏极N71D连接。
输出电路O5根据第一漏极N71D的电位来输出作为复位信号或者上电信号的输出信号OUT，并且输出控制信号。
另外，控制电路C72根据从输出电路O5输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在N型MOS晶体管N71中流动的基准电流对应的阈值电压，使基准电流减少以便在电源为下降状态的情况下降低与在N型MOS晶体管N71中流动的基准电流对应的阈值电压。
上电复位电路71的动作与上电复位电路60的动作相同。
[第八的实施方式]
接下来，对本发明的第八实施方式进行说明。此外，与第一～第七实施方式所涉及的上电复位电路相同的构成附加同一附图标记，省略详细的说明。
图14(A)是表示本发明的第八实施方式所涉及的上电复位电路80的电路图。第八实施方式所涉及的上电复位电路80如图14(A)所示，具备P型MOS晶体管P81、控制电路C81、和输出电路O5。
P型MOS晶体管P81具有与电源连接的第一源极P81S、第一漏极P81D、和被供给固定的电位的第一栅极P81G。
控制电路C81具备N型MOS晶体管N81、恒流电源i81、作为第一恒流电源的一个例子的恒流电源i82。
N型MOS晶体管N81具有被供给固定的电位的第二源极N81S、第二漏极N81D、和被施加来自输出电路O5的控制信号的第二栅极N81G。N型MOS晶体管N81的第二栅极N81G如上述图14(A)所示，与输出电路O5的反相器L10的输出连接。此外，N型MOS晶体管N81的第二漏极N81D经验恒流电源i82与第一漏极P81D连接。另外，恒流电源i81与第一漏极P61D连接。
控制电路C81根据从输出电路O5输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在P型MOS晶体管P81中流动的基准电流对应的阈值电压，使基准电流减少以便在电源为下降状态的情况下降低与在P型MOS晶体管P81中流动的基准电流对应的阈值电压。
图14(B)表示上电复位电路80的动作。如图14(B)所示，由于直至电源VDD超过P型MOS晶体管P81的阈值为止，节点n81输出“L”，所以输出信号OUT输出“H”。而且，若电源VDD超过P型MOS晶体管P81的阈值，则节点n81输出“H”，所以输出信号OUT输出“L”。
图15(A)、图15(B)表示第八实施方式所涉及的上电复位电路80的动作模拟的波形。如图15(A)、图15(B)所示，清楚在电源为上升状态的情况下、和电源为下降状态的情况下，阈值电压不同。
如以上说明那样，根据第八实施方式所涉及的上电复位电路80，能够抑制电路规模以及消耗电流的增大，在电源的上升状态和下降状态下，设定不同的上电复位阈值电压。
此外，以通过控制在P型MOS晶体管P81中流动的基准电流来控制上电复位阈值电压的设定的情况为例进行了说明，但也能够通过控制在N型MOS晶体管中流动的基准电流来控制上电复位阈值电压的设定。
图16表示通过控制在N型MOS晶体管中流动的基准电流来进行上电复位阈值电压的设定的情况。
图16所示的上电复位电路81具备N型MOS晶体管N81、控制电路C82、和输出电路O5。
N型MOS晶体管N81具有被供给固定的电位的第一源极N81S、第一漏极N81D、和与电源连接的第一栅极N81G。
控制电路C82具备P型MOS晶体管P81、恒流电源i83、和作为第一恒流电源的一个例子的恒流电源i84。
P型MOS晶体管P81具有与电源连接的第二源极P81S、第二漏极P81D、和被施加来自输出电路O5的控制信号的第二栅极P81G。P型MOS晶体管P81的第二栅极P81G如上述图16所示，与输出电路O5的反相器L10的输出连接。此外，P型MOS晶体管P81的第二漏极P81D经由恒流电源i83与第一漏极P81D连接。另外，恒流电源i84与第一漏极P81D连接。
输出电路O5根据第一漏极N81D的电位来输出作为复位信号或者上电信号的输出信号OUT，并且输出控制信号。
另外，控制电路C82根据从输出电路O5输出的控制信号，使基准电流增加以便在电源为上升状态的情况下提高与在N型MOS晶体管N81中流动的基准电流对应的阈值电压，使基准电流减少以便在电源为下降状态的情况下降低与在N型MOS晶体管N81中流动的基准电流对应的阈值电压。
上电复位电路81的动作与上电复位电路80的动作相同。
此外，上述图14(A)的恒流电源i82与N型MOS晶体管N81的位置也可以相反。另外，同样地，上述图16的恒流电源i84与P型MOS晶体管P81的位置也可以相反。
以上，对本发明的实施方式进行了说明，但本发明并不限于上述各实施方式的方式，可以进行各种变更。
例如，在上述实施方式中，由于未图示应对静电破坏的电路，所以也能够与应对静电破坏的电路组合使用。
另外，上述实施方式的输出电路O1以及O2中的逻辑电路部分是一个例子，即使使用不同的逻辑电路也能够获得同样的效果。
另外，也能够使用与上述实施方式所说明的上电复位电路同样的电路构成，使对具有迟滞的电压检测所期望的电压的电压检测电路，或者进行有关具有迟滞的电压的电压判定的电压判定电路营养本发明。
另外，在上述第三实施方式中，P型MOS晶体管P31是连接成在串联连接的多个P型晶体管中的至少一个流动电流的至少一个P型MOS晶体管，以N型MOS晶体管N32是多个N型晶体管中的至少一个并联连接的至少一个N型MOS晶体管的情况为例进行了说明，但并不限于此。
例如，也可以是P型MOS晶体管P31是连接成在串联连接的多个P型晶体管中的至少一个流动电流的至少一个P型MOS晶体管，N型MOS晶体管N32与上述第一实施方式同样地具备一个N型MOS晶体管。
另外，例如，也可以是N型MOS晶体管N32是多个N型晶体管中的至少一个并联连接的至少一个N型MOS晶体管，P型MOS晶体管P31与上述第一实施方式同样地具备一个P型MOS晶体管。
另外，在上述第四实施方式中，N型MOS晶体管N41是连接成在串联连接的多个N型晶体管中的至少一个流动电流的、至少一个N型MOS晶体管，以P型MOS晶体管P42是多个P型晶体管中的至少一个并联连接的至少一个、P型MOS晶体管的情况为例进行了说明，但并不限于此。
例如，也可以是N型MOS晶体管N41是连接成在串联连接的多个N型晶体管中的至少一个流动电流的至少一个N型MOS晶体管，P型MOS晶体管P42与上述第二实施方式同样地具备一个P型MOS晶体管。
另外，例如，也可以是P型MOS晶体管P42是多个P型晶体管中的至少一个并联连接的、至少一个P型MOS晶体管，N型MOS晶体管N41与上述第二实施方式同样地具备一个N型MOS晶体管。
另外，在上述第三实施方式中，以P型MOS晶体管P31是连接成在串联连接的多个P型晶体管中的至少一个流动电流的情况为例进行了说明，但并不限于此，也可以多个P型晶体管中的至少一个并联连接。
另外，在上述第三实施方式中，以N型MOS晶体管N32是多个N型晶体管中的至少一个并联连接的情况为例进行了说明，但并不限于此，也可以连接成在串联连接的多个N型晶体管中的至少一个流动电流。
另外，同样地，在上述第四实施方式中，以N型MOS晶体管N41是连接成在串联连接的多个N型晶体管中的至少一个流动电流的情况为例进行了说明，但并不限于此，也可以多个N型晶体管中的至少一个并联连接。
另外，在上述第四实施方式中，以P型MOS晶体管P42是多个P型晶体管中的至少一个并联连接的情况为例进行了说明，但并不限于此，也可以连接成在串联连接的多个P型晶体管中的至少一个流动电流。

Claims (23)

1.一种半导体电路，其特征在于，具备：
P型MOS晶体管，其具有与电源连接的第一源极、第一漏极、和被供给固定的电位的第一栅极；
输出电路，其根据所述第一漏极的电位来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号；
恒流电源，其与所述第一漏极连接；以及
N型MOS晶体管，其具有被供给固定的电位的第二源极、与所述第一漏极连接的第二漏极、和被施加来自所述输出电路的所述第二输出信号的第二栅极。
2.根据权利要求1所述的半导体电路，其特征在于，
还具备第二N型MOS晶体管，
所述恒流电源是具有被供给固定的电位的第三源极、与所述第一漏极连接的第三漏极、和被施加偏置电位的第三栅极的第一N型MOS晶体管，
所述第二N型MOS晶体管具有与所述第二漏极连接的第四源极、与所述第一漏极连接的第四漏极、和被施加所述偏置电位的第四栅极。
3.根据权利要求1所述的半导体电路，其特征在于，
还具备第一恒流电源，
所述N型MOS晶体管的所述第二漏极经由所述第一恒流电源与所述第一漏极连接。
4.根据权利要求3所述的半导体电路，其特征在于，
所述第一恒流电源是具有与所述第二漏极连接的第三源极、与所述第一漏极连接的第三漏极、和被供给固定的电位的第三栅极的DMOS晶体管。
5.根据权利要求2所述的半导体电路，其特征在于，
所述P型MOS晶体管是连接成在串联连接的多个P型晶体管中的至少一个P型晶体管流动电流的至少一个P型MOS晶体管。
6.根据权利要求2或5所述的半导体电路，其特征在于，
所述第二N型MOS晶体管是多个N型晶体管中的至少一个并联连接的至少一个N型MOS晶体管。
7.根据权利要求2所述的半导体电路，其特征在于，
所述P型MOS晶体管是连接成在串联连接的多个P型晶体管中的至少一个P型晶体管流动电流的至少一个P型MOS晶体管，所述P型MOS晶体管连接为，预先设定的与在所述P型MOS晶体管中流动的基准电流对应的阈值电压的值越高，连接为流动电流的所述P型MOS晶体管的数量越多。
8.根据权利要求2或者7所述的半导体电路，其特征在于，
所述第二N型MOS晶体管是多个N型晶体管中的至少一个并联连接的至少一个N型MOS晶体管，所述第二N型MOS晶体管连接为，预先设定的与在所述P型MOS晶体管中流动的基准电流对应的阈值电压的值越高，连接为并联连接的N型MOS晶体管的数量越多。
9.一种半导体电路，其特征在于，具备：
N型MOS晶体管，其具有被供给固定的电位的第一源极、第一漏极、和与电源连接的第一栅极；
输出电路，其根据所述第一漏极的电位来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号；
恒流电源，其与所述第一漏极连接；以及
P型MOS晶体管，其具有与所述电源连接的第二源极、与所述第一漏极连接的第二漏极、和被施加来自所述输出电路的所述第二输出信号的第二栅极。
10.根据权利要求9所述的半导体电路，其特征在于，
还具备第二P型MOS晶体管，
所述恒流电源是具有与所述电源连接的第三源极、与所述第一漏极连接的第三漏极、和被施加偏置电位的第三栅极的第一P型MOS晶体管，
所述第二P型MOS晶体管具有与所述第二漏极连接的第四源极、与所述第一漏极连接的第四漏极、和被施加所述偏置电位的第四栅极。
11.根据权利要求9所述的半导体电路，其特征在于，
还具备第一恒流电源，
所述P型MOS晶体管的所述第二漏极经由所述第一恒流电源与所述第一漏极连接。
12.根据权利要求11所述的半导体电路，其特征在于，
所述第一恒流电源是具有与所述第一漏极连接的第三源极、与所述第二漏极连接的第三漏极、和被供给固定的电位的第二栅极的DMOS晶体管。
13.根据权利要求10所述的半导体电路，其特征在于，
所述N型MOS晶体管是连接成在串联连接的多个N型晶体管中的至少一个N型晶体管流动电流的至少一个N型MOS晶体管。
14.根据权利要求10或13所述的半导体电路，其特征在于，
所述第二P型MOS晶体管是多个P型晶体管中的至少一个并联连接的至少一个P型MOS晶体管。
15.根据权利要求10所述的半导体电路，其特征在于，
所述N型MOS晶体管是连接成在串联连接的多个N型晶体管中的至少一个N型晶体管流动电流的至少一个N型MOS晶体管，所述N型MOS晶体管连接为，预先设定的与在所述N型MOS晶体管中流动的基准电流对应的阈值电压的值越高，连接为流动电流的所述N型MOS晶体管的数量越多。
16.根据权利要求10或15所述的半导体电路，其特征在于，
所述第二P型MOS晶体管是多个P型晶体管中的至少一个并联连接的至少一个P型MOS晶体管，所述第二P型MOS晶体管连接为，预先设定的与在所述N型MOS晶体管中流动的基准电流对应的阈值电压的值越高，并联连接的P型MOS晶体管的数量越多。
17.一种半导体电路，其特征在于，具备：
P型MOS晶体管，其具有与电源连接的第一源极、第一漏极、和被供给固定的电位的第一栅极；
控制电路，其包括N型MOS晶体管，所述N型MOS晶体管具有被供给固定的电位的第二源极、与所述第一漏极连接的第二漏极、和第二栅极；以及
输出电路，其根据述第一漏极的电压来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号，
所述控制电路根据从所述输出电路输出的所述第二输出信号，使基准电流增加以便在所述电源为上升状态的情况下提高与在所述P型MOS晶体管中流动的所述基准电流对应的阈值电压，使所述基准电流减少以便在所述电源为下降状态的情况下降低与在所述P型MOS晶体管中流动的所述基准电流对应的阈值电压。
18.一种半导体电路，其特征在于，具备：
N型MOS晶体管，其具有被供给固定的电位的第一源极、第一漏极、和与电源连接的第一栅极；
控制电路，其包括P型MOS晶体管，所述P型MOS晶体管具有与电源连接的第二源极、与所述第一漏极连接的第二漏极、和第二栅极；以及
输出电路，其根据所述第一漏极的电压来输出作为复位信号或者上电信号的第一输出信号，并且输出第二输出信号，
所述控制电路根据从所述输出电路输出的所述第二输出信号，使基准电流增加以便在所述电源为上升状态的情况下提高与在所述N型MOS晶体管中流动的所述基准电流对应的阈值电压，使所述基准电流减少以便在所述电源为下降状态的情况下降低与在所述N型MOS晶体管中流动的所述基准电流对应的阈值电压。
19.根据权利要求17或18所述的半导体电路，其特征在于，
所述控制电路还包括与所述第一漏极连接的恒流电源。
20.根据权利要求19所述的半导体电路，其特征在于，
所述恒流电源是具有被供给固定的电位的第三源极、与所述第一漏极连接的第三漏极、和被施加偏置电位的第三栅极的第二N型MOS晶体管。
21.根据权利要求19所述的半导体电路，其特征在于，
所述恒流电源是具有与电源连接的第三源极、与所述第一漏极连接的第三漏极、和被施加偏置电位的第三栅极的第二P型MOS晶体管。
22.一种电压检测电路，其特征在于，
具备权利要求1～21中任一项记载的半导体电路。
23.一种电压判定电路，其特征在于，
具备权利要求1～21中任一项记载的半导体电路。
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